JP2014045003A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】本発明は、下部電極が形成されるシリンダ孔の深さを深くすることなく、キャパシタの容量を増加させることの可能な半導体装置及びその製造方法を提供することを課題とする。
【解決手段】複数の容量コンタクトパッド４５上に配置され、王冠形状とされ、かつキャパシタ５４となる下部電極６５と、下部電極６５の上部の外面と接触するように配置され、下部電極６５の上部を支持する下部電極支持部材５３と、を有する。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関する。

一般的に、シリンダ型キャパシタ（王冠形状とされた下部電極を有するキャパシタ）は、フォトリソグラフィ技術及びドライエッチング技術により層間絶縁膜にシリンダ孔を形成し、次いで、シリンダ孔の内面（言い換えれば、シリンダ孔の底面及び側面が露出する層間絶縁膜の面）に下部電極を形成し、次いで、下部電極間に位置する層間絶縁膜を除去し、その後、下部電極の表面を覆う容量絶縁膜と、容量絶縁膜の表面を覆う上部電極と、を順次形成することで形成される。

ところで、近年の半導体装置の微細化の進展により、隣り合う位置に配置されたシリンダ型キャパシタの間隔が狭くなってきている。また、半導体装置の微細化の進展により、シリンダ型キャパシタが配置されるシリンダ孔の開口径は小さくなる傾向にある。

特許文献１には、半導体基板上に第１の配線層もしくは第１のコンタクトプラグを形成する工程と、第１の配線層もしくは第１のコンタクトプラグ上に柱状のペデスタルを形成する工程と、柱状のペデスタルを埋め込むように絶縁膜を形成する工程と、柱状のペデスタル表面が露出するように絶縁膜に第１のコンタクトホール（シリンダ孔の上部）を形成する工程と、表面が露出した柱状のペデスタルを選択的に除去して、第１のコンタクトホールに連続する第２のコンタクトホール（シリンダ孔の下部）を形成し、第１の配線層もしくは第１のコンタクトプラグの表面を露出させる工程と、第１のコンタクトホールおよび第１のコンタクトホールに連続する第２のコンタクトホールを導体で埋め込んでコンタクトプラグを形成する工程と、を有し、第１の配線層もしくは第１のコンタクトプラグとコンタクトプラグの上層に位置する第２の配線層もしくは第２のコンタクトプラグとを接続する半導体装置の製造方法が開示されている。

上記特許文献１では、フォトリソグラフィ技術を用いてシリンダ孔の下部となる第２のコンタクトホールの形成領域にペデスタルを形成し、第１のコンタクトホール形成後、アッシングによりペデスタルを除去して、第２のコンタクトホールを形成することで、第２のコンタクトホールの開口径を従来よりも大きくすることが可能となるため、シリンダ型キャパシタの下部の容量を大きくすることが可能となる。

特許文献２には、キャパシタの形成工程が、第一シリンダ層間絶縁膜と第二シリンダ層間絶縁膜とを順次形成する工程と、第一シリンダ層間絶縁膜を開孔してなる第一シリンダ孔と第二シリンダ層間絶縁膜を開孔してなる第二シリンダ孔とを形成することにより、第一シリンダ孔と第二シリンダ孔とが連通されてなるシリンダ孔を形成する工程と、第一シリンダ層間絶縁膜のエッチング速度が第二シリンダ層間絶縁膜のエッチング速度の２倍以上６倍未満となるエッチング液を用いて、シリンダ孔内をウエットエッチングすることにより、第一シリンダ孔の孔径を第二シリンダ孔の孔径よりも大きく形成するとともに、第一シリンダ層間絶縁膜と第二シリンダ層間絶縁膜との境界近傍の第二シリンダ孔の孔径を境界に近づくほど大きく形成するエッチング工程と、シリンダ孔の底面及び側面に下部電極を形成する下部電極形成工程と、下部電極の表面に容量絶縁膜を介して上部電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法が開示されている。

上記特許文献２では、エッチング液を用いて、第一シリンダ孔の孔径を第二シリンダ孔の孔径よりも大きく形成することで、シリンダ型キャパシタの下部の容量を大きくすることが可能となる。

特開２００７−３２４４９０号公報 特開２００８−１５９９８８号公報

しかしながら、特許文献１，２に記載の方法を用いた場合、シリンダ型キャパシタの下部の容量を増加させることは可能であるが、シリンダ型キャパシタの下部の容量を増加させることが困難であった。つまり、シリンダ型キャパシタのさらなる容量の増加を実現することが困難であった。

また、特許文献２に記載の方法を用いた場合、シリンダ孔内をウエットエッチングにより、第一のシリンダ孔の開口径を大きくする際、第一のシリンダ孔の開口径だけでなく、第二のシリンダ孔の開口径も大きくなってしまうため、隣接するシリンダ型キャパシタ間において、ショートが発生する恐れがあった。

本発明の一観点によれば、複数の導体上に配置され、王冠形状とされ、かつキャパシタとなる下部電極と、前記下部電極の上部の外面と接触するように配置され、前記下部電極の上部を支持する下部電極支持部材と、を有することを特徴とする半導体装置が提供される。

本発明の半導体装置によれば、王冠形状とされた下部電極の上部の外面と接触するように配置され、下部電極を支持する下部電極支持部材を有することにより、下部電極が形成されるシリンダ孔（層間絶縁膜に形成される孔）の深さを深くすることなく、下部電極支持部材を上方に延在させることで、下部電極支持部材に配置される下部電極が形成される面積を増加させることが可能となる。これにより、容易に、従来よりもキャパシタの容量を増加させることができる。

本発明の第１の実施の形態に係る半導体装置の主要部を構成する素子分離領域、第１の溝、第２の溝、活性領域、第１の不純物拡散領域、第２の不純物拡散領域、ゲート電極、ダミーゲート電極、及びビット線の位置関係を説明するための平面図である。 本発明の第１の実施の形態に係る半導体装置の主要部の概略構成を示す断面図であり、図１に示す半導体装置のＡ−Ａ線断面に対応する図である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その９）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１０）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１１）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１２）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１３）である。 本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図（その１４）である。 本発明の第２の実施の形態に係る半導体装置の主要部の概略構成を示す断面図である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その２）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その３）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その４）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その５）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その６）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その７）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その８）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その９）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１０）である。 本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図（その１１）である。

以下、図面を参照して本発明を適用した実施の形態について詳細に説明する。なお、以下の説明で用いる図面は、本発明の実施形態の構成を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置の寸法関係とは異なる場合がある。

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体装置の主要部を構成する素子分離領域、第１の溝、第２の溝、活性領域、第１の不純物拡散領域、第２の不純物拡散領域、ゲート電極、ダミーゲート電極、及びビット線の位置関係を説明するための平面図である。
図１では、第１の実施の形態の半導体装置１０を構成する構成要素のうち、素子分離領域１４、第１の溝１６、第２の溝１７、活性領域１９、第１の不純物拡散領域２８、第２の不純物拡散領域２９、ゲート電極２３、ダミーゲート電極２４、ビットコンタクト３４、及びビット線３５のみを図示する。

図２は、本発明の第１の実施の形態に係る半導体装置の主要部の概略構成を示す断面図であり、図１に示す半導体装置のＡ−Ａ線断面に対応する図である。
なお、図２では、第１の実施の形態の半導体装置１０を説明する際に必要な半導体装置１０の構成要素を図示するため、実際には、所定の方向（図１に示すＹ方向）に延在するゲート電極２３に対して交差する方向（図１に示すＺ方向）に延在するビット線３５の一部のみを図示する。
また、図２では、第１の実施の形態の半導体装置１０の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を図示する。

図１及び図２を参照するに、第１の実施の形態の半導体装置１０は、半導体基板１３のメモリセル領域に配置されたメモリセル部１１と、半導体基板１３の周辺回路領域にメモリセル部１１を囲むように配置され、かつ周辺回路用トランジスタ（図示せず）を含む周辺回路部（図示せず）と、を有する。
以下、第１の実施の形態では、主に、半導体装置１０を構成するメモリセル部１１について説明する。

メモリセル部１１は、半導体基板１３と、素子分離領域１４と、第１の溝１６と、第２の溝１７と、活性領域１９と、ゲート絶縁膜２１と、ゲート電極２３と、ダミーゲート電極２４と、埋め込み絶縁膜２６と、第１の不純物拡散領域２８と、第２の不純物拡散領域２９と、セルトランジスタ３０と、ビットコン用層間絶縁膜３２と、ビットコンタクト３４と、ビット線３５と、キャップ絶縁膜３７と、サイドウォール３９と、容コン用層間絶縁膜４２と、容量コンタクトプラグ４４と、導体である容量コンタクトパッド４５と、エッチングストッパ膜４７と、第１の層間絶縁膜４９と、シリンダ孔５１と、下部電極支持部材５３と、キャパシタ５４と、第２の層間絶縁膜５７と、ビア５８と、配線５９と、保護膜６１と、を有する。

半導体基板１３は、メモリセル領域、及びメモリセル領域を囲む周辺回路領域を有した基板である。半導体基板１３の主面１３ａは、平坦な面とされている。半導体基板１３としては、例えば、ｐ型単結晶シリコン基板を用いることができる。

素子分離領域１４は、半導体基板１３の主面１３ａに設けられている（図１参照）。素子分離領域１４は、半導体基板１３に形成された素子分離用溝（図示せず）と、該素子分離用溝を埋め込む絶縁膜（図示せず）と、を有する。
該絶縁膜としては、例えば、シリコン窒化膜（ＳｉＮ膜）やシリコン酸化膜（ＳｉＯ_２膜）等の単層の絶縁膜、或いは、これらの膜を積層させた積層膜等を用いることができる。

素子分離領域１４は、Ｘ方向（図１参照）に延在しており、Ｙ方向（図１参照）に対して複数配置されている。これにより、素子分離領域１４は、Ｘ方向に延在する帯状の活性領域（図示せず）を区画している。

第１の溝１６は、半導体基板１３の主面１３ａに設けられている。第１の溝１６は、素子分離領域１４を分断するように、Ｙ方向に延在している。第１の溝１６は、２つの第１の溝１６が第２の溝１７に挟み込まれるように配置されている。

第２の溝１７は、半導体基板１３の主面１３ａに設けられている。第２の溝１７の深さは、第１の溝１６の深さと等しい。
第２の溝１７は、素子分離領域１４を分断するように、Ｙ方向に延在している。第２の溝１７は、素子分離領域１４が区画する帯状の活性領域（図示せず）を複数に分割することで、複数の活性領域１９を区画している。

活性領域１９は、素子分離領域１４及び第２の溝１７により区画された半導体基板１３の一部である。活性領域１９は、２つのセルトランジスタ３０が配置されている。
ゲート絶縁膜２１は、第１及び第２の溝１６，１７の内面を覆うように設けられている。ゲート絶縁膜２１としては、例えば、シリコン酸化膜（ＳｉＯ_２膜）を用いることができる。

ゲート電極２３は、埋め込み型ゲート電極であり、ゲート絶縁膜２１を介して、第１の溝１６の下部を埋め込むように配置されている。これにより、ゲート電極２３は、Ｙ方向（所定の方向）に延在している。ゲート電極２３の上面は、平坦な面とされている。
ゲート電極２３の母材となる導電膜としては、例えば、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次成膜した積層膜を用いることができる。

ダミーゲート電極２４は、ゲート絶縁膜２１を介して、第２の溝１７の下部を埋め込むように配置されている。これにより、ダミーゲート電極２４は、Ｙ方向に延在している。ダミーゲート電極２４の上面は、平坦な面とされている。
ダミーゲート電極２４の母材となる導電膜としては、例えば、窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次成膜した積層膜を用いることができる。

埋め込み絶縁膜２６は、第１の溝１６の上部、及び第２の溝１７の上部を埋め込むように配置されている。第１の溝１６の上部に配置された埋め込み絶縁膜２６は、ゲート電極２３の上面を覆うように配置されている。
第２の溝１７の上部に配置された埋め込み絶縁膜２６は、ダミーゲート電極２４の上面を覆うように配置されている。
埋め込み絶縁膜２６の上面２６ａは、半導体基板１３の主面１３ａに対して面一とされている。埋め込み絶縁膜２６としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。

第１の不純物拡散領域２８は、第１の溝１６と第２の溝１７との間に位置する活性領域１９に設けられている。第１の不純物拡散領域２８は、ソース／ドレイン領域として機能する。
第１の不純物拡散領域２８の上面２８ａは、半導体基板１３の主面１３ａと一致している。半導体基板１３としてｐ型単結晶シリコン基板を用いる場合、第１の不純物拡散領域２８としては、ｎ型不純物拡散領域を用いることができる。

第２の不純物拡散領域２９は、第１の溝１６間に位置する活性領域１９に設けられている。第２の不純物拡散領域２９は、同一の活性領域１９に形成された２つのセルトランジスタ３０の共通のソース／ドレイン領域として機能する。
第２の不純物拡散領域２９の上面２９ａは、半導体基板１３の主面１３ａと一致している。半導体基板１３としてｐ型単結晶シリコン基板を用いる場合、第２の不純物拡散領域２９としては、ｎ型不純物拡散領域を用いることができる。

セルトランジスタ３０（選択トランジスタ）は、埋め込み型トランジスタであり、１つの活性領域１９に対して２つ設けられている。セルトランジスタ３０は、ゲート絶縁膜２１、ゲート電極２３、第１の不純物拡散領域２８、及び第２の不純物拡散領域２９を有する。

なお、第１の実施の形態では、セルトランジスタ３０の一例として、埋め込み型トランジスタを例に挙げて説明したが、埋め込み型トランジスタに替えてプレーナ型トランジスタを設けてもよい。

ビットコン用層間絶縁膜３２は、素子分離領域１４の上面、及び埋め込み絶縁膜２６の上面２６ａを覆うように設けられている。ビットコン用層間絶縁膜３２は、第２の不純物拡散領域２９の上面２９ａを露出するビットコン開口部３２Ａを有する。
ビットコン用層間絶縁膜３２としては、例えば、シリコン酸化膜（ＳｉＯ_２膜）を用いることができる。

ビットコンタクト３４は、ビットコン開口部３２Ａを埋め込むように配置されている。ビットコンタクト３４の下端は、第２の不純物拡散領域２９の上面２９ａと接触している。
これにより、ビットコンタクト３４は、第２の不純物拡散領域２９と電気的に接続されている。ビットコンタクト３４を構成する導電膜としては、例えば、ポリシリコン膜を用いることができる。

ビット線３５は、ビットコン用層間絶縁膜３２上に設けられている。ビット線３５は、Ｚ方向（図１参照）に延在しており、Ｙ方向に対して所定の間隔で複数配置されている。ビット線３５は、Ｙ方向（所定の方向）に延在するゲート電極２３と交差している。

ビット線３５は、ビットコンタクト３４の上端と一体とされている。これにより、ビット線３５は、ビットコンタクト３４を介して、第２の不純物拡散領域２９と電気的に接続されている。
ビット線３５を構成する導電膜としては、例えば、ポリシリコン膜と、タングステン膜（Ｗ膜）と、を順次積層させた積層膜を用いることができる。

キャップ絶縁膜３７は、ビット線３５の上面を覆うように設けられている。キャップ絶縁膜３７は、ビット線３５の上面を保護すると共に、異方性エッチングにより、ビット線３５の母材となる導電膜（例えば、ポリシリコン膜と、タングステン膜（Ｗ膜）と、を順次積層させた積層膜）をパターニングする際のエッチングマスクとして機能する。
キャップ絶縁膜３７としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。

サイドウォール３９は、ビット線３５の側面、及びキャップ絶縁膜３７の側面を覆うように配置されている。サイドウォール３９は、ビット線３５の側面を保護する機能を有する。サイドウォール３９としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。

容コン用層間絶縁膜４２は、ビットコン用層間絶縁膜３２上に設けられている。容コン用層間絶縁膜４２は、キャップ絶縁膜３７及びサイドウォール３９を覆う厚さとされている。容コン用層間絶縁膜４２の上面４２ａは、平坦な面とされている。
容コン用層間絶縁膜４２としては、例えば、シリコン酸化膜（ＳｉＯ_２膜）を用いることができる。

容量コンタクトプラグ４４は、第１の不純物拡散領域２８上に位置するビットコン用層間絶縁膜３２及び容コン用層間絶縁膜４２を貫通している。容量コンタクトプラグ４４の下端は、第１の不純物拡散領域２８の上面２８ａと接触している。容量コンタクトプラグ４４の上端面４４ａは、平坦な面とされている。
容量コンタクトプラグ４４は、複数の第１の不純物拡散領域２８に対して、それぞれ１つ設けられている。

容量コンタクトパッド４５は、容コン用層間絶縁膜４２上に配置されており、容量コンタクトプラグ４４の上端と接続されている。容量コンタクトパッド４５は、複数の容量コンタクトプラグ４４に対して、それぞれ１つ設けられている。
容量コンタクトパッド４５は、容量コンタクトプラグ４４を介して、セルトランジスタ３０を構成する第１の不純物拡散領域２８と電気的に接続されている。

エッチングストッパ膜４７は、容コン用層間絶縁膜４２上に、複数の容量コンタクトパッド４５（導体）の一部を覆うように配置されている。
エッチングストッパ膜４７は、シリンダ孔５１の第２の部分５１−２を形成する際のウエットエッチングにより、エッチングストッパ膜４７の下方に配置された容コン用層間絶縁膜４２及びセルトランジスタ４０がエッチングされることを防止するための膜である。

エッチングストッパ膜４７としては、第１の層間絶縁膜４９よりもウエットエッチングレートの遅い絶縁膜を用いる。具体的には、第１の層間絶縁膜４９としてシリコン酸化膜（ＳｉＯ_２膜）を用いる場合、エッチングストッパ膜４７としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。

第１の層間絶縁膜４９は、容量コンタクトパッド４５の一部を覆うエッチングストッパ膜４７上に設けられている。第１の層間絶縁膜４９は、容量コンタクトパッド４５の上面４５ａの一部を露出するシリンダ孔５１を複数有する。シリンダ孔５１は、複数の容量コンタクトパッド４５に対してそれぞれ１つ設けられている。

シリンダ孔５１は、容量コンタクトパッド４５上に配置されたエッチングストッパ膜４７及び第１の層間絶縁膜４９を貫通している。第１の層間絶縁膜４９の厚さが２０００ｎｍの場合、シリンダ孔５１の深さＤ_１（言い換えれば、第１の層間絶縁膜４９の上面４９ａから容量コンタクトパッド４５の上面４５ａまでの深さ）は、例えば、２０５０ｎｍとすることができる。

シリンダ孔５１は、第１の部分５１−１と、第２の部分５１−２と、を有する。シリンダ孔５１の第１の部分５１−１は、容量コンタクトパッド４５の上方に位置する第１の層間絶縁膜４９の上部に配置されている。シリンダ孔５１の第１の部分５１−１の開口径は、第２の部分５１−２からその上方に離間するにつれて大きくなるような形状とされている。

シリンダ孔５１の第１の部分５１−１の側面５１−１ａには、下部電極支持部材５３が配置されている。つまり、シリンダ孔５１の第１の部分５１−１の側面５１−１ａは、下部電極支持部材５３の外面５３ａの一部と接触している。
シリンダ孔５１の第１の部分５１−１は、第１の層間絶縁膜４９の上部を異方性エッチングすることで形成される。シリンダ孔５１の第１の部分５１−１の深さＤ_２は、例えば、シリンダ孔５１の深さＤ_１の１／３〜１／２の範囲内で適宜設定することができる。

シリンダ孔５１の第２の部分５１−２は、第１の部分５１−１の下方に位置する第１の層間絶縁膜４９の下部（具体的には、第１の部分５１−１と容量コンタクトパッド４５との間に位置する第１の層間絶縁膜４９）に設けられている。
シリンダ孔５１の第２の部分５１−２は、容量コンタクトパッド４５の上面４５ａの一部を露出している。シリンダ孔５１の第２の部分５１−２は、第１の部分５１−１と一体とされている。
シリンダ孔５１の第２の部分５１−２の深さＤ_３は、シリンダ孔５１の深さＤ_１からシリンダ孔５１の第１の部分５１−１の深さＤ_２を引いた値に設定することができる。

シリンダ孔５１の第２の部分５１−２の開口径Ｒ_１（但し、エッチングストッパ膜４７に配置されたシリンダ孔５１の第２の部分５１−２の開口径は除く）は、シリンダ孔５１の第１の部分５１−１の下端の開口径Ｒ_２よりも大きくなるように構成されている。
これにより、下部電極６５が形成可能なシリンダ孔５１の第２の部分５１−２の表面積を増加させることが可能となるので、キャパシタ５４の容量を増加できる。

なお、容量コンタクトパッド４５の上面４５ａがシリンダ孔５１の第２の部分５１−２の下端よりも十分に大きい場合（言い換えれば、第２の部分５１−２の下端が容量コンタクトパッド４５からはみ出すことがない場合）、エッチングストッパ膜４７は設けなくてもよい。

この場合、シリンダ孔５１の第２の部分５１−２の下端の開口径は、図１に示すエッチングストッパ膜４７に位置するシリンダ孔５１の第２の部分５１−２の下端の開口径よりも大きくすることが可能となる。
これにより、シリンダ孔５１に配置される下部電極６５と容量コンタクトパッド４５との間のコンタクト抵抗を低減できる。

上記構成とされたシリンダ孔５１内には、下部電極支持部材５３、下部電極６５、容量絶縁膜６６、及び上部電極６８が配置される。

下部電極支持部材５３は、シリンダ孔５１の第１の部分５１−１の側面５１−１ａを覆うように配置されている。下部電極支持部材５３は、王冠形状とされた下部電極６５の上部（具体的には、シリンダ孔５１の第２の部分５１−２よりも上方に位置する下部電極６５）が形成される部材であると共に、下部電極６５の上部（第２の部分５１−２よりも上方に配置された下部電極６５）を支持する部材である。

下部電極支持部材５３の形状は、シリンダ孔５１の第１の部分５１−１の下端からその上方に向かうにつれて、開口径が大きくなる筒状とされている。
下部電極支持部材５３は、第１の層間絶縁膜４９の上面４９ａからその上方に突出する突出部５３−１を有する。第１の層間絶縁膜４９の上面４９ａを基準としたときの突出部５３−１の高さＨ_１は、例えば、５００ｎｍとすることができる。突出部５３−１の表面５３−１ａは、下部電極６５で覆われている。

このように、シリンダ孔５１の第１の部分５１−１の側面５１−１ａに、第１の層間絶縁膜４９の上面４９ａからその上方に突出し、かつ下部電極６５が配置される突出部５３−１を有した下部電極支持部材５３を設けることにより、下部電極６５が形成されるシリンダ孔５１の深さを深くすることなく、下部電極６５が形成される面積を増加させることが可能となる。これにより、従来よりもキャパシタ５４の容量を増加させることができる。

下部電極支持部材５３は、例えば、導電膜で構成するとよい。該導電膜としては、例えば、ポリシリコン膜や金属膜（例えば、窒化チタン膜（ＴｉＮ膜）や、チタン膜（Ｔｉ膜）と窒化チタン膜（ＴｉＮ膜）とを順次積層させた積層膜）等を用いることができる。
このように、下部電極支持部材５３を導電膜で構成することにより、下部電極支持部材５３を下部電極６５の一部として機能させることができる。

キャパシタ５４は、下部電極支持部材５３が配置されたシリンダ孔５１内に設けられている。キャパシタ５４は、容量コンタクトパッド４５上に配置されており、容量コンタクトパッド４５を介して、第１の不純物拡散領域２８と電気的に接続されている。
キャパシタ５４は、下部電極６５と、容量絶縁膜６６と、上部電極６８と、を有する。

下部電極６５は、シリンダ孔５１の第２の部分５１−２の内面５１−２ａ（第２の部分５１−２が露出する容量コンタクトパッド４５の上面４５ａの一部を含む）と、第１の層間絶縁膜４９から露出された下部電極支持部材５３の表面５３ｂ（突出部５３−１の表面５３−１ａを含む）と、を覆うように配置されている。下部電極６５の形状は、王冠形状とされている。
突出部５３−１の表面５３−１ａに設けられた下部電極６５は、第１の層間絶縁膜４９の上面４９ａよりも上方に配置されている。
下部電極６５は、シリンダ孔５１を埋め込まない厚さとされている。下部電極６５を構成する導電膜としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。

容量絶縁膜６６は、第１の層間絶縁膜４９から露出された下部電極６５の表面６５ａ、及び第１の層間絶縁膜４９の上面４９ａを覆うように配置されている。容量絶縁膜６６は、下部電極支持部材５３及び下部電極６５が配置されたシリンダ孔５１を埋め込まない厚さとされている。
容量絶縁膜６６としては、例えば、酸化アルミニウム膜(Ａｌ_２Ｏ_３膜)と、酸化ジルコニウム（ＺｒＯ膜）と、を交互に積層させた積層膜を用いることができる。

上部電極６８は、容量絶縁膜６６の表面６６ａを覆うと共に、容量絶縁膜６６を介して、王冠形状とされた複数の下部電極６５内を埋め込むように配置されている。言い換えれば、上部電極６８は、下部電極支持部材５３、下部電極６５、及び容量絶縁膜６６が配置された複数のシリンダ孔５１を埋め込むように配置されている。

上部電極６８の厚さは、第１の層間絶縁膜４９の上面４９ａから突出し、かつ容量絶縁膜６６で覆われた複数の突出部５３−１を埋め込む厚さとされている。
これにより、上部電極６８の上面６８ａは、突出部５３−１に配置された容量絶縁膜６６よりも上方に配置されている。また、上部電極６８の上面６８ａは、平坦な面とされている。
上部電極６８を構成する導電膜としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。

第２の層間絶縁膜５７は、上部電極６８の上面６８ａを覆うように配置されている。第２の層間絶縁膜５７としては、例えば、シリコン酸化膜（ＳｉＯ_２膜）を用いることができる。
ビア５８は、第２の層間絶縁膜５７を貫通しており、その下端が上部電極６８の上面６８ａと接続されている。これにより、ビア５８は、キャパシタ５４と電気的に接続されている。ビア５８の上端面は、平坦な面とされており、第２の層間絶縁膜５７の上面５７ａに対して面一とされている。

配線５９は、第２の層間絶縁膜５７の上面５７ａに配置されている。配線５９は、第２の層間絶縁膜５７のビア５８の上端と接続されている。これにより、配線５９は、キャパシタ５４と電気的に接続されている。
保護膜６１は、配線５９を覆うように、第２の層間絶縁膜５７の上面５７ａに設けられている。保護膜６１としては、例えば、パッシベーション膜を用いることができる。

第１の実施の形態の半導体装置によれば、容量コンタクトパッド５４上に配置され、第１の部分５１−１、及び容量コンタクトパッド５４の上面５４ａの一部を露出する第２の部分５１−２を有するシリンダ孔５１を含む第１の層間絶縁膜４９と、シリンダ孔５１の第１の部分５１−１の側面５１−１ａを覆うように配置され、下部電極６５の上部を支持し、かつ第１の層間絶縁膜４９の上面４９ａから上方に突出した突出部５３−１を有する下部電極支持部材５３と、シリンダ孔５１の第２の部分５１−２の内面５１−２ａ、下部電極６５の上部の内面６５ａ、及び突出部５３−１の表面５３−１ａを覆う下部電極６５と、を有することにより、下部電極６５が形成されるシリンダ孔５１の深さを深くすることなく、下部電極６５が形成される面積を増加させることが可能となる。これにより、従来よりもキャパシタ５４の容量を増加させることができる。

また、下部電極支持部材５３を導電膜で構成することにより、下部電極支持部材５３を下部電極６５の一部として機能させることができる。

図３〜図１６は、本発明の第１の実施の形態に係る半導体装置の製造工程を示す断面図である。図３〜図１６に示す構造体の断面は、図２に示す第１の実施の形態の半導体装置１０の切断面に対応している。
図３〜図１６において、第１の実施の形態の半導体装置１０と同一構成部分には、同一符号を付す。また、図３〜図１６には、先に説明した図１に示す素子分離領域１４を図示することが困難なため、素子分離領域１４の図示を省略する。
また、図３〜図１６では、第１の実施の形態の半導体装置１０の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を製造する場合を例に挙げる。

次に、図３〜図１６を参照して、第１の実施の形態の半導体装置１０の製造方法について説明する。
始めに、図３に示す工程では、メモリセル領域及びメモリセル領域を囲む周辺回路領域を有する半導体基板１３として、例えば、ｐ型単結晶シリコン基板を準備する。
次いで、周知の手法を用いて、半導体基板１３の主面１３ａに、Ｘ方向に延在する帯状の活性領域（図示せず）を区画すると共に、上面が半導体基板１３の主面１３ａに対して面一とされた素子分離領域１４を形成する（図１参照。）。

素子分離領域１４は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法を用いて形成する。この場合、具体的には、半導体基板１３に素子分離用溝（図示せず）を形成し、次いで、該素子分離用溝を図示していない絶縁膜（例えば、シリコン窒化膜（ＳｉＮ膜）やシリコン酸化膜（ＳｉＯ_２膜）等の単層の絶縁膜、或いは、これらの膜を積層させた積層膜）で埋め込むことで、素子分離領域１４を形成する。

次いで、フォトリソグラフィ技術及びドライエッチング技術により、半導体基板１３の主面１３ａに、第１及び第２の溝１６，１７を一括形成する。
このとき、第１及び第２の溝１６，１７は、Ｙ方向（図１参照）に延在し、かつ素子分離領域１４を分断するように形成する。第２の溝１７は、２つの第１の溝１６を挟み込むように形成する。
上記第２の溝１７を形成することで、上記帯状の活性領域（図示せず）が複数に分割され、複数の活性領域１９が区画される。

次いで、周知の手法により、第１及び第２の溝１６，１７の内面を覆うゲート絶縁膜２１を形成する。具体的には、例えば、熱酸化法により、第１及び第２の溝１６，１７の内面を構成する半導体基板１３を酸化させることで、ゲート絶縁膜２１としてシリコン酸化膜（ＳｉＯ_２膜）を形成する。

次いで、周知の手法により、ゲート絶縁膜２１を介して、第１の溝１６の下部を埋め込むように配置され、所定の方向（図１に示すＹ方向）に延在するゲート電極２３と、ゲート絶縁膜２１を介して、第２の溝１７の下部を埋め込むように配置されたダミーゲート電極２４と、を一括形成する。

具体的には、例えば、第１及び第２の溝１６，１７を埋め込むように、ゲート電極２３及びダミーゲート電極２４の母材となる窒化チタン膜（ＴｉＮ膜）と、タングステン膜（Ｗ膜）と、を順次成膜し、その後、エッチバックにより、第１及び第２の溝１６，１７の下部のみに窒化チタン膜（ＴｉＮ膜）及びタングステン膜（Ｗ膜）を残存させることで、ゲート電極２３及びダミーゲート電極２４を形成する。

次いで、周知の手法により、第１及び第２の溝１６，１７の上部を埋め込み、かつ上面２６ａが半導体基板１３の主面１３ａに対して面一とされた埋め込み絶縁膜２６を形成する。
これにより、ゲート電極２３の上面及びダミーゲート電極２４の上面は、埋め込み絶縁膜２６で覆われる。埋め込み絶縁膜２６としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。

次いで、フォトリソグラフィ技術及びイオン注入技術により、第１の溝１６と第２の溝１７との間に位置する活性領域１９に配置された第１の不純物拡散領域２８と、第１の溝１６間に位置する活性領域１９に配置された第２の不純物拡散領域２９と、を一括形成する。これにより、第１及び第２の不純物拡散領域２８，２９の上面２８ａ，２９ａは、半導体基板１３の主面１３ａと一致する。

具体的には、半導体基板１３がｐ型単結晶シリコン基板の場合、上記イオン注入では、活性領域１９の主面にｎ型不純物をドープすることで、第１及び第２の不純物拡散領域２８，２９を形成する。
これにより、１つの活性領域１９に、第１の不純物拡散領域２８、第２の不純物拡散領域２９、ゲート絶縁膜２１、及びゲート電極２３を有するセルトランジスタ３０（選択トランジスタ）が２つ形成される。

なお、第１の実施の形態では、セルトランジスタ３０の一例として、埋め込み型トランジスタを形成する場合を例に挙げて説明したが、該埋め込み型トランジスタに替えて、プレーナ型トランジスタを形成してもよい。

次いで、周知の手法により、第１の不純物拡散領域２８の上面２８ａ、第２の不純物拡散領域２９の上面２９ａ、埋め込み絶縁膜２６の上面２６ａを覆うビットコン用層間絶縁膜３２を形成する。
具体的には、ビットコン用層間絶縁膜３２は、例えば、シリコン酸化膜（ＳｉＯ_２膜）を成膜することで形成する。この段階では、ビットコン開口部３２Ａは形成されていない。

次いで、フォトリソグラフィ技術及びドライエッチング技術により、ビットコン用層間絶縁膜３２に、第２の不純物拡散領域２９の上面２９ａを露出するビットコン開口部３２Ａを形成する。

次いで、周知の手法により、ビットコン開口部３２Ａを埋め込む厚さで、ビットコン用層間絶縁膜３２の上面を覆うように、ビットコンタクト３４及びビット線３５の母材となる導電膜（例えば、ポリシリコン膜と、タングステン膜（Ｗ膜）と、が順次積層された積層膜）を形成する。

次いで、該導電膜の上面を覆うシリコン窒化膜７３を形成し、次いで、フォトリソグラフィ技術及びドライエッチング技術により、シリコン窒化膜７３をパターニングすることで、シリコン窒化膜７３よりなるキャップ絶縁膜３７を形成する。

次いで、キャップ絶縁膜３７をマスクとするドライエッチングにより、ビットコン用層間絶縁膜３２が露出するまで、上記導電膜をパターニングすることで、ビットコンタクト３４及びビット線３５を一括形成する。
このとき、ビット線３５は、ゲート電極２３と交差する方向に延在するように形成される。
次いで、周知の手法により、ビット線３５の側面及びキャップ絶縁膜３７の側面を覆い、かつシリコン窒化膜（ＳｉＮ膜）よりなるサイドウォール３９を形成する。

次いで、周知の手法により、ビットコン用層間絶縁膜３２上に、キャップ絶縁膜３７及びサイドウォール３９を覆い、かつ上面４２ａが平坦化された容コン用層間絶縁膜４２を形成する。
具体的には、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、容コン用層間絶縁膜４２の母材となるシリコン酸化膜（ＳｉＯ_２膜）を成膜し、その後、ＣＭＰ法により、該シリコン酸化膜（ＳｉＯ_２膜）の上面を平坦化することで、容コン用層間絶縁膜４２形成する。

次いで、フォトリソグラフィ技術及びドライエッチング技術により、第１の不純物拡散領域２８上に位置するビットコン用層間絶縁膜３２及び容コン用層間絶縁膜４２を貫通する容量コンタクト孔７５を形成する。
このとき、容量コンタクト孔７５は、第１の不純物活性領域２８の上面２８ａを露出するように形成する。

次いで、周知の手法により、容量コンタクト孔７５を埋め込む容量コンタクトプラグ４４を形成する。
このとき、容量コンタクトプラグ４４は、その上面４４ａが容コン用層間絶縁膜４２の上面４２ａに対して面一となるように形成する

次いで、周知の手法により、容コン用層間絶縁膜４２の上面４２ａに、容量コンタクトプラグ４４の上面と接続された容量コンタクトパッド４５を形成する。
これにより、容量コンタクトパッド４５は、容量コンタクトプラグ４４を介して、第１の不純物拡散領域２８と電気的に接続される。

次いで、図４に示す工程では、周知の手法により、容コン用層間絶縁膜４２の上面４２ａに、容量コンタクトパッド６８を覆い、かつ第１の層間絶縁膜４９よりもウエットエッチングレートの遅いエッチングストッパ膜４７を形成する。
第１の層間絶縁膜４９としてシリコン酸化膜（ＳｉＯ_２膜）を用いる場合、例えば、ＣＶＤ法により、容コン用層間絶縁膜４２の上面４２ａにシリコン窒化膜（ＳｉＮ膜）を成膜することで、エッチングストッパ膜４７を形成する。

次いで、周知の手法により、エッチングストッパ膜４７の上面４７ａを覆う第１の層間絶縁膜４９を形成する。具体的には、ＣＶＤ法を用いて、エッチングストッパ膜４７上にシリコン酸化膜（ＳｉＯ_２膜）を成膜することで、第１の層間絶縁膜４９を形成する。
第１の層間絶縁膜４９は、後述する図９に示す工程において、複数のシリンダ孔５１が形成される層間絶縁膜である。第１の層間絶縁膜４９の厚さは、例えば、２０００ｎｍとすることができる。

次いで、周知の手法により、第１の層間絶縁膜４９の上面４９ａに、アモルファスカーボン膜７７を形成する。第１の層間絶縁膜４９の厚さが２０００ｎｍの場合、アモルファスカーボン膜７７の厚さは、例えば、８００ｎｍとすることができる。また、アモルファスカーボン膜７７の厚さは、後述する図７に示す工程で形成される下部電極支持部材５３の突出部５３−１の高さと等しい。

アモルファスカーボン膜７７は、後述する図５に示す工程において、第１の開口部７７Ａが形成されることで、図６に示す工程において、シリンダ孔５１の第１の部分５１−１を形成する際のエッチングマスクとして機能する。
アモルファスカーボン膜７７は、シリンダ孔５１の第２の部分５１−２を形成後に除去される膜である。

次いで、図５に示す工程では、フォトリソグラフィ技術により、アモルファスカーボン膜７７上に、複数の開口部７９Ａを有したレジスト膜７９を形成する。
開口部７９Ａは、アモルファスカーボン膜７７の上面７７ａのうち、アモルファスカーボン膜７７に形成される第１の開口部７７Ａの形成領域を露出するように形成する。言い換えれば、開口部７９Ａは、容量コンタクトパッド４５の上方に位置するレジスト膜７９を貫通するように形成する。

次いで、複数の開口部７９Ａを有したレジスト膜７９をマスクとする異方性ドライエッチングにより、第１の層間絶縁膜４９の上面４９ａが露出するまで、アモルファスカーボン膜７７をエッチングすることで、アモルファスカーボン膜７７を貫通する複数の第１の開口部７７Ａを形成する。

次いで、図６に示す工程では、複数の第１の開口部７７Ａが形成されたアモルファスカーボン膜７７をマスクとする異方性エッチング（例えば、異方性ドライエッチング）により、第１の層間絶縁膜４９の一部をエッチングする（言い換えれば、第１の層間絶縁膜４９を途中までエッチングする）ことで、シリンダ孔５１の第１の部分５１−１（後述する図９に示すシリンダ孔５１の一部）を形成する。
このとき、シリンダ孔５１の第１の部分５１−１は、その下端から上端に向かうにつれて、開口径が大きくなるような形状に加工される。

シリンダ孔５１の第１の部分５１−１の深さＤ_２は、例えば、図２に示すシリンダ孔５１の深さＤ_１の１／３〜１／２の範囲内の深さに設定することができる。具体的には、第１の層間絶縁膜４９の厚さが２０００ｎｍの場合、シリンダ孔５１の第１の部分５１−１の深さＤ_２は、例えば、１０００ｎｍとすることができる。

次いで、図７に示す工程では、第１の開口部７７Ａに露出されたアモルファスカーボン膜７７の面７７ｂ、及びシリンダ孔５１の第１の部分５１−１の側面５１−１ａを覆うように、突出部５３−１を有した下部電極支持部材５３を形成する。

具体的には、下部電極支持部材５３は、例えば、以下の方法により形成する。始めに、第１の開口部７７Ａ及びシリンダ孔５１の第１の部分５１−１を埋め込まない厚さで、アモルファスカーボン膜７７の上面７７ａ、第１の開口部７７Ａに露出されたアモルファスカーボン膜７７の面７７ｂ、及び第１の部分５１−１の内面５１−１ｃ（第１の部分５１−１の側面５１−１ａ及び底面５１−１ｂよりなる面）を覆うように、下部電極支持部材５３の母材となる導電膜８２を成膜する。

上記導電膜８２としては、例えば、ポリシリコン膜や金属膜（例えば、窒化チタン膜（ＴｉＮ膜）や、チタン膜（Ｔｉ膜）と窒化チタン膜（ＴｉＮ膜）とを順次積層させた積層膜）等を用いることができる。
このように、導電膜８２を用いて下部電極支持部材５３を形成することにより、下部電極支持部材５３を下部電極６５の一部として機能させることができる。

次いで、導電膜８２をエッチバックして、アモルファスカーボン膜７７の面７７ｂ、及びシリンダ孔５１の第１の部分５１−１の側面５１−１ａのみに導電膜８２を残存させることで、導電膜８２よりなり、かつ突出部５３−１を有した下部電極支持部材５３を形成する。
下部電極支持部材５３は、下部電極６５の上部（図２に示す第１の部分５１−１よりも上方に配置された下部電極６５）が形成される部材である。下部電極支持部材５３は、シリンダ孔５１の第１の部分５１−１の下端からその上方に向かうにつれて、開口径が大きくなる筒状に形成される。

突出部５３−１は、アモルファスカーボン膜７７の面７７ｂを覆うように形成される。第１の層間絶縁膜４９の上面４９ａを基準としたときの突出部５３−１の高さＨ_１は、第１の層間絶縁膜４９上に形成されたアモルファスカーボン膜７７の厚さと等しい。
アモルファスカーボン膜７７の厚さが８００ｎｍの場合、突出部５３−１の高さＨ_１は、例えば、８００ｎｍとすることができる。

次いで、図８に示す工程では、アモルファスカーボン膜７７及び下部電極支持部材５３をマスクとする異方性エッチング（例えば、異方性ドライエッチング）により、図７に示すシリンダ孔５１の第１の部分５１−１の下方に位置する第１の層間絶縁膜４９をエッチングすることで、シリンダ孔５１の第１の部分５１−１と一体とされ、かつ容量コンタクトパッド４５の上面４５ａを露出する孔８４を形成する。

このとき、孔８４は、その上端から下端に向かうにつれて、開口径が小さくなる形状に加工される。
また、上記異方性エッチングにより、アモルファスカーボン膜７７の上部がエッチングされることで、アモルファスカーボン膜７７の上面７７ａの位置は、突出部５３−１の上端から下方に移動する。
これにより、この段階において、突出部５３−１の一部は、アモルファスカーボン膜７７の上面７７ａからその上方に突出する。

次いで、図９に示す工程では、孔８４の側壁８４Ａ（図８参照）を構成する第１の層間絶縁膜４９をウエットエッチングすることで、シリンダ孔５１の第１の部分５１−１と一体とされ、かつ容量コンタクトパッド４５の上面４５ａを露出するシリンダ孔５１の第２の部分５１−２を形成する。
これにより、第１及び第２の部分５１−１，５１−２を有するシリンダ孔５１が形成される。また、シリンダ孔５１の第２の部分５１−２の内面５１−２ａには、後述する図１１に示す工程において、下部電極６５が形成される。

具体的には、第１の層間絶縁膜４９を選択的にエッチングするエッチング液（例えば、フッ化水素水）を用いたウエットエッチングにより、孔８４の側壁８４Ａ（図８参照）を構成する第１の層間絶縁膜４９を選択的にエッチングすることで、孔８４（図８参照）よりも開口径の大きいシリンダ孔５１の第２の部分５１−２を形成する。

このとき、シリンダ孔５１の第２の部分５１−２の開口径Ｒ_１（但し、エッチングストッパ膜４７に配置されたシリンダ孔５１の第２の部分５１−２の開口径は除く）は、シリンダ孔５１の第１の部分５１−１の下端の開口径Ｒ_２よりも大きくなるように形成される。
これにより、下部電極６５が形成されるシリンダ孔５１の第２の部分５１−２の表面積を増加させることが可能となるので、キャパシタ５４（図２参照）の容量を増加させることができる。

また、シリンダ孔５１の第２の部分５１−２を形成するウエットエッチングを行う前の段階において、シリンダ孔５１の側面５１−１ａが導電膜よりなる下部電極支持部材５３で覆われると共に、第１の層間絶縁膜４９の上面４９ａがアモルファスカーボン膜７７で覆われている。

これにより、２の部分５１−２を形成するウエットエッチングを行う際、下部電極支持部材５３及びアモルファスカーボン膜７７がエッチングストッパ膜として機能するため、第１の部分５１−１の側壁を構成する第１の層間絶縁膜４９がエッチングされることを防止可能となる。
よって、後述する図１1〜図１４に示す工程において、シリンダ孔５１内に下部電極５４を形成した際、隣接する下部電極６５が接触することを抑制可能となるので、隣接するキャパシタ５４間においてショートが発生することを抑制できる。
したがって、半導体装置１０のさらなる微細に対応することができる。

第１の層間絶縁膜４９の厚さが２０００ｎｍの場合、シリンダ孔５１の深さＤ_１（言い換えれば、第１の層間絶縁膜４９の上面４９ａから容量コンタクトパッド４５の上面４５ａまでの深さ）は、例えば、２０５０ｎｍとすることができる。
シリンダ孔５１の深さＤ_１が２０５０ｎｍ、シリンダ孔５１の第１の部分５１−１の深さＤ_２が１０００ｎｍの場合、シリンダ孔５１の第２の部分５１−２の深さＤ_３は、例えば、１０５０ｎｍとすることができる。

次いで、図１０に示す工程では、図９に示すアモルファスカーボン膜７７を除去することで、第１の層間絶縁膜４９の上面４９ａを露出させる。具体的には、例えば、Ｏ_２アッシングを行うことで、アモルファスカーボン膜７７を除去する。
これにより、高さＨ_１とされた突出部５３−１が、第１の層間絶縁膜４９の上面４９ａからその上方に突出する。

次いで、図１１に示す工程では、第１の層間絶縁膜４９から露出された下部電極支持部材５３の表面５３ｂ（突出部５３−１の表面５３−１ａを含む）、及びシリンダ孔５１の第２の部分５１−２の内面５１−２ａを覆うように、下部電極６５（図１３参照）の母材となる導電膜８６を成膜する。
具体的には、導電膜８６は、例えば、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜することができる。また、導電膜８６としては、例えば、窒化チタン膜（ＴｉＮ膜）を用いることができる。

次いで、図１２に示す工程では、フォトリソグラフィ技術により、下部電極６５を介して複数のシリンダ孔５１内を埋め込むと共に、突出部５３−１の上端に形成された下部電極６５を覆うレジスト膜８７を形成する。
このとき、第１の層間絶縁膜４９上に形成された導電膜８６がレジスト膜８７から露出されるように、レジスト膜８７を形成する。

次いで、図１３に示す工程では、レジスト膜８７をマスクとする異方性エッチング（例えば、異方性ドライエッチング）により、第１の層間絶縁膜４９上に形成された不要な導電膜８６（図１２参照）を除去することで、第１の層間絶縁膜４９の上面４９ａを露出させる。
これにより、各シリンダ孔５１に、第１の層間絶縁膜４９から露出された下部電極支持部材５３の表面５３ｂ、及びシリンダ孔５１の第２の部分５１−２の内面５１−２ａを覆い、かつ王冠形状とされた下部電極６５（導電膜８６を母材とする電極）が形成される。

このように、シリンダ孔５１の第１の部分５１−１の内面５１−１ａに、第１の層間絶縁膜４９の上面４９ａからその上方に突出し、かつ下部電極６５の上部が形成される突出部５３−１を有した下部電極支持部材５３を形成することにより、下部電極６５が形成されるシリンダ孔５１の深さを深くすることなく、下部電極６５が形成される面積を増加させることが可能となる。これにより、従来よりもキャパシタ５４（図２参照）の容量を増加させることができる。

次いで、図１４に示す工程では、周知の手法により、図１３に示すレジスト膜８７を除去する。これにより、シリンダ孔５１内に形成された下部電極６５が露出される。
次いで、図１５に示す工程では、王冠形状とされた下部電極６５内を埋め込まない厚さで、下部電極６５の表面６５ａを覆うように、キャパシタ５４となる容量絶縁膜６６を形成する。
具体的には、例えば、ＡＬＤ法により、酸化アルミニウム膜(Ａｌ_２Ｏ_３膜)と、酸化ジルコニウム（ＺｒＯ膜）と、を交互に積層させることで、容量絶縁膜６６を形成する。

次いで、容量絶縁膜６６を介して、王冠形状とされた複数の下部電極６５内を埋め込み、かつ第１の層間絶縁膜４９上に突出する容量絶縁膜６６（言い換えれば、突出部５３−１に形成された容量絶縁膜６６）を覆う厚さで、キャパシタ５４となる上部電極６８を形成する。このとき、上部電極６８は、その上面６８ａが平坦な面となるように形成する。
具体的には、例えば、ＡＬＤ法により、窒化チタン膜（ＴｉＮ膜）を成膜することで、上部電極６８を形成する。

次いで、図１６に示す工程では、周知の手法により、上部電極６８の上面６８ａを覆う第２の層間絶縁膜５７を形成する。
具体的には、例えば、ＣＶＤ法により、上部電極６８の上面６８ａを覆うシリコン酸化膜（ＳｉＯ_２膜）を成膜することで、該シリコン酸化膜（ＳｉＯ_２膜）よりなる第２の層間絶縁膜５７を形成する。

次いで、周知の手法により、第２の層間絶縁膜５７を貫通し、下端が上部電極６８の上面６８ａと接続されたビア５８を形成する。このとき、ビア５８の上端面が、第２の層間絶縁膜５７の上面５７ａに対して平坦な面となるように、ビア５８を形成する。

次いで、周知の手法により、第２の層間絶縁膜５７の上面５７ａに、配線５９を形成する。このとき、配線５９は、第２の層間絶縁膜５７のビア５８の上端と接続されるように形成する。これにより、配線５９は、キャパシタ５４と電気的に接続される。
次いで、第２の層間絶縁膜５７の上面５７ａに、配線５９を覆う保護膜６１を形成する。保護膜６１としては、例えば、パッシベーション膜を用いることができる。

これにより、メモリセル部１１が形成され、メモリセル部１１を有した第１の実施の形態の半導体装置１０が製造される。

第１の実施の形態の半導体装置の製造方法によれば、複数の容量コンタクトパッド４５を覆う第１の層間絶縁膜４９上に、第１の開口部７７Ａを有したアモルファスカーボン膜７７を形成し、次いで、アモルファスカーボン膜７７をマスクとする異方性エッチングにより、第１の層間絶縁膜４９の一部をエッチングすることで、シリンダ孔５１の第１の部分５１−１を形成し、次いで、第１の開口部７７Ａに露出されたアモルファスカーボン膜７７の面７７ｂ、及び第１の部分５１−１の側面５１−１ａを覆う下部電極支持部材５３を形成し、次いで、第１の部分５１−１の下方に位置する第１の層間絶縁膜４９をエッチングすることで、第１の部分５１−１と一体とされ、かつ容量コンタクトパッド４５の上面４５ａを露出するシリンダ孔５１の第２の部分５１−２を形成し、その後、アモルファスカーボン膜７７を除去することで、下部電極支持部材５３の突出部５３−１を第１の層間絶縁膜４９の上面４９ａからその上方に突出させることが可能となる。

また、第１の層間絶縁膜４９から露出された下部電極支持部材５３の表面５３ｂ、及び第２の部分５１−２の内面５１−２ａを覆う下部電極６５を形成することにより、突出部５３−１の表面５３−１ａを覆うように下部電極６５が形成される。

このように、シリンダ孔５１が形成される第１の層間絶縁膜４９の上面４９ａから突出する突出部５３−１を有した下部電極支持部材５３を形成すると共に、第１の層間絶縁膜４９から露出された下部電極支持部材５３の表面５３ｂを覆うように下部電極６５を形成することにより、下部電極６５が形成されるシリンダ孔５１の深さを深くすることなく、下部電極６５が形成される面積を増加させることが可能となる。これにより、従来よりもキャパシタ５４の容量を増加させることができる。
さらに、導電膜８２を用いて、下部電極支持部材５３を形成することで、下部電極支持部材５３を下部電極６５の一部として機能させることができる。

なお、第１の実施の形態では、下部電極６５の下端と接続される容量コンタクトパッド４５を形成した場合を例に挙げて説明したが、容量コンタクトパッド４５がシリンダ孔５１の第２の部分５１−２の下端よりも十分に大きい場合（言い換えれば、第２の部分の下端が容量コンタクトパッド４５からはみ出すことがない場合）、エッチングストッパ膜４７は設けなくてもよい。

この場合、シリンダ孔５１の第２の部分５１−２の下端の開口径は、図１６に示すエッチングストッパ膜４７に位置するシリンダ孔５１の第２の部分５１−２の下端の開口径よりも大きくすることが可能となる。
これにより、シリンダ孔５１内に形成される下部電極６５と容量コンタクトパッド４５との間のコンタクト抵抗を低減することができる。

（第２の実施の形態）
図１７は、本発明の第２の実施の形態に係る半導体装置の主要部の概略構成を示す断面図である。図１７において、第１の実施の形態の半導体装置１０と同一構成部分には同一符号を付す。また、図１７では、第２の実施の形態の半導体装置１００の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を図示する。

図１７を参照するに、第２の実施の形態の半導体装置１００は、第１の実施の形態の半導体装置１０のメモリセル部１１に替えて、メモリセル部１０１を設けたこと以外は、第１の実施の形態の半導体装置１０と同様に構成される。
メモリセル部１０１は、第１の実施の形態で説明したメモリセル部１１に設けられた第１の層間絶縁膜４９及びキャパシタ５４の替わりに、サポート膜１０３、空間１０４、及びキャパシタ１０７を設けたこと以外は、メモリセル部１１と同様に構成される。

サポート膜１０３は、層状とされており、複数の下部電極支持部材５３の外面５３ａと接続されている。サポート膜１０３は、第２の開口部１１３を有する。第２の開口部１１３は、後述する図２６に示す工程において、ウエットエッチング法により、図１８に示すサポート膜１０３の直下に配置された第１の層間絶縁膜４９を除去する際、エッチング液を第１の層間絶縁膜４９に供給するための貫通部である。

サポート膜１０３は、複数の下部電極支持部材５３を介して、複数の下部電極６５を連結している。サポート膜１０３としては、後述する図２５に示す第１の層間絶縁膜４９よりもウエットエッチングレートの遅い絶縁膜を用いる。
第１の層間絶縁膜４９としてシリコン酸化膜（ＳｉＯ_２膜）を用いる場合、サポート膜１０３としては、例えば、シリコン窒化膜（ＳｉＮ膜）を用いることができる。

下部電極６５の下部（下部電極支持部材５３よりも下方に配置された下部電極６５）の開口径（但し、エッチングストッパ膜４７に形成された下部電極６５の下部は除く）は、下部電極６５の上部（下部電極支持部材５３に配置された下部電極６５）の下端の開口径よりも大きくなるように構成されている。

空間１０４は、エッチングストッパ膜４７とサポート膜１０３との間に位置する下部電極６５間に形成されている。空間１０４は、後述する図２６に示す工程において、図２５に示す第１の層間絶縁膜４９を除去することで形成される空間である。
空間１０４は、サポート膜１０３の下方に配置されており、下部電極支持部材５３の外面５３ａ、及び下部電極６５の下部の外面６５−２ｂを露出している。空間１０４は、容量絶縁膜６６を介して、上部電極６８で充填されている。

容量絶縁膜６６は、下部電極６５の上部の表面６５−１ａ、下部電極６５の下部の内面６５−２ａ、下部電極６５の下部の外面６５−２ｂ、下部電極支持部材５３の外面５３ａ、エッチングストッパ膜４７の上面４７ａ、サポート膜１０３の上面１０３ａ及び下面１０３ｂ、及び第２の開口部１１３に露出されたサポート膜１０３の面を覆うように配置されている。
容量絶縁膜６６は、第２の開口部１１３、王冠形状とされた下部電極６５内、及び空間１０４を埋め込まない厚さとされている。

上部電極６８は、容量絶縁膜６６の表面６６ａを覆うと共に、容量絶縁膜６６を介して、下部電極６５内及び空間１０４を埋め込むように配置されている。

第２の実施の形態の半導体装置によれば、サポート膜１０３の上面１０３ａから上方に、下部電極６５で覆われた下部電極支持部材５３の突出部５３−１を突出させると共に、エッチングストッパ膜４７とサポート膜１０３との間に位置する下部電極６５間に形成され、かつ下部電極６５の下部の外面６５−２ｂ、及びサポート膜１０３の下方に位置する下部電極支持部材５３の外面５３ａを露出する空間１０４を容量絶縁膜６６及び上部電極６８で充填することにより、第１の実施の形態の半導体装置１０と比較して、さらにキャパシタ１０７の容量を大きくすることができる。

図１８〜図２８は、本発明の第２の実施の形態に係る半導体装置の製造工程を示す断面図である。図１８〜図２８に示す構造体の断面は、図１７に示す第２の実施の形態の半導体装置１００の切断面に対応している。
図１８〜図２８において、第２の実施の形態の半導体装置１００、及び第１の実施の形態で説明した図４〜図１６に示す構造体と同一構成部分には、同一符号を付す。
また、図１８〜図２８では、第２の実施の形態の半導体装置１００の一例として、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を製造する場合を例に挙げる。

次に、主に図１８〜図２８を参照して、第２の実施の形態の半導体装置１００の製造方法について説明する。
始めに、第１の実施の形態の図３に示す工程と同様な処理を行うことで、図３に示す構造体を形成する。

次いで、図１８に示す工程では、第１の実施の形態の図４に示す工程と同様な手法により、容コン層間絶縁膜４２の上面４２ａに、容量コンタクトパッド６８を覆い、かつ第１の層間絶縁膜４９よりもウエットエッチングレートの遅いエッチングストッパ膜４７（例えば、シリコン窒化膜（ＳｉＮ膜））と、エッチングストッパ膜４７の上面４７ａを覆う第１の層間絶縁膜４９（例えば、シリコン酸化膜（ＳｉＯ_２膜））と、を順次成膜する。第１の層間絶縁膜４９の厚さは、例えば、２０００ｎｍとすることができる。

次いで、周知の手法により、第１の層間絶縁膜４９の上面４９ａを覆い（言い換えれば、エッチングストッパ膜４７上に形成される第１の層間絶縁膜４９とアモルファスカーボン膜７７との間に配置され）、かつ第１の層間絶縁膜４９よりもウエットエッチングレートの遅いサポート膜形成用絶縁膜１１１を形成する。

具体的には、例えば、ＣＶＤ法により、第１の層間絶縁膜４９の上面４９ａを覆うシリコン窒化膜（ＳｉＮ膜）を成膜することで、サポート膜形成用絶縁膜１１１を形成する。サポート膜形成用絶縁膜１１１は、図２５に示すサポート膜１０３の母材となる膜である。
サポート膜形成用絶縁膜１１１の厚さは、例えば、１００ｎｍとすることができる。

次いで、第１の実施の形態で説明した図４に示す工程と同様な手法により、サポート膜形成用絶縁膜１１１上にアモルファスカーボン膜７７を形成する。第１の層間絶縁膜４９の厚さが２０００ｎｍの場合、アモルファスカーボン膜７７の厚さは、例えば、８００ｎｍとすることができる。
アモルファスカーボン膜７７は、後述する図１９に示す工程において、第１の開口部７７Ａが形成されることで、図２０に示す工程において、シリンダ孔５１の第１の部分５１−１を形成する際のエッチングマスクとして機能する。
アモルファスカーボン膜７７は、シリンダ孔５１の第２の部分５１−２を形成後に除去される膜である。

次いで、図１９に示す工程では、第１の実施の形態で説明した図５に示す工程と同様な手法により、アモルファスカーボン膜７７上に、複数の開口部７９Ａを有したレジスト膜７９を形成する。

次いで、複数の開口部７９Ａを有したレジスト膜７９をマスクとする異方性ドライエッチングにより、サポート膜形成用絶縁膜１１１の上面１１１ａが露出するまで、アモルファスカーボン膜７７をエッチングすることで、アモルファスカーボン膜７７を貫通する複数の第１の開口部７７Ａを形成する。

次いで、図２０に示す工程では、複数の第１の開口部７７Ａが形成されたアモルファスカーボン膜７７をマスクとする異方性エッチング（例えば、異方性ドライエッチング）により、サポート膜形成用絶縁膜１１１、及び第１の層間絶縁膜４９の一部をエッチングする（言い換えれば、第１の層間絶縁膜４９を途中までエッチングする）ことで、シリンダ孔５１の第１の部分５１−１を形成する。
これにより、シリンダ孔５１の第１の部分５１−１は、容量コンタクトパッド４５の上方に位置するサポート膜形成用絶縁膜１１１を貫通するように形成される。また、シリンダ孔５１の第１の部分５１−１は、その下端から上端に向かうにつれて、開口径が大きくなるような形状に加工される。

シリンダ孔５１の第１の部分５１−１の深さＤ_２は、例えば、後述する図２２に示すシリンダ孔５１の深さＤ_１の１／３〜１／２の範囲内の深さに設定することができる。具体的には、第１の層間絶縁膜４９の厚さが２０００ｎｍ、サポート膜形成用絶縁膜１１１の厚さが１００ｎｍの場合、シリンダ孔５１の第１の部分５１−１の深さＤ_２は、例えば、１１００ｎｍとすることができる。

次いで、図２１に示す工程では、第１の実施の形態で説明した図７に示す工程と同様な手法により、第１の開口部７７Ａに露出されたアモルファスカーボン膜７７の面７７ｂ、及びシリンダ孔５１の第１の部分５１−１の側面５１−１ａ（この場合、第１の部分５１−１に露出されたサポート膜形成用絶縁膜１１１の面も含む）を覆い、かつ突出部５３−１を有した下部電極支持部材５３を形成する。

具体的には、下部電極支持部材５３の母材となる導電膜８２を成膜し、その後、導電膜８２をエッチバックすることで、下部電極支持部材５３を形成する。
上記導電膜８２として、例えば、ポリシリコン膜や金属膜（例えば、窒化チタン膜（ＴｉＮ膜）や、チタン膜（Ｔｉ膜）と窒化チタン膜（ＴｉＮ膜）とを順次積層させた積層膜）等を用いることができる。
このように、導電膜８２で下部電極支持部材５３を構成することにより、下部電極支持部材５３を下部電極６５の一部として機能させることができる。

下部電極支持部材５３は、下部電極６５の上部（図２４参照）が形成される部材である。下部電極支持部材５３は、シリンダ孔５１（図２２参照）の第１の部分５１−１の下端からその上方に向かうにつれて、開口径が大きくなる筒状となるように形成される。

サポート膜形成用絶縁膜１１１の上面１１１ａを基準としたときの突出部５３−１の高さＨ_１は、サポート膜形成用絶縁膜１１１上に形成されたアモルファスカーボン膜７７の厚さと等しい。
アモルファスカーボン膜７７の厚さが８００ｎｍの場合、突出部５３−１の高さＨ_１は、例えば、８００ｎｍとすることができる。

次いで、図２２に示す工程では、第１の実施の形態で説明した図８及び図９に示す工程と同様な処理（具体的には、異方性エッチング（異方性ドライエッチング）工程、及び等方性エッチング（ウエットエッチング）工程）を行うことで、シリンダ孔５１の第１の部分５１−１と一体とされ、かつ容量コンタクトパッド４５の上面４５ａを露出するシリンダ孔５１の第２の部分５１−２を形成する。これにより、第１及び第２の部分５１−１，５１−２を有するシリンダ孔５１が形成される。

このとき、シリンダ孔５１の第２の部分５１−２の開口径Ｒ_１（但し、エッチングストッパ膜４７に配置された第２の部分５１−２の開口径は除く）は、シリンダ孔５１の第１の部分５１−１の下端の開口径Ｒ_２よりも広くなるように形成される。
これにより、下部電極６５が形成されるシリンダ孔５１の第２の部分５１−２の表面積を増加させることが可能となるため、キャパシタ１０７（図２７参照）の容量を増加させることができる。

また、上記異方性エッチングにより、アモルファスカーボン膜７７の上部がエッチングされることで、アモルファスカーボン膜７７の上面７７ａの位置は、突出部５３−１の上端から下方に移動する。
これにより、この段階において、突出部５３−１の一部は、アモルファスカーボン膜７７の上面７７ａからその上方に突出する。

第１の層間絶縁膜４９の厚さが２０００ｎｍ、サポート膜形成用絶縁膜１１１の厚さが１００ｎｍの場合、シリンダ孔５１の深さＤ_１は、例えば、２１５０ｎｍとすることができる。
シリンダ孔５１の深さＤ_１が２１５０ｎｍ、シリンダ孔５１の第１の部分５１−１の深さＤ_２が１１００ｎｍの場合、シリンダ孔５１の第２の部分５１−２の深さＤ_３は、例えば、１０５０ｎｍとすることができる。

次いで、図２３に示す工程では、図２２に示すアモルファスカーボン膜７７を除去することで、複数の下部電極支持部材５３を連結するサポート膜形成用絶縁膜１１１の上面１１１ａを露出させる。具体的には、例えば、Ｏ_２アッシングを行うことで、アモルファスカーボン膜７７を除去する。
これにより、高さＨ_１とされた突出部５３−１が、サポート膜形成用絶縁膜１１１の上面１１１ａからその上方に突出する、

次いで、図２４に示す工程では、第１の実施の形態で説明した図１１〜図１４に示す工程と同様な処理を行うことで、サポート膜形成用絶縁膜１１１及び第１の層間絶縁膜４９から露出された下部電極支持部材５３の表面５３ｂ（突出部５３−１の表面５３−１ａを含む）、及びシリンダ孔５１の第２の部分５１−２の内面５１−２ａを覆う下部電極６５を形成する。
これにより、下部電極６５は、その下端が容量コンタクトパッド４５の上面４５ａと接続されることで、容量コンタクトパッド４５を介して、第１の不純物拡散領域２８と電気的に接続される。

具体的には、例えば、ＡＬＤ法により、下部電極６５の母材となる導電膜８６（例えば、窒化チタン膜（ＴｉＮ膜））を成膜し、その後、フォトリソグラフィ技術及びエッチバック技術により、導電膜８６をパターニングすることで、各シリンダ孔５１内に、突出部５３−１の表面５３−１ａを覆うと共に、王冠形状とされた下部電極６５を形成する。

このように、シリンダ孔５１の第１の部分５１−１の内面５１−１ａに、サポート膜形成用絶縁膜１１１の上面１１１ａからその上方に突出する突出部５３−１を有した下部電極支持部材５３を形成し、その後、サポート膜形成用絶縁膜１１１及び第１の層間絶縁膜４９から露出された下部電極支持部材５３の表面５３ｂ（突出部５３−１の表面５３−１ａを含む）、及びシリンダ孔５１の第２の部分５１−２の内面５１−２ａを覆う下部電極６５を形成することにより、下部電極６５が形成されるシリンダ孔５１の深さを深くすることなく、下部電極６５が形成される面積を増加させることが可能となる。これにより、従来よりもキャパシタ１０７（図１７参照）の容量を増加させることができる。

次いで、図２５に示す工程では、フォトリソグラフィ技術及びドライエッチング技術により、図２４に示すサポート膜形成用絶縁膜１１１をパターニングすることで、下部電極支持部材５３間に位置する第１の層間絶縁膜４９の上面４９ａを露出する第２の開口部１１３を有し、かつ下部電極支持部材５３を介して、複数の下部電極６５を連結するサポート膜１０３を形成する。
なお、図２５では、１つの第２の開口部１１３のみを図示したが、実際には、複数の第２の開口部１１３が形成されている。

次いで、図２６に示す工程では、第２の開口部１１３を介したウエットエッチングにより、サポート膜１０３とエッチングストッパ膜４７との間に位置する第１の層間絶縁膜４９（図２５参照）を選択的に除去することで、複数の下部電極６５の下部の外面６５−２ｂ（下部電極６５の表面６５ａの一部）、サポート膜６５の下方に位置する下部電極支持部材５３の外面５３ａ、サポート膜１０３の下面１０３ｂ、及びエッチングストッパ膜４７の上面４７ａを露出する空間１０４を形成する。
上記ウエットエッチングでは、図２５に示す第１の層間絶縁膜４９を選択的に除去するエッチング液として、例えば、フッ化水素水を用いることができる。

次いで、図２７に示す工程では、第１の実施の形態で説明した図１５に示す工程と同様な手法により、下部電極６５の上部の表面６５−１ａ、下部電極６５の下部の内面６５−２ａ、下部電極６５の下部の外面６５−２ｂ、下部電極支持部材５３の外面５３ａ、エッチングストッパ膜４７の上面４７ａ、サポート膜１０３の上面１０３ａ及び下面１０３ｂ、及び第２の開口部１１３に露出されたサポート膜１０３の面を覆う容量絶縁膜６６を形成する。

このとき、王冠形状とされた下部電極６５内、第２の開口部１１３、及び空間１０４を埋め込まない厚さで、容量絶縁膜６６を形成する。
具体的には、例えば、ＡＬＤ法により、酸化アルミニウム膜(Ａｌ_２Ｏ_３膜)と、酸化ジルコニウム（ＺｒＯ膜）と、を交互に積層させることで、容量絶縁膜６６を形成する。

次いで、第１の実施の形態で説明した図１５に示す工程と同様な手法により、容量絶縁膜６６を介して、王冠形状とされた複数の下部電極６５内、第２の開口部１１３、及び空間１０４を埋め込み、かつサポート膜１０３上に突出する容量絶縁膜６６（言い換えれば、突出部５３−１に形成された容量絶縁膜６６）を覆う厚さで、キャパシタ１０７となる上部電極６８を形成する。このとき、上部電極６８は、その上面６８ａが平坦な面となるように形成する。
具体的には、例えば、ＡＬＤ法により、窒化チタン膜（ＴｉＮ膜）を成膜することで、上部電極６８を形成する。

次いで、図２８に示す工程では、周知の手法により、上部電極６８の上面６８ａを覆う第２の層間絶縁膜５７（例えば、シリコン酸化膜（ＳｉＯ_２膜））を形成する。次いで、周知の手法により、第２の層間絶縁膜５７を貫通し、下端が上部電極６８の上面６８ａと接続されたビア５８を形成する。

次いで、周知の手法により、第２の層間絶縁膜５７の上面５７ａに、配線５９を形成する。このとき、配線５９は、第２の層間絶縁膜５７のビア５８の上端と接続されるように形成する。これにより、配線５９は、キャパシタ１０７と電気的に接続される。
次いで、周知の手法により、第２の層間絶縁膜５７の上面５７ａに、配線５９を覆う保護膜６１を形成する。保護膜６１としては、例えば、パッシベーション膜を用いることができる。

これにより、半導体基板１３にメモリセル部１０１が形成され、メモリセル部１０１を有した第２の実施の形態の半導体装置１００が製造される。

第２の実施の形態の半導体装置の製造方法によれば、エッチングストッパ膜４７上に、第１の層間絶縁膜４９と、サポート膜形成用絶縁膜１１１と、を順次積層させ、次いで、第１の層間絶縁膜４９及びサポート膜形成用絶縁膜１１１にシリンダ孔５１の第１の部分５１−１を形成し、次いで、第１の部分５１−１の下方にシリンダ孔５１の第２の部分５１−２を形成し、シリンダ孔５１内及び下部電極支持部材５３に下部電極６５を形成し、次いで、サポート膜形成用絶縁膜１１１をパターニングして第２の開口部１１３を有したサポート膜１０３を形成し、その後、エッチングストッパ膜４７とサポート膜１０３との間に位置する第１の層間絶縁膜４９を除去して、空間１０４を形成し、シリンダ５１内及び空間１０４を埋め込むように、容量絶縁膜６６及び上部電極６８を埋め込む。

このような方法を用いた第２の実施の形態の半導体装置１００の製造方法は、第１の実施の形態の半導体装置１０の製造方法と同様な効果を得ることができる。

また、エッチングストッパ膜４７とサポート膜１０３との間に位置する下部電極６５間に形成され、かつ下部電極６５の下部の外面６５−２ｂ、及びサポート膜１０３の下方に位置する下部電極支持部材５３の外面５３ａを露出する空間１０４を、容量絶縁膜６６及び上部電極６８で埋め込む（充填する）ことにより、第１の実施の形態の半導体装置１０と比較して、さらにキャパシタ１０７の容量を大きくすることができる。

以上、本発明の好ましい実施の形態について詳述したが、本発明はかかる特定の実施の形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

本発明は、半導体装置及びその製造方法に適用可能である。

１０，１００…半導体装置、１１，１０１…メモリセル部、１３…半導体基板、１３ａ…主面、１４…素子分離領域、１６…第１の溝、１７…第２の溝、１９…活性領域、２１…ゲート絶縁膜、２３…ゲート電極、２４…ダミーゲート電極、２６…埋め込み絶縁膜、２６ａ，２８ａ，２９ａ，４２ａ，４４ａ，４５ａ，４７ａ，４９ａ，５７ａ，６８ａ，７７ａ,１０３ａ，１１１ａ…上面、２８…第１の不純物拡散領域、２９…第２の不純物拡散領域、３０…セルトランジスタ、３２…ビットコン用層間絶縁膜、３２Ａ…ビットコン開口部、３４…ビットコンタクト、３５…ビット線、３７…キャップ絶縁膜、３９…サイドウォール、４２…容コン用層間絶縁膜、４４…容量コンタクトプラグ、４４ａ…上端面、４５…容量コンタクトパッド、４７…エッチングストッパ膜、４９…第１の層間絶縁膜、５１…シリンダ孔、５１−１…第１の部分、５１−２…第２の部分、５１−１ａ…側面、５１−１ｂ…底面、５１−１ｃ，５１−２ａ，６５−２ａ…内面、５３…下部電極支持部材、５３ａ，６５−２ｂ…外面、５３ｂ，５３−１ａ，６５ａ，６５−１ａ，６６ａ…表面、５３−１…突出部、５４，１０７…キャパシタ、５７…第２の層間絶縁膜、５８…ビア、５９…配線、６１…保護膜、６５…下部電極、６６…容量絶縁膜、６８…上部電極、７３…シリコン窒化膜、７５…容量コンタクト孔、７７…アモルファスカーボン膜、７７ｂ…面、７７Ａ…第１の開口部、７９…レジスト膜、７９Ａ…開口部、８２…導電膜、８４…孔、８４Ａ…側壁、８６…導電膜、８７…レジスト膜、１０３…サポート膜、１０３ｂ…下面、１０４…空間、１１１…サポート膜形成用絶縁膜、１１３…第２の開口部、Ｄ_１，Ｄ_２，Ｄ_３…深さ、Ｈ_１…高さ、Ｒ_１，Ｒ_２…開口径

Claims (27)

1. 複数の導体上に配置され、王冠形状とされ、かつキャパシタとなる下部電極と、
   前記下部電極の上部の外面と接触するように配置され、前記下部電極の上部を支持する下部電極支持部材と、
   を有することを特徴とする半導体装置。
2. 前記導体上に配置され、かつシリンダ孔を有する層間絶縁膜を含み、
   前記シリンダ孔は、前記下部電極支持部材の外面と接触する第１の部分と、該第１の部分の下方に配置され、前記導体の上面の一部を露出すると共に、前記第１の部分と一体とされた第２の部分と、を有し、
   前記下部電極支持部材は、前記層間絶縁膜の上面から上方に突出し、前記下部電極が配置された突出部を有することを特徴とする請求項１記載の半導体装置。
3. 前記下部電極は、前記第２の部分の内面、及び前記層間絶縁膜から露出された前記下部電極支持部材の表面を覆うことを特徴とする請求項２記載の半導体装置。
4. 前記第２の部分の開口径は、前記第１の部分の下端の開口径よりも大きいことを特徴とする請求項２または３記載の半導体装置。
5. 前記第１の部分の開口径は、前記第２の部分から上方に離間するにつれて大きくなることを特徴とする請求項２ないし４のうち、いずれか１項記載の半導体装置。
6. 複数の前記下部電極支持部材と接続され、複数の該下部電極支持部材を介して、複数の前記下部電極を連結するサポート膜と、
   前記層間絶縁膜に替えて、前記サポート膜の下方に配置され、前記下部電極支持部材の外面、及び前記下部電極の下部の外面を露出する空間と、
   を有し、
   前記下部電極支持部材は、前記サポート膜の上面から上方に突出し、かつ前記下部電極が配置された突出部を有することを特徴とする請求項１記載の半導体装置。
7. 前記下部電極の下部の開口径は、前記下部電極の上部の下端の開口径よりも大きいことを特徴とする請求項６記載の半導体装置。
8. 前記下部電極支持部材は、導電膜よりなることを特徴とする請求項１ないし７のうち、いずれか１項記載の半導体装置。
9. 前記下部電極支持部材の形状は、筒状であることを特徴とする請求項１ないし８のうち、いずれか１項記載の半導体装置。
10. 前記下部電極の表面を覆い、かつ前記キャパシタとなる容量絶縁膜を有することを特徴とする請求項１ないし９のうち、いずれか１項記載の半導体装置。
11. 前記容量絶縁膜は、前記空間に露出された前記下部電極支持部材の外面及び前記下部電極の下部の外面を覆うことを特徴とする請求項１０記載の半導体装置。
12. 前記容量絶縁膜の表面を覆うと共に、前記容量絶縁膜を介して、前記下部電極内を埋め込むように配置され、前記キャパシタとなる上部電極を有することを特徴とする請求項１０または１１記載の半導体装置。
13. 前記上部電極は、前記容量絶縁膜を介して、前記空間を埋め込むように配置することを特徴とする請求項１２記載の半導体装置。
14. 前記導体は、容量コンタクトパッドであることを特徴とする請求項１ないし１３のうち、いずれか１項記載の半導体装置。
15. 半導体基板上に設けられたセルトランジスタを有し、
    前記容量コンタクトパッドは、前記セルトランジスタの第１の不純物拡散領域と電気的に接続されていることを特徴とする請求項１４記載の半導体装置。
16. 前記セルトランジスタは、第２の不純物拡散領域、及び所定の方向に延在するゲート電極を有し、
    前記第２の不純物拡散領域と電気的に接続され、かつ前記ゲート電極と交差する方向に延在するビット線を有することを特徴とする請求項１５記載の半導体装置。
17. 複数の導体を覆う層間絶縁膜を形成する工程と、
    前記層間絶縁膜上にアモルファスカーボン膜を形成する工程と、
    前記導体の上方に位置する前記アモルファスカーボン膜を貫通する第１の開口部を形成する工程と、
    前記第１の開口部を形成後、前記アモルファスカーボン膜をマスクとする異方性エッチングにより、前記層間絶縁膜の一部をエッチングすることで、シリンダ孔の第１の部分を形成する工程と、
    前記第１の開口部に露出された前記アモルファスカーボン膜の面、及び前記第１の部分の側面を覆う下部電極支持部材を形成する工程と、
    前記シリンダ孔の第１の部分の下方に位置する前記層間絶縁膜をエッチングすることで、前記第１の部分と一体とされ、かつ前記導体の上面を露出する前記シリンダ孔の第２の部分を形成する工程と、
    前記シリンダ孔の第２の部分を形成後、前記アモルファスカーボン膜を除去する工程と、
    前記層間絶縁膜から露出された前記下部電極支持部材の表面、及び前記シリンダ孔の第２の部分の内面を覆うように、王冠形状とされ、かつキャパシタとなる下部電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
18. 前記下部電極支持部材を形成する工程は、前記第１の開口部及び前記第１の部分を埋め込まない厚さで、前記アモルファスカーボン膜の上面、前記第１の開口部に露出された前記アモルファスカーボン膜の面、及び前記第１の部分の内面を覆うように、前記下部電極支持部材の母材となる導電膜を成膜する工程と、
    前記導電膜をエッチバックする工程と、
    を有することを特徴とする請求項１７記載の半導体装置の製造方法。
19. 前記シリンダ孔の第２の部分を形成する工程では、前記アモルファスカーボン膜及び前記下部電極支持部材をマスクとする異方性エッチングにより、前記第１の部分の下方に位置する前記層間絶縁膜をエッチングすることで、前記第１の部分と一体とされ、かつ前記導体の上面を露出する孔を形成する異方性エッチング工程と、
    ウエットエッチングにより、前記孔の側壁を構成する前記層間絶縁膜を選択的にエッチングすることで、前記孔よりも開口径の大きい前記シリンダ孔の第２の部分を形成するウエットエッチング工程と、
    を有することを特徴とする請求項１７または１８記載の半導体装置の製造方法。
20. 前記下部電極内を埋め込まない厚さで、前記下部電極の表面を覆うように、前記キャパシタとなる容量絶縁膜を形成する工程と、
    前記容量絶縁膜を介して、前記下部電極内を埋め込み、前記キャパシタとなる上部電極を形成する工程と、
    を有することを特徴とする請求項１７ないし１９のうち、いずれか１項記載の半導体装置の製造方法。
21. 前記上部電極を形成する工程では、前記層間絶縁膜上に突出する前記容量絶縁膜を覆う厚さで、前記上部電極を形成することを特徴とする請求項２０記載の半導体装置の製造方法。
22. 前記層間絶縁膜を形成する工程の前に、複数の前記導体を覆うように、前記層間絶縁膜よりもウエットエッチングレートの遅いエッチングストッパ膜を形成する工程と、
    前記エッチングストッパ膜上に形成された前記層間絶縁膜と前記アモルファスカーボン膜との間に、前記層間絶縁膜よりもウエットエッチングレートの遅いサポート膜形成用絶縁膜を形成する工程と、
    を有し、
    前記シリンダ孔の第１の部分を形成する工程では、前記導体の上方に位置する前記サポート膜形成用絶縁膜を貫通させることで、前記第１の部分を形成することを特徴とする請求項１７ないし２１のうち、いずれか１項記載の半導体装置の製造方法。
23. 前記アモルファスカーボン膜を除去する工程では、前記アモルファス膜を除去することで、複数の前記下部電極支持部材を連結する前記サポート膜形成用絶縁膜の上面を露出させ、
    前記下部電極を形成する工程では、前記サポート膜形成用絶縁膜及び前記層間絶縁膜から露出された前記下部電極支持部材の表面、及び前記第２の部分の内面を覆うように、前記下部電極を形成することを特徴とする請求項２２記載の半導体装置の製造方法。
24. 前記下部電極を形成後、前記サポート膜形成用絶縁膜をパターニングすることで、前記下部電極支持部材間に位置する前記層間絶縁膜の上面を露出する第２の開口部を有したサポート膜を形成する工程と、
    前記第２の開口部を介したウエットエッチングにより、複数の前記下部電極の下部の外面、及び前記サポート膜の下方に位置する前記下部電極支持部材の外面が露出する空間が形成されるように、前記サポート膜と前記エッチングストッパ膜との間に位置する前記層間絶縁膜を選択的に除去する工程と、
    を有し、
    前記容量絶縁膜を形成する工程では、前記下部電極の下部の外面を含む前記下部電極の表面、前記サポート膜の下方に位置する前記下部電極支持部材の外面、前記サポート膜の上下面、及び前記エッチングストッパ膜の上面を覆うように、前記容量絶縁膜を形成し、
    前記上部電極を形成する工程では、前記容量絶縁膜を介して、前記空間を充填するように、前記上部電極を形成することを特徴とする請求項２３記載の半導体装置の製造方法。
25. 前記エッチングストッパ膜を形成する工程では、シリコン窒化膜を成膜することで、前記エッチングストッパ膜を形成し、
    前記層間絶縁膜を形成する工程では、シリコン酸化膜を成膜することで、前記層間絶縁膜を形成し、
    前記サポート膜形成用絶縁膜を形成する工程では、シリコン窒化膜を成膜することで、前記サポート膜形成用絶縁膜を形成することを特徴とする請求項２２ないし２４のうち、いずれか１項記載の半導体装置の製造方法。
26. 前記層間絶縁膜を形成する工程の前に、半導体基板上に、セルトランジスタを形成する工程と、
    前記セルトランジスタを形成後、複数の前記導体として、前記セルトランジスタの第１の不純物拡散領域と電気的に接続される容量コンタクトパッドを形成する工程と、
    を有することを特徴とする請求項１７ないし２５のうち、いずれか１項記載の半導体装置の製造方法。
27. 前記セルトランジスタを形成する工程は、所定の方向に延在するゲート電極を形成する工程を含み、
    前記ゲート電極と交差する方向に延在するビット線を形成する工程をさらに有することを特徴とする請求項２６記載の半導体装置の製造方法。

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