JP2011166071A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】製造コストを増加させることなく、高アスペクト比のキャパシタ下部電極を保持するサポート膜構造を提供する。
【解決手段】サポート膜で保持された下部電極４０を備えるキャパシタを複数含む半導体装置であって、前記サポート膜は、前記下部電極の高さ方向に複数層（例えば、１６及び２０の２層）形成され、各層のサポート膜は、前記下部電極間を接続するライン形状のパターンを有し、該パターンの延在方向が、隣接する二層間でそれぞれ異なることを特徴とする。
【選択図】図１０

Description

本発明は半導体装置及びその製造方法に関し、詳しくは、３次元構造のキャパシタの下部電極の倒壊を抑制するサポート膜の配置及びその製造方法に関する。

半導体装置の微細化の進展に伴い、ＤＲＡＭ（Dynamic Random Access Memory）素子を構成するメモリセルの面積も縮小している。メモリセルを構成するキャパシタにおいて十分な静電容量を確保するために、キャパシタを立体形状に形成することが一般に行われている。具体的にはキャパシタの下部電極をシリンダ型（円筒型）または柱型に形成して、側壁部分をキャパシタの電極として利用することで表面積を拡大することが可能となる。

メモリセルの面積縮小に伴い、キャパシタの下部電極の底部の面積も縮小しており、シリンダ型のキャパシタの外壁を露出させて電極として使用する場合に、製造工程の途中で下部電極が倒れて隣接する下部電極と短絡する現象（倒壊）が起き易くなっている。この電極の倒壊を防止するために、下部電極間に支えとなるサポート膜を配置する技術が提案されている（特許文献１、２）。

また、キャパシタ電極の表面積を増加させるために、複数の電極を積層して１つの下部電極とする手法も提案されている（特許文献３）。

特開２００３−２９７９５２号公報 特開２００８−２８３０２６号公報 特開２００４−３１１９１８号公報

キャパシタの静電容量増加のためには、シリンダ型または柱型に形成した下部電極の外壁面を一方の電極として使用することが有効である。そのようなキャパシタを、設計ルール５０ｎｍ世代以降の微細化されたＤＲＡＭ素子に適用する際には、下部電極のアスペクト比が約２０以上と非常に大きくなることが想定される。

また、キャパシタの下部電極を積層構造とすることで、半導体基板表面からの高さを高くし、さらにアスペクト比の大きな下部電極を形成することも可能である。

このようなアスペクト比を非常に大きくした下部電極を形成するには、特許文献１のようなサポート膜を設けても、微細化によってサポート膜自体の強度が不足し、下部電極の倒壊を防止できないと言う問題があった。

また、特許文献２のような、所定の位置に楕円形等の孔部を設けたサポート膜では、孔部のサイズを小さくすることでサポート膜自体の強度を向上することができるが、下部電極を埋め込んでいる層間絶縁膜除去のためのウェットエッチングに際して、孔部を介して薬液を浸透させる時間が非常に長くなる。このため、薬液によってサポート膜およびサポート膜と電極の接合部分がダメージを受けてしまい、下部電極の保持強度が低下すると言う問題があった。また、ウェットエッチングの長時間化により、作業効率も低下してしまう。さらに、孔部サイズの微小化によって、キャパシタ用の容量絶縁膜および上部電極を均一に形成することが困難になると言う問題もあった。

このため、従来の方法では、高アスペクト比の電極を備えたキャパシタを用いて、高集積度のＤＲＡＭ素子を形成することが困難であった。

本発明の一実施形態に係る半導体装置は、
サポート膜で保持された下部電極を備えるキャパシタを複数含む半導体装置であって、
前記サポート膜は、前記下部電極の高さ方向に複数層形成され、
各層のサポート膜は、前記下部電極間を接続するライン形状のパターンを有し、該パターンの延在方向が、隣接する二層間でそれぞれ異なることを特徴とする。

微細化してアスペクト比の高い下部電極を備えたキャパシタを形成する際に、下部電極を保持するサポート膜の強度を確保することができるため、製造工程中に下部電極が倒壊するのを防止できる。これにより、高集積度のＤＲＡＭ素子を容易に製造することができる。

本発明の一実施形態に係る半導体装置の製造工程を説明する概略断面図である。 本発明の一実施形態に係る半導体装置の製造工程を説明する概略断面図である。 本発明の一実施形態に係る半導体装置の製造工程を説明する概略断面図である。 本発明の一実施形態に係る半導体装置の製造工程を説明する概略断面図である。 本発明の一実施形態に係る半導体装置の製造工程を説明する概略断面図である。 本発明の一実施形態に係る半導体装置の製造工程を説明する概略断面図である。 本発明の一実施形態に係る半導体装置の製造工程を説明する概略断面図である。 本発明の一実施形態に係る半導体装置の製造工程を説明する概略断面図である。 本発明の一実施形態に係る半導体装置の製造工程を説明する概略断面図である。 本発明の一実施形態に係るサポート膜の配置を説明する透過平面図である。 本発明の一実施形態に係る半導体装置の製造工程を説明する概略断面図である。 第１の比較例に係るサポート膜の配置を説明する透過平面図である。 第２の比較例に係るサポート膜の配置を説明する透過平面図である。 第３の比較例に係るサポート膜の配置を説明する透過平面図である。 本発明の一実施形態に係る半導体装置の製造工程を説明する概略断面図である。 本発明の一実施形態に係る半導体装置の製造工程を説明する概略断面図である。 本発明の一実施形態に係る半導体装置を説明する概略断面図である。 本発明の他の実施形態に係る半導体装置の製造工程を説明する概略断面図である。 本発明の他の実施形態に係る半導体装置の製造工程を説明する概略断面図である。 本発明の他の実施形態に係る半導体装置の製造工程を説明する概略断面図である。 本発明の他の実施形態に係る半導体装置の製造工程を説明する概略断面図である。 本発明の他の実施形態に係るサポート膜の配置を説明する透過平面図である。 本発明の他の実施形態に係る半導体装置の製造工程を説明する概略断面図である。 本発明の他の実施形態に係る半導体装置を説明する概略断面図である。 本発明の一実施形態に係る第１サポート膜の配置を説明する平面図である。 本発明の一実施形態に係る第２サポート膜の配置を説明する平面図である。 本発明の変形例に係る第１サポート膜の配置を説明する平面図である。 本発明の変形例に係る第２サポート膜の配置を説明する平面図である。

本発明の半導体装置の製造方法について、図面を参照して説明する。なお各断面図において、右側はメモリセル領域の中央部、左側はメモリセル領域の端部と周辺回路領域を示す。

〔第１の実施例〕
第１の実施例として、ペデスタル型（柱型）キャパシタを形成する場合を例にして説明する。
まず、Ｐ型のシリコンからなる半導体基板１を用意する。
図１に示したように、半導体基板１には、活性領域を区画するためのＳＴＩ［Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ］等の素子分離領域２を形成する。メモリセル領域では活性領域と交差するようにゲート電極埋込用の溝パターンを形成する。

溝パターンの内部を含む半導体基板１の表面にゲート絶縁膜３（周辺回路領域では半導体基板１上にゲート絶縁膜３ａを形成する）を設けた後に、リンを含有した多結晶シリコンおよびタングステン（Ｗ）などの金属膜を積層した導電膜を用いてゲート電極３０（周辺回路領域では３０ａと記載）を形成する。ゲート絶縁膜３（３ａ）には、シリコン酸化膜（ＳｉＯ_２）や、高誘電体膜（Ｈｉｇｈ−Ｋ膜）を用いることができる。

ゲート電極３０（３０ａ）で覆われていない活性領域にＮ型不純物を導入して拡散層４（周辺回路領域では４ａと記載）を形成する。拡散層４（４ａ）はＭＯＳトランジスタのソース・ドレイン電極となる。メモリセル領域では、溝型のゲート電極を備えたＭＯＳトランジスタが形成され、周辺回路領域ではプレーナ型のゲート電極を備えたＭＯＳトランジスタが形成される。メモリセル領域のゲート電極３０は所定の方向に延在して、ワード配線として機能する。ゲート電極の側面にはシリコン窒化膜（Ｓｉ_３Ｎ_４）等を用いてサイドウォール３１（周辺回路領域では３１ａと記載）を形成する。

トランジスタを埋め込むように、塗布絶縁材料：ＳＯＤ［Spin On Dielectrics]やＣＶＤ法で形成したシリコン酸化膜(ＳｉＯ_２）等を用いて第１層間絶縁膜５を形成してから、ＣＭＰ［Chemical Mechanical Polishing］で第１層間絶縁膜５の平坦化を行う。

メモリセル領域の拡散層４上に、第１層間絶縁膜５を貫通する開孔を形成し、導電材料を埋め込んでセルコンタクトプラグ６を形成する。プラグの導電材料には、リンを含有した多結晶シリコン等を用いることができる。セルコンタクトプラグ６は拡散層４と導通する。

第１層間絶縁膜５上に、１００ｎｍ厚程度のＰＥ−ＣＶＤ法［Plasma Enhanced-Chemical Vapor Deposition］によるシリコン酸化膜（Ｐ-ＳｉＯ_２）等で第２層間絶縁膜７を形成する。

メモリセル領域では、所定の位置の（図１の右側図において、中央に位置する）セルコンタクトプラグ上に第２層間絶縁膜７を貫通する開孔を設け、タングステン（Ｗ）等の導電材料を埋め込んでビットコンタクトプラグ９を形成する。ビットコンタクトプラグ９は、セルコンタクトプラグ６を介して拡散層４と導通する。

周辺回路領域では、拡散層４ａ上に第２層間絶縁膜７と第１層間絶縁膜５を貫通する開孔を設け、タングステン（Ｗ）等の導電材料を埋め込んで周辺コンタクトプラグ８を形成する。周辺コンタクトプラグ８は、拡散層４ａと導通する。

第２層間絶縁膜７上に５０ｎｍ厚程度のタングステン等の導体膜と、２５０ｎｍ厚程度のＰＥ−ＣＶＤ法によるシリコン窒化膜（Ｓｉ_３Ｎ_４）を成膜して、フォトリソグラフィとドライエッチングにより分離（パターニング）して第１配線１０を形成し、ビットコンタクトプラグ９と周辺コンタクトプラグ８に接続する。メモリセル領域では、第１配線１０はビット配線として機能する。周辺回路領域では、第１配線１０ａは局所配線（ローカル配線）として機能する。第１配線１０（１０ａ）の側面にはシリコン窒化膜（Ｓｉ_３Ｎ_４）等を用いてサイドウォール３２（周辺回路領域では３２ａと記載）を形成する。

４００ｎｍ厚程度のＳＯＤ膜やＣＶＤ法で形成したシリコン酸化膜（ＳｉＯ_２）等を用いて第３層間絶縁膜１１を形成して第１配線１０（１０ａ）を埋め込み、表面はＣＭＰで平坦化する。

メモリセル領域で、所定の位置の（図１の右側図において左右端に位置する）セルコンタクトプラグ６上に第３層間絶縁膜１１および第２層間絶縁膜７を貫通する開孔を設け、タングステン（Ｗ）等の導電材料を埋め込んで容量コンタクトプラグ１２を形成する。容量コンタクトプラグ１２は、セルコンタクトプラグ６を介して拡散層４と導通する。

第３層間絶縁膜１１上に５０ｎｍ厚程度のタングステン等の導電膜を成膜してから、パターニングを行い、容量コンタクトパッド１３を形成する。容量コンタクトパッド１３を覆うように、第３層間絶縁膜１１上に、ＬＰ−ＣＶＤ［Low Pressure−ＣＶＤ］法を用いて５０ｎｍ程度の膜厚のシリコン窒化膜を堆積し、ストッパー膜１４を形成する。なお、メモリセル領域と周辺回路領域との境界部分には、後工程で形成するリング状のガード部を形成する位置にダミーのパッド１３ａを形成する。

図２に示したように、ストッパー膜１４上には、ＣＶＤ法により７００〜１０００ｎｍ厚程度のシリコン酸化膜を堆積し、第４層間絶縁膜１５を形成する。さらに第４層間絶縁膜１５上に、ＬＰ−ＣＶＤ法またはＡＬＤ［Atomic Layer Deposition］法により１００ｎｍ程度の膜厚のシリコン窒化膜を堆積し、第１サポート膜１６を形成する。

図３に示したように、フォトレジスト膜（図示せず）をマスクとした異方性エッチングを行って、メモリセル領域に第１サポート膜１６、第４層間絶縁膜１５およびストッパー膜１４を貫通する第１シリンダ開孔１７を形成する。第１シリンダ開孔１７は、メモリセルのストレージノード部に接続するキャパシタの下部電極の「型枠」となる。また同時に、メモリセル領域と周辺回路領域の境界部分に、第１ガード溝１７ａを形成する。第１ガード溝１７ａはメモリセル領域を囲むようにリング状に配置する。第１ガード溝１７ａは、ダミーパッド１３ａのパターン上に形成する。

図４に示したように、第１シリンダ開孔１７および第１ガード溝１７ａの内部を充填するように、窒化チタン（ＴｉＮ）等の導電膜１８Ａを堆積する。導電膜１８Ａは、第１シリンダ開孔１７および第１ガード溝１７ａの内側だけでなく、第１サポート膜１６の表面も被覆する。導電膜１８Ａの材料としては他に、ルテニウム（Ｒｕ）や白金（Ｐｔ）等の金属膜も使用可能である。

図５に示したように、第１サポート膜１６の表面の導電膜１８Ａを除去して、第１シリンダ開孔１７の内部に導電膜１８Ａを残存させて、第１下部電極１８を形成する。同時に、第１ガード溝１７ａの内部にも導電膜１８Ａを残存させて、第１ガード部１８ａを形成する。この形成にはエッチバックや、ＣＭＰなどを用いることができる。

次に、後の工程で第４層間絶縁膜１５をウェットエッチングによって除去するため、第１サポート膜１６の一部を除去して、薬液を浸透させるスリット状（帯形状）の第１開口部１６Ａ（図５にはメモリセル領域の開口部は図示せず）を複数形成する。第１開口部１６Ａの配置を示す平面図を図２５に示す。図２５において、第１下部電極１８は、メモリセルアレイを構成する所定の配列（例えば６Ｆ２型セルの配列等）に従ってメモリセル領域内に配置されている。第１ガード部１８ａはメモリセル領域の最外周部に、所定の幅で配置されている。第１開口部１６Ａは、所定の幅で横方向（Ｘ方向）に平行に配列された矩形のパターンとして形成されている。第１サポート膜１６の残存した部分は、Ｘ方向に延在する複数のライン形状（帯形状）のパターンとなっており、第１下部電極１８の側面外周部に接触している。また第１サポート膜は第１ガード部１８ａの側面にも接触している。これにより、第１サポート膜１６は第１下部電極１８を保持する。周辺回路領域においては、第１サポート膜１６を第１ガード部１８ａの外周壁から所定の幅だけ残存させて、それ以外は除去しておく。１６Ｂは周辺回路領域のサポート膜除去部分を示す。

次に図６に示したように、ＣＶＤ法によって７００〜１０００ｎｍ厚程度のシリコン酸化膜を第４層間絶縁膜１５および第１サポート膜１６上に堆積して、第５層間絶縁膜１９を形成する。さらに第５層間絶縁膜１９上に、ＬＰ−ＣＶＤ法またはＡＬＤ法により１００ｎｍ厚程度のシリコン窒化膜を堆積して、第２サポート膜２０を形成する。

図７に示したように、フォトレジスト膜（図示せず）をマスクとした異方性エッチングを行って、メモリセル領域の第１下部電極１８上に、第２サポート膜２０および第５層間絶縁膜１９を貫通する第２シリンダ開孔２１を形成する。第２シリンダ開孔２１は、メモリセルのストレージノード部に接続するキャパシタの下部電極の「型枠」となる。また同時に、メモリセル領域と周辺回路領域の境界部分の第１ガード部１８ａ上に、第２ガード溝２１ａを形成する。第２ガード溝２１ａはメモリセル領域を囲むように配置する。第２シリンダ開孔２１の底部では第１下部電極１８の上面が露出し、第２ガード溝２１ａの底部では第１ガード部１８ａの上面が露出する。

図８に示したように、第２シリンダ開孔２１および第２ガード溝２１ａの内部を充填するように、窒化チタン（ＴｉＮ）等の導電膜２２Ａを堆積する。導電膜２２Ａは、第２シリンダ開孔２１および第２ガード溝２１ａの内側だけでなく、第２サポート膜２０の表面も被覆する。導電膜２２Ａの材料としては他に、ルテニウム（Ｒｕ）や白金（Ｐｔ）等の金属膜も使用可能である。

図９に示したように、第２サポート膜２０の表面の導電膜２２Ａを除去して、第２シリンダ開孔２１の内部に導電膜２２Ａを残存させて、第２下部電極２２を形成する。同時に、第２ガード溝２１ａの内部にも導電膜２２Ａを残存させて、第２ガード部２２ａを形成する。この形成にはエッチバックや、ＣＭＰなどを用いることが出来る。

第２下部電極２２は、第１下部電極１８と接続して一体化し、キャパシタ素子の１つの下部電極４０として機能する。同様に、第２ガード部２２ａは、第１ガード部１８ａと一体化して１つのガード部４０ａとして機能する。

次に、後の工程で第５層間絶縁膜１９および第４層間絶縁膜１５をウェットエッチングによって除去するため、第２サポート膜２０の一部を除去して、薬液を浸透させるためのスリット状（帯形状）の第２開口部２０Ａを形成する。第２開口部２０Ａの配置を示す平面図を図２６に示す。

図２６において、第２下部電極２２は、第１下部電極１８（図示せず）の直上に配置されている。第２ガード部２２ａはメモリセル領域の最外周部の第１ガード部１８ａ（図示せず）の直上に配置されている。第２開口部２０Ａは、所定の幅で縦方向（Ｙ方向）に延在する矩形のパターンとして形成されている。第２サポート膜２０の残存した部分は、Ｙ方向に延在する複数のライン形状（帯形状）のパターンとなっており、第２下部電極２２の外周側面に接触している。また第２サポート膜は第２ガード部２２ａの側面にも接触している。これにより、第２サポート膜２０は第２下部電極２２を保持する。周辺回路領域においては、第２サポート膜２０には開口を設けず、周辺回路領域の第５層間絶縁膜１９の上面を、すべて第２サポート膜２０で覆っている。

本発明では、第１サポート膜１６の第１開口部１６Ａ形成後に残存しているパターンと、第２サポート膜２０の第２開口部２０Ａ形成後に残存しているパターンが、平面視で交差するように形成する。本実施例では、第１サポート膜１６がＸ方向に延在し（図２５）、第２サポート膜２０がＹ方向に延在する（図２６）ように形成した場合を例として示した。第１サポート膜１６と第２サポート膜２０は必ずしも直交する必要はなく、それぞれのパターンの延在する方向が平面視で交差していればよい。これにより、第４層間絶縁膜１５と第５層間絶縁膜１９を除去した際に、第１サポート膜１６と第２サポート膜２０がそれぞれ異なる方向に延在して、接続している下部電極を共に支えるので、一体となった下部電極４０が倒壊するのを防止することが可能となる。

図１０に、本実施例での第１および第２サポート膜の配置を透過的に平面図で示す。Ａ−Ａ’での断面が図９のメモリセル領域端部での断面図に対応する。第１サポート膜１６の幅Ｙ１および間隔Ｙ２と、第２サポート膜２０の幅Ｘ１および間隔Ｘ２は、メモリセルのレイアウトおよび設計ルールに合わせて、それぞれ独立して寸法設定することが可能である。具体例としては、設計ルールＦ＝５０ｎｍ世代での６Ｆ２型レイアウトのメモリセルを備えたＤＲＡＭ素子においては、Ｘ１＝５０ｎｍ（１Ｆ）、Ｘ２＝１００ｎｍ（２Ｆ）、Ｙ１＝５０ｎｍ（１Ｆ）、Ｙ２＝５０ｎｍ（１Ｆ）程度に設定することができる。

次に、図１１に示したように、メモリセル領域の第４層間絶縁膜１５と第５層間絶縁膜１９をフッ酸（ＨＦ）を含有した薬液を用いたウェットエッチングによって除去する。ウェットエッチング処理後の第１下部電極１８と第２下部電極２２は、その外側壁が露出される。この処理によって、外壁が露出した構造のストレージノード用の一体となった下部電極４０を得ることが出来る。下部電極４０は、第１下部電極１８の上端部分と第２下部電極２２の上端部分がそれぞれ別々の方向に延在する第１サポート膜１６と第２サポート膜２０で支えられているので、倒壊を防止することができる。周辺回路領域へは、ガード部４０ａおよび周辺回路領域の表面を覆う第２サポート膜２０によって、薬液の浸透を防止できる。また、ストッパー膜１４によって、ストッパー膜よりも下層への薬液の浸透を防止できる。

本発明者は、第１サポート膜１６と第２サポート膜２０のレイアウトを種々変更して、比較検討した結果、アスペクト比の大きい下部電極を形成する場合には、本発明のレイアウトが最適であることを見出した。

まず、第１サポート膜１６または第２サポート膜２０のいずれか一方のみを配置して、それ以外は本実施例と同様に形成した下部電極の保持を試みた。

比較例１として、図１２に第２サポート膜２０のみを配置した場合の透過平面図を示す（第１サポート膜は配置されていない）。この構造では、第１下部電極１８の底面と第２下部電極２２の上面の接合部で電極間の剥離が発生し、下部電極の倒壊が発生した。同様に、第１サポート膜１６のみを配置した構造でも、第１下部電極１８と第２下部電極２２の接合部で電極間の剥離が発生し、下部電極の倒壊が発生した。このように、積層した下部電極を上下いずれか１つのサポート膜のみで保持するのは困難であった。

次に、比較例２として、第１サポート膜１６と第２サポート膜２０を同一の方向に延在するパターンで形成した場合の透過平面図を図１３に示す。図１３では、第１サポート膜１６および第２サポート膜２０が共にＹ方向に延在しており、第１サポート膜１６の幅が若干太く形成してある。この構造では、５０ｎｍ世代の設計ルールを適用した場合には、図１３上でＸ方向への電極の倒壊が発生した。これは、第１および第２サポート膜の幅が微細化したことによる、サポート膜自体の保持強度の低下に起因すると推測される。

次に、比較例３として、全ての電極間を接続する格子型の第１サポート膜１６および、同一パターンの第２サポート膜２０の配置を検討した。図１４に透過平面図を示す。この場合、５０ｎｍ世代の設計ルールを適用すると、開口（２０Ａ、１６Ａ）のサイズが小さくなりすぎて、特別な手段（超高解像度の露光機または、フォトレジスト膜パターンのシュリンク法等）を使用しないと、開口部の形成が困難であった。このため、製造コストが増加してしまうと言う別の問題が発生した。

比較例１〜３に対して、本発明では、製造コストの増加を抑制した上で、下部電極の倒壊を防止可能なサポート膜を容易に形成することができた。

次に、図１５に示したように、一体となった下部電極４０の露出している表面を覆うように、容量絶縁膜２３をＣＶＤ法またはＡＬＤ法で形成した後に、容量絶縁膜２３の表面を覆うように窒化チタン膜を堆積して上部電極２４を形成する。下部電極４０と上部電極２４が容量絶縁膜２３を介して対向することにより、キャパシタとして機能する。容量絶縁膜としては、酸化ジルコニウム（ＺｒＯ_２）、酸化アルミニウム（Ａｌ_２Ｏ_３）、酸化ハフニウム（ＨｆＯ_２）等の高誘電体膜や、それらの積層膜が使用できる。また、上部電極２４は、窒化チタン膜を１０ｎｍ程度の膜厚で形成した後に、不純物をドープしたポリシリコン膜を積層して、隣接する下部電極間の空洞部を充填し、さらにその上にタングステン（Ｗ）を１００ｎｍ程度成膜した積層構造としてもよい。また、窒化チタンの代わりに、ルテニウム（Ｒｕ）や白金（Ｐｔ）等の金属膜も使用可能である。

次に、図１６に示したように、フォトレジスト膜（図示せず）をマスクとしたドライエッチングによって、周辺回路領域上の不要な膜（上部電極２４、容量絶縁膜２３、第２サポート膜２０）を除去する。周辺回路領域上の第２サポート膜を除去しておくことにより、周辺回路領域の層間絶縁膜を貫通する深いコンタクトホールを形成する事が容易となる。先に周辺回路領域上の第１サポート膜１６を除去しておいたのも同じ理由による。さらに、図１７に示すように、シリコン酸化膜等を用いた第６層間絶縁膜２５で上部電極２４上を覆い、ＣＭＰによって第６層間絶縁膜２５上を平坦化する。上部電極２４に所定の電位を与えるための、コンタクトプラグ２６と金属配線２７を形成する。また周辺回路領域に設けたトランジスタ素子に接続するコンタクトプラグ２６ａと金属配線２７ａを形成する。この後に表面保護膜等を形成すれば、ＤＲＡＭ素子が完成する。

なお、サポート膜の配置は、下部電極の高さに応じて３層以上としてもよい。３層以上にサポート膜を配置する際は、サポート膜の延在する方向が、交互に平面視で交差するように配置することが好ましい。例えば、３層にサポート膜を配置する場合、１層目と３層目のサポート膜は同方向に延在していても良く、あるいは、３層全てのサポート膜の延在方向が異なっていてもよい。つまり、隣接する２層のサポート膜同士が平面視で交差していればよい。また、本実施例のように下部電極を積層構造とする場合、下部電極の各層毎に少なくとも１層のサポート膜で保持されていることが好ましい。

〔第２の実施例〕
本発明の半導体装置の他の製造方法について、積層構造を用いずにシリンダ型キャパシタの下部電極を形成する場合を例にして、図面を参照して説明する。なお各図において、右側はメモリセル領域中央部、左側はメモリセル領域端部と周辺回路領域を示す。

第１の実施例と、図２まで（第１サポート膜１６の形成まで）は同様に形成する。

次に図１８に示したように、第４層間絶縁膜１５を後の工程でウェットエッチングによって除去するため、第１サポート膜１６の一部を除去して、薬液を浸透させるライン形状の開口部１６Ａ（図１８にはメモリセル領域の開口部は図示せず）を形成する。第１開口部１６Ａは、第１の実施例と同様にＸ方向に延在するライン形状のパターンに形成する（図２５）。本実施例では、この時点では下部電極は形成されていない。周辺回路領域においては、後の工程でメモリセル領域を囲むガード部が形成される領域から所定の幅だけ第１サポート膜１６を残存させて、それ以外は除去しておく。

図１９に示したように、ＣＶＤ法によって７００〜１０００ｎｍ厚程度のシリコン酸化膜を第４層間絶縁膜１５および第１サポート膜１６上に堆積して、第５層間絶縁膜１９を形成する。さらに第５層間絶縁膜１９上に、ＬＰ−ＣＶＤ法またはＡＬＤ法により１００ｎｍ厚程度のシリコン窒化膜を堆積して、第２サポート膜２０を形成する。フォトレジスト膜（図示せず）をマスクとした異方性エッチングを行って、メモリセル領域に、第２サポート膜２０、第５層間絶縁膜１９、第１サポート膜１６、第４層間絶縁膜１５およびストッパー膜１４を貫通するシリンダ開孔４１を形成する。シリンダ開孔４１は、メモリセルのストレージノード部に接続するキャパシタの下部電極の「型枠」となる。また同時に、メモリセル領域と周辺回路領域の境界部分にガード溝４１ａを形成する。ガード溝４１ａはメモリセル領域を囲むように配置する。シリンダ開孔４１およびガード溝４１ａの底部では容量コンタクトパッド１３及びダミーパッド１３ａの上面が露出する。

図２０に示したように、シリンダ開孔４１およびガード溝４１ａの開口部を閉塞しないような膜厚で、窒化チタン（ＴｉＮ）等の導電膜４２Ａを堆積する。導電膜４２Ａは、シリンダ開孔４１およびガード溝４１ａの内側だけでなく、第２サポート膜２０の表面も被覆する。

図２１に示したように、第２サポート膜２０の表面の導電膜４２Ａを除去して、シリンダ開孔４１の内部に導電膜４２Ａを残存させて、下部電極４２を形成する。同時に、ガード溝４１ａの内部に導電膜４２Ａを残存させて、ガード部４２ａを形成する。この形成にはエッチバックや、ＣＭＰなどを用いることが出来る。シリンダ開孔４１およびガード溝４１ａの底部に残す導電膜４２Ａを保護するため、あらかじめフォトレジスト膜等で開孔内を充填してからエッチバックを行ってもよい。

引き続き、第２サポート膜２０の一部を除去して、後の工程で行うウェットエッチングの際に薬液を浸透させるライン形状の第２開口部２０Ａを形成する。第２開口部２０Ａの配置は、第１の実施例と同様にＹ方向に延在するライン形状のパターンに形成する（図２６）。なお、本実施例では図２６の第２下部電極２２の代わりに、下部電極４２が形成され、第２ガード部２２ａの代わりにガード部４２ａが形成されている。周辺回路領域上には開口部を形成せず、すべて第２サポート膜２０で覆ったままの状態とする。

図２２に、本実施例での第１および第２サポート膜の配置を透過的に平面図で示す。Ｂ−Ｂ’での断面が図２１のメモリセル領域端部に対応する。本実施例でも第１サポート膜１６と第２サポート膜２０のパターンが平面視で交差するように配置される。

第１サポート膜１６および第２サポート膜２０は下部電極４２の外周側壁に接触することで、共に下部電極４２を保持する。

第１サポート膜１６の幅Ｙ１および間隔Ｙ２と、第２サポート膜２０の幅Ｘ１および間隔Ｘ２は、メモリセルのレイアウトおよび設計ルールに合わせて、それぞれ独立して寸法設定することが可能である。図２２に示す例では、設計ルールＦ値に対して、Ｙ１＝１．５Ｆ、Ｙ２＝１Ｆ、Ｘ１＝１．５Ｆ、Ｘ２＝３Ｆとしている。

次に図２３に示したように、第４層間絶縁膜１５と第５層間絶縁膜１９をウェットエッチングによって除去する。ウェットエッチング処理後の下部電極４２は、その側壁が露出される。この処理によって、内壁および外壁が共に露出したストレージノード用の下部電極４２を得ることが出来る。下部電極４２は、中央部分と上端部分において、それぞれ別の方向に延在するパターンの第１サポート膜１６と第２サポート膜２０で支えられているので、倒壊を防止することができる。周辺回路領域へは、ガード部４２ａおよび周辺回路領域の表面を覆う第２サポート膜２０によって、薬液の浸透を防止できる。また、ストッパー膜１４によって、ストッパー膜１４よりも下層への薬液の浸透を防止できる。

設計ルール５０ｎｍ世代以降の微細化されたメモリセルにおいて、アスペクト比の高い（例えば２０以上）下部電極を形成する際には、先に説明した比較例１（図１２）のように下部電極の１箇所のみにライン形状のサポート膜を設ける方法では、下部電極の倒壊を防止することができない。

また、比較例３（図１４）のように格子形状のサポート膜を配置する方法では、先に示したような別の問題が発生する。

これに対して、本発明のように、平面視で交差するようにパターニングした２つのサポート膜を下部電極の中央部と上端部にそれぞれ接触するように配置することで、電極の倒壊を防止することが容易に可能となる。

次に、図２４に示したように、第１の実施例と同様にして、容量絶縁膜４３、上部電極４４、第６層間絶縁膜２５、コンタクトプラグ（２６、２６ａ）と金属配線（２７、２７ａ）を形成する。この後に表面保護膜等を形成すればＤＲＡＭ素子が完成する。

本実施例のように、下部電極を積層せずに形成する場合には、特許文献２に示されている所定の位置に楕円形等の孔部を設けたサポート膜を用いて、孔部のサイズを小さくすれば、１箇所に設けたサポート膜のみでも下部電極を保持することが可能である。しかしながら、１箇所で保持するのに十分なサポート膜自体の強度を得るために孔部のサイズを小さくすると、下部電極を埋め込んでいる層間絶縁膜除去のためのウェットエッチングに際して、孔部を介して薬液を浸透させる時間が非常に長くなった。このため、ウェットエッチングの薬液によってサポート膜およびサポート膜と電極の接合部分がダメージを受けてしまい、下部電極の保持強度が低下すると言う問題が発生した。これは、サポート膜に使用したシリコン窒化膜がフッ酸によって徐々にエッチングされるためである。また、ウェットエッチングの長時間化により、作業効率も低下した。さらに、孔部サイズを微小化することによって、キャパシタ用の容量絶縁膜および上部電極を均一に形成することが困難になった。

従って、特許文献２に示されている所定の位置に楕円形等の孔部を設けたサポート膜を１箇所に設けるだけでは、アスペクト比の大きい下部電極を備えたキャパシタを形成することは困難であった。

これに対して、本発明では、第１および第２のサポート膜が共にライン形状のパターンであり、開口部の面積が十分に大きいので、上記のような問題は発生しない。また、下部電極の高さ方向の２箇所で電極を保持することによって、下部電極の倒壊も防止できる。また、開口部を設計ルールＦ値以上の幅で形成することができるため、比較例３で必要となる特殊な手段を講じて開口部を形成する必要がなく、製造コストの増加を抑制することができる。

なお、サポート膜の配置は、下部電極の高さに応じて３層以上としてもよい。３層以上にサポート膜を配置する際は、サポート膜の延在する方向が、交互に平面視で交差するように配置することが好ましい。

〔変形例の説明〕
第１および第２サポート膜のパターンは、それぞれライン形状のパターンであればよく、個々の下部電極に接触している部分の長さ（外周に沿った長さ）がすべて同じでなくてもよい。

図２７に、Ｘ方向に延在する第１サポート膜１６の幅Ｙ２を太くした場合の例（平面図）を示す。第１下部電極１８ｂは外周側面の一部が第１サポート膜１６に接触して保持されている。第１下部電極１８ｃは外周側面の全周が第１サポート膜１６に接触して保持されている。サポート膜のパターン幅（Ｙ２）を太くすることにより、電極の保持強度を上げることができる。また、開口部１６Ａの面積が十分に大きいので、第１下部電極１８ｃに対しても均一に、容量絶縁膜および上部電極を形成することができる。

別の例として、図２８に斜め方向に延在する第２サポート膜２０の例を示す。サポート膜の延在する方向は、Ｘ方向と所定の角度を有する斜め方向でもよい。この場合にも、サポート膜のパターン幅（Ｃ２）を太くすることにより、電極の保持強度を上げることができる。メモリセル領域端部近傍において、開口部２０Ａの形状が変形されていてもよい。

なお、サポート膜のパターン幅を太くしすぎると、先に説明したのと同様の悪影響が発生するので、メモリセルのレイアウトおよび設計ルールに応じて、最適な幅となるように設定を行う。

また、下部電極を積層構造とする場合、第１下部電極をペデスタル型（柱型）とし、第２下部電極をシリンダ型としてもよく、シリンダ型を２層に積層したものでも良い。シリンダ型電極を積層する際には、内部を絶縁膜で充填した構造として積層を行ってもよい。その場合には、外壁面のみがキャパシタ電極として機能する。

さらに、上記の例では、第１サポート膜１６は周辺回路領域を開口するように開口部１６Ｂを形成していたが、周辺回路領域に形成するコンタクトホールの加工に影響が無い場合には、第１サポート膜１６には開口部１６Ａのみ形成し、周辺回路領域上を第１サポート膜１６が覆う状態としておいてもよい。

１ 半導体基板
２ 素子分離領域
３ ゲート絶縁膜
３０ ゲート電極
４ 拡散層
５ 第１層間絶縁膜
６ セルコンタクトプラグ
７ 第２層間絶縁膜
８ 周辺コンタクトプラグ
９ ビットコンタクトプラグ
１０ 第１配線
３２ サイドウォール
１１ 第３層間絶縁膜
１２ 容量コンタクトプラグ
１３ 容量コンタクトパッド
１４ ストッパー膜
１５ 第４層間絶縁膜
１６ 第１サポート膜
１６Ａ 第１開口部
１６Ｂ 周辺回路領域開口部
１７ 第１シリンダ開孔
１７ａ 第１ガード溝
１８ 第１下部電極
１８ａ 第１ガード部
１８Ａ 導電膜
１９ 第５層間絶縁膜
２０ 第２サポート膜
２０Ａ 第２開口部
２１ 第２シリンダ開孔
２１ａ 第２ガード溝
２２ 第２下部電極
２２ａ 第２ガード部
２２Ａ 導電膜
４０ 下部電極
４０ａ ガード部
２３ 容量絶縁膜
２４ 上部電極
２５ 第６層間絶縁膜
２６、２６ａ コンタクトプラグ
２７、２７ａ 金属配線
４１ シリンダ開孔
４１ａ ガード溝
４２ 下部電極
４２ａ ガード部

Claims (17)

1. サポート膜で保持された下部電極を備えるキャパシタを複数含む半導体装置であって、
   前記サポート膜は、前記下部電極の高さ方向に少なくとも二層形成され、
   各層のサポート膜は、前記下部電極間を接続するライン形状のパターンを有し、該パターンの延在方向が、隣接する二層間でそれぞれ異なることを特徴とする半導体装置。
2. 前記サポート膜のライン形状のパターン幅が、隣接する二層間でそれぞれ異なることを特徴とする請求項１に記載の半導体装置。
3. 前記サポート膜のライン形状のパターン間に設けられる開口部の幅が、設計ルールＦ値以上の幅である請求項１又は２に記載の半導体装置。
4. サポート膜で保持された下部電極を備えるキャパシタを複数含む半導体装置であって、
   前記サポート膜は、前記下部電極の高さ方向に少なくとも二層形成され、
   各層のサポート膜は、平行に配列された複数のスリット状の開口部をそれぞれ有し、各層の開口部の配列方向が、隣接する二層間でそれぞれ異なることを特徴とする半導体装置。
5. 各層のサポート膜の開口部の幅が、設計ルールＦ値以上の幅である請求項４に記載の半導体装置。
6. 前記下部電極が少なくとも二層の積層構造を有し、該下部電極の各層毎に前記サポート膜の少なくとも一層で保持されてなる請求項１乃至５のいずれかに記載の半導体装置。
7. 前記下部電極は、外壁面を電極として用いる柱状構造を有する請求項１乃至６のいずれかに記載の半導体装置。
8. 前記下部電極は、内壁面と外壁面を共に電極として用いるシリンダ構造を有する請求項１乃至６のいずれかに記載の半導体装置。
9. 前記半導体装置は、前記キャパシタを複数備えるメモリセル領域と、該メモリセル領域の周囲に配置される周辺回路領域とを有し、
   前記メモリセル領域と周辺回路領域との境界に導電体を含むガード部を備え、
   前記各層のサポート膜は、前記メモリセル領域内において前記ガード部の導電体まで延在している請求項１乃至８のいずれかに記載の半導体装置。
10. 前記ガード部の導電体は、前記キャパシタの下部電極と同層に形成される請求項９に記載の半導体装置。
11. サポート膜で保持された下部電極を備えるキャパシタを複数含む半導体装置の製造方法であって、
    第一の層間絶縁膜上に第一のサポート膜を形成する工程、
    前記第一のサポート膜に、平行に配列されるスリット状の開口部を複数形成し、第１の方向に延在するライン形状の第一のパターンを設ける工程、
    前記第一のサポート膜上に、第二の層間絶縁膜を形成し、該第二の層間絶縁膜上に第二のサポート膜を形成する工程、
    前記第二のサポート膜に、平行に配列されるスリット状の開口部を複数を形成し、前記第１の方向とは異なる第２の方向に延在するライン形状の第二のパターンを設ける工程
    を有し、
    前記第一及び第二のパターンで保持される下部電極を形成した後、前記第一及び第二のサポート膜の開口部を介して、ウェットエッチングにより前記第一及び第二の層間絶縁膜を除去して前記下部電極の側壁を露出させ、
    露出した下部電極上に容量絶縁膜及び上部電極を形成することを特徴とする半導体装置の製造方法。
12. 前記第一のパターン幅が、前記第二のパターン幅と異なることを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記第一及び第二のサポート膜の開口部の幅が、設計ルールＦ値以上の幅である請求項１１又は１２に記載の半導体装置の製造方法。
14. 前記下部電極の形成は、
    前記第一のサポート膜を形成した後、該第一のサポート膜及び前記第一の層間絶縁膜を貫通する第一の開孔を形成し、該第一の開孔内に第一の下部電極を形成さする工程と、
    前記第二のサポート膜を形成した後、該第二のサポート膜及び前記第二の層間絶縁膜を貫通し、前記第一の下部電極を露出する第二の開孔を形成し、該第二の開孔内に第二の下部電極を形成する工程と
    を有する請求項１１乃至１３のいずれかに記載の半導体装置の製造方法。
15. 前記下部電極は、
    前記第二のサポート膜を形成した後、第二のサポート膜、第二の層間絶縁膜、第一のサポート膜、第一の層間絶縁膜を貫通する開孔を形成し、該開孔内に形成される請求項１１乃至１３のいずれかに記載の半導体装置の製造方法。
16. 前記半導体装置は、前記キャパシタを複数備えるメモリセル領域と、該メモリセル領域の周囲に配置される周辺回路領域とを有し、
    前記メモリセル領域と周辺回路領域との境界に導電体を含むガード部を備え、
    前記各層のサポート膜は、前記メモリセル領域内において前記ガード部の導電体まで延在するようにパターン化されている請求項１１乃至１５のいずれかに記載の半導体装置の製造方法。
17. 前記ガード部の導電体は、前記キャパシタの下部電極と同層に形成される請求項１６に記載の半導体装置の製造方法。