KR20180129213A - 위상 반전 마스크 및 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명의 기술적 사상에 의한 반도체 소자 제조 방법은, 반도체 기판 상에 제1 방향 및 제1 방향과 수직인 제2 방향을 따라 배치된 복수의 하부 전극들을 형성하는 단계, 및 복수의 하부 전극들을 서로 연결하여 지지하고, 복수의 하부 전극들 각각의 일부를 오픈하는 복수의 오픈 영역들을 가지고, 4개의 가장자리를 가지는 평판 형태의 지지대를 형성하되, 4개의 가장자리 중, 제1 방향으로 마주보는 2개의 가장자리는 직선이고, 제2 방향으로 마주보는 2개의 가장자리는 파형이 되도록 형성하는 단계를 포함한다.

Description

위상 반전 마스크 및 반도체 소자의 제조 방법{METHOD FOR FABRICATING PHASE SHIFT MASK AND SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 위상 반전 마스크 및 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 오픈 영역의 산포를 개선할 수 있는 위상 반전 마스크의 제조 방법 및 상기 제조 방법으로 제조된 위상 반전 마스크를 이용하여 오픈 영역의 산포가 개선된 지지대를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
최근 미세화된 반도체 공정 기술의 급속한 발전으로 반도체 소자의 고집적화가 가속화됨에 따라 단위 셀 면적이 감소하고 있으며, 단위 셀 내에서 커패시터가 차지할 수 있는 면적도 줄어들고 있다. 예를 들어, 디램(DRAM)과 같은 반도체 소자는 집적도가 높아지면서 단위 셀이 차지하는 면적은 줄어드는 반면, 필요한 정전 용량은 유지되거나 증가되는 것이 요구되고 있다. 이러한 요구에 따라 하부 전극들의 종횡비가 매우 커지고 있다. 그 결과, 하부 전극들이 유전막 형성 전에 쓰러지거나 부러지는 문제가 발생하고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 복수의 오픈 영역들의 산포를 개선할 수 있는 위상 반전 마스크의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 하부 전극들의 쓰러짐을 방지하면서도 후속 공정의 원활한 진행을 위해 모든 하부 전극들이 오픈되는 지지대를 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 의한 위상 반전 마스크 제조 방법은, 제1 마스크 영역 및 상기 제1 마스크 영역을 둘러싸는 제2 마스크 영역이 정의된 투광성 기판을 준비하는 단계; 및 상기 제1 마스크 영역에 제1 방향 및 상기 제1 방향과 수직인 제2 방향을 따라 제1 피치(pitch)로 각각 제1 면적으로 배치된 복수의 메인 패턴들; 상기 복수의 메인 패턴들을 둘러싸는 적어도 1열로, 상기 제1 피치로 각각 상기 제1 면적보다 작은 제2 면적으로 배치된 복수의 어시스트 패턴들; 및 상기 제2 마스크 영역에 상기 복수의 어시스트 패턴들을 둘러싸는 복수의 열로, 상기 제1 피치로 각각 상기 제1 면적보다 큰 제3 면적으로 배치된 복수의 더미 패턴들을 형성하는 단계;를 포함한다.
본 발명의 기술적 사상에 의한 반도체 소자 제조 방법은, 셀 영역 및 상기 셀 영역을 둘러싸는 외곽 영역이 정의된 반도체 기판 상에 물질층을 형성하는 단계; 상기 물질층 상에 몰드층 및 지지대 형성층을 순차적으로 형성하는 단계; 상기 몰드층 및 상기 지지대 형성층을 식각하여, 상기 물질층을 노출시키는 복수의 홀들을 형성하는 단계; 상기 복수의 홀들의 내벽에 도전성 물질을 도포하여 복수의 하부 전극들을 형성하는 단계; 및 투광성 기판에 제1 피치로 각각 제1 면적으로 배치된 복수의 메인 패턴들; 상기 복수의 메인 패턴들을 둘러싸고, 상기 제1 피치로 각각 상기 제1 면적보다 작은 제2 면적으로 배치된 복수의 어시스트 패턴들; 및 상기 복수의 어시스트 패턴들을 둘러싸고, 상기 제1 피치로 각각 상기 제1 면적보다 큰 제3 면적으로 배치된 복수의 더미 패턴들;을 포함하는 위상 반전 마스크를 이용한 포토리소그래피 공정을 통해, 복수의 오픈 영역들이 형성되도록 상기 지지대 형성층을 식각하여, 상기 복수의 하부 전극들 사이를 연결하는 지지대를 형성하는 단계;를 포함한다.
본 발명의 기술적 사상에 의한 반도체 소자 제조 방법은, 반도체 기판 상에 제1 방향 및 상기 제1 방향과 수직인 제2 방향을 따라 배치된 복수의 하부 전극들을 형성하는 단계; 및 상기 복수의 하부 전극들을 서로 연결하여 지지하고, 상기 복수의 하부 전극들 각각의 일부를 오픈하는 복수의 오픈 영역들을 가지고, 4개의 가장자리를 가지는 평판 형태의 지지대를 형성하되, 상기 4개의 가장자리 중, 상기 제1 방향으로 마주보는 2개의 가장자리는 직선이고, 상기 제2 방향으로 마주보는 2개의 가장자리는 파형이 되도록 형성하는 단계;를 포함한다.
본 발명의 기술적 사상에 의한 반도체 소자 제조 방법은, 오픈 영역의 산포를 개선할 수 있는 위상 반전 마스크를 이용하여, 후속 공정의 원활한 진행을 위해 모든 하부 전극들이 오픈되는 지지대를 포함하므로, 반도체 소자의 신뢰성 및 생산성을 확보할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 위상 반전 마스크의 예시적인 평면 레이아웃이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 위상 반전 마스크에서, 메인 패턴, 어시스트 패턴, 및 더미 패턴의 형상 및 배치를 나타내기 위한 도 1의 Ⅱ 부분 확대도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 위상 반전 마스크의 메인 패턴의 벌집 구조 배치를 설명하기 위한 도면이다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 위상 반전 마스크의 어시스트 패턴과 이웃하는 더미 패턴의 중심을 가상의 선으로 연결한 경계선들을 나타내는 도면이다.
도 5a 및 도 5b는 본 발명의 기술적 사상의 일 실시예에 의한 위상 반전 마스크의 패턴 형상에 따라 투과되는 조사 광의 세기를 나타내는 프로파일이다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 하부 전극, 지지대, 및 기판에 대한 평면도이다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 하부 전극, 오픈 영역, 및 지지대를 나타내기 위한 도 6의 A 부분 확대도이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 하부 전극, 오픈 영역, 및 지지대를 나타내기 위한 도 6의 B 부분 확대도이다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 하부 전극, 오픈 영역, 및 지지대를 나타내기 위한 도 6의 C 부분 확대 사시도이다.
도 10은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 제조 방법을 설명하기 위한 순서도이다.
도 11a 내지 도 11i는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 위상 반전 마스크(Phase Shift Mask)의 예시적인 평면 레이아웃이다.
도 1을 참조하면, 본 발명의 기술적 사상에 의한 위상 반전 마스크(100)는 투광성 기판(110)을 포함할 수 있고, 상기 투광성 기판(110)은 중심 부분에 위치하는 제1 마스크 영역(120), 상기 제1 마스크 영역(120)을 둘러싸며 외곽 부분에 위치하는 제2 마스크 영역(140), 및 상기 제1 마스크 영역(120)과 상기 제2 마스크 영역(140)의 경계 영역(160)으로 정의될 수 있다.
투광성 기판(110)은 예를 들어, 용융 가능한 실리카(Silica) 또는 이산화규소(SiO2)를 포함하는 석영 기판일 수 있다. 상기 투광성 기판(110) 상에는 서로 다른 형상 및 배치를 가지는 마스크 패턴(미도시)이 형성될 수 있다.
상기 마스크 패턴은 반도체 기판 상에 형성될 미세 패턴, 예를 들어, 게이트, 소자 분리막, 비아, 또는 하부 전극의 쓰러짐을 방지하는 지지대의 오픈 영역 등을 구현할 수 있다. 상기 마스크 패턴은 하나의 층(layer) 또는 하나의 막(film)으로 형성될 수 있다. 상기 마스크 패턴은 조사 광의 위상을 반전시킬 수 있다. 즉, 상기 마스크 패턴은 위상 반전 물질(Phase Shift Material)을 포함하여 형성될 수 있다. 예를 들어, 상기 위상 반전 물질은, 몰리브덴(Mo), 실리콘(Si), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
또한, 상기 마스크 패턴은 특정 파장 대역의 광을 투과시키고 나머지 파장 대역의 광을 차단할 수 있다. 예를 들어, 상기 마스크 패턴은 i-라인 광을 투과시키고 나머지 파장 대역의 광을 차단할 수 있다. 그러므로 상기 마스크 패턴은 특정 대역의 광만을 통과시키는 대역 통과 필터(Band Pass Filter)의 특성을 나타낼 수 있다.
반도체 기판 상에 미세 패턴을 형성하는 공정에 대한 요구는 꾸준히 증가하고 있으며, 이러한 요구에 따라 위상 반전 마스크(100)를 이용하는 NTD(Negative Tone Development) 공정의 연구 개발 및 이용이 지속적으로 이루어지고 있다.
위상 반전 마스크(100)에 마스크 패턴을 형성하는 기술은 반도체 기판에 형성되는 미세 패턴의 정확도에 밀접한 영향을 준다. 특히, 상기 마스크 패턴을 형성함에 있어, 광 근접 효과를 제대로 고려하지 못하면 미세 패턴의 선폭에 왜곡이 발생하여 선폭 선형성(Linearity)이 짧아지는 현상이 발생할 수 있다. 이러한 선폭 선형성이 짧아짐은 결국 반도체 소자의 특성에 악영향을 가져오게 될 수 있다. 이러한 문제점을 개선하기 위하여 광학 근접 보정(Optical Proximity Correction, OPC)을 적용한 위상 반전 마스크(100)를 이용한다. 특히, 최근에는 광 근접 효과를 제어하는 더미 패턴(Dummy Pattern)을 포함하는 기술이 이용되고 있다.
구체적으로, 본 발명의 기술적 사상은 노광 및 현상 공정을 포함하는 포토리소그래피 공정에 의하여 한계 해상력 이하의 선폭을 구현할 수 있는 마스크 패턴이 형성된 위상 반전 마스크(100)에 있어서, 사이드 로브(Side Lobe) 현상을 억제할 수 있도록 복수의 더미 패턴들(104, 도 2 참조)이 형성된 위상 반전 마스크(100)를 제공하고, 상기 위상 반전 마스크(100)를 이용하는 반도체 소자 제조 방법(S200, 도 10 참조)을 제공함에 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 위상 반전 마스크에서, 메인 패턴, 어시스트 패턴, 및 더미 패턴 각각의 형상 및 배치를 나타내기 위한 도 1의 Ⅱ 부분 확대도이다.
도 2 및 도 6을 함께 참조하면, 제1 마스크 영역(120)에 제1 방향(X 방향) 및 상기 제1 방향(X 방향)과 수직인 제2 방향(Y 방향)을 따라 제1 피치(pitch)로 각각 제1 면적으로 배치된 복수의 메인 패턴들(102), 경계 영역(160)에 상기 복수의 메인 패턴들(102)을 둘러싸고 상기 제1 피치와 동일한 피치로 각각 상기 제1 면적보다 작은 제2 면적으로 배치된 복수의 어시스트 패턴들(106), 및 제2 마스크 영역(140)에 상기 복수의 어시스트 패턴들(106)을 둘러싸고 상기 제1 피치와 동일한 피치로 각각 상기 제1 면적보다 큰 제3 면적으로 배치된 복수의 더미 패턴들(104)을 형성할 수 있다.
상기 복수의 메인 패턴들(102) 및 상기 복수의 더미 패턴들(104)은 벌집(honeycomb) 구조로 배치될 수 있다. 이에 대한 자세한 내용은 후술하는 도 3에서 설명하도록 한다. 상기 복수의 어시스트 패턴들(106)은 경계 영역(160)에 1열로 배치될 수 있지만, 이에 한정되는 것은 아니고 복수의 열로 배치될 수도 있다.
이웃하는 메인 패턴들(102) 사이의 제1 간격(102S)은 이웃하는 어시스트 패턴들(106) 사이의 제2 간격(106S)보다 좁고, 이웃하는 더미 패턴들(104) 사이의 제3 간격(104S)보다는 넓게 형성될 수 있다. 왜냐하면, 이웃하는 메인 패턴들(102) 사이의 중심 거리(102P), 이웃하는 더미 패턴들(104) 사이의 중심 거리(104P), 및 이웃하는 어시스트 패턴들(106) 사이의 중심 거리(106P)는 상기 제1 피치로 동일하게 형성될 수 있기 때문이다.
또한, 상기 복수의 메인 패턴들(102), 상기 복수의 더미 패턴들(104), 및 상기 복수의 어시스트 패턴들(106)의 형상은 사각형일 수 있으며, 각각의 투과율은 서로 실질적으로 동일할 수 있다.
디램(DRAM)과 같이 종횡비가 큰 커패시터를 포함하는 반도체 소자(200)의 경우, 상기 커패시터를 구성하는 하부 전극(220)의 쓰러짐을 방지하기 위하여 지지대(230)가 필요하다. 그리고 상기 지지대(230)는 후속 공정의 원활한 수행을 위하여 복수의 오픈 영역들(OP)을 포함하도록 형성될 수 있다.
그러나 앞서 설명한 바와 같이, 한계 해상력 이하의 선폭을 구현하기 위한 마스크 패턴을 포함하는 위상 반전 마스크(100)를 이용하여 반도체 기판(210) 상에 미세 패턴을 형성함에 있어서, 밀도가 높고 균일한 복수의 오픈 영역들(OP)을 형성하는 것에는 몇 가지 어려움이 있다.
첫 번째로, 셀 영역(210C)의 가장자리 부근에 형성되는 오픈 영역(OP)의 산포 불량 문제이다. 지지대(230)는 셀 영역(210C)의 가장자리 부근에 처마를 가지고, 셀 외곽 영역(210P)은 모두 제거되도록 레이아웃이 설계되어 진다. 따라서, 이를 구현하기 위하여 위상 반전 마스크(100)의 상기 처마에 대응하는 영역 내에 어시스트 패턴들(106)을 균일하게 형성하기가 매우 어려워, 광학 근접 보정이 원활히 이루어지지 못하므로, 오픈 영역(OP)의 균일한 형성이 어려울 수 있다. 또한, 상기 오픈 영역(OP)의 산포 불량 문제는 커패시터의 불량을 유발하게 되므로, 궁극적으로 반도체 소자(200)의 불량을 야기할 수 있다.
두 번째로, 고투과율 위상 반전 마스크(High transmittance PSM)를 포토리소크래피 기술에 사용 시, 셀 외곽 영역(210P)에서 발생할 수 있는 사이드 로브 문제이다. 고투과율 위상 반전 마스크는 조사 광의 세기 프로파일의 차이를 극대화하여 광학적 특성을 개선하는 기술로서, 반도체 소자(200)의 미세 패턴을 구현하기 위하여 사용되고 있다. 지지대(230)에 포함되는 복수의 오픈 영역들(OP)의 형성에서도 고투과율 위상 반전 마스크를 사용하면, 오픈 영역(OP)의 산포 불량 문제는 개선이 이루어질 수 있다. 그러나 반도체 기판(210) 상에서 지지대(230)의 셀 외곽 영역(210P)이 전체적으로 제거되어야 하므로, 이를 구현하기 위하여 상기 셀 외곽 영역(210P)에 대응하는 고투과율 위상 반전 마스크의 영역은 닫혀야(closed) 한다. 따라서, 상기 고투과율 위상 반전 마스크의 특성상, 닫힌 영역에 조사 광의 일부 투과로 인하여 사이드 로브 문제가 발생할 수 있다.
세 번째로, 지지대(230)에 형성된 오픈 영역들(OP)에 의하여 셀 영역(210C)에 분포하는 더미 하부 전극들(220D)을 제외한 모든 하부 전극들(220)이 오픈될 수 있을 것인가에 대한 공정 기술 문제이다. 기존의 공정 기술을 사용하면, 셀 영역(210C)의 가장자리 부근에 형성되는 오픈 영역(OP)의 산포 불량 문제로 인하여, 더미 하부 전극들(220D)을 제외한 모든 하부 전극들(220)을 오픈시키는 것은 매우 어려운 문제이다.
본 발명의 기술적 사상에 의한 위상 반전 마스크(100)는 상기 문제점들을 해결하기 위하여, 상기 복수의 메인 패턴들(102), 상기 복수의 더미 패턴들(104), 및 상기 복수의 어시스트 패턴들(106)을 형성 및 배치하는 것이다.
구체적으로, 본 발명의 기술적 사상에 의한 위상 반전 마스크(100)는 마스크 패턴을 복수의 메인 패턴들(102), 복수의 더미 패턴들(104), 및 복수의 어시스트 패턴들(106)을 포함하도록 3개의 영역으로 구성하고, 제1 마스크 영역(120) 및 제2 마스크 영역(140)에 동일한 제1 피치를 같도록 패턴들을 반복적으로 배치하여, 광학적 특성을 개선함과 동시에, 제2 마스크 영역(140)에 배치되는 복수의 더미 패턴들(104)의 면적을 충분히 키우면서도 서로 분리하여 이격시켜, 반도체 소자(200)의 제조 공정에서 셀 외곽 영역(210P)을 덮는 포토레지스트가 모두 제거될 수 있도록 한다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 위상 반전 마스크의 메인 패턴의 벌집 구조 배치를 설명하기 위한 도면이다.
도 3을 참조하면, 본 발명의 기술적 사상에 의한 위상 반전 마스크(100, 도 1 참조)의 복수의 메인 패턴들(102) 및 복수의 더미 패턴들(104, 도 2 참조)은 각각 벌집 구조로 배치될 수 있다. 여기서는 설명의 편의를 위하여, 복수의 메인 패턴들(102)의 벌집 구조에 대하여만 설명하기로 한다.
벌집 구조는 육각형의 꼭짓점들(H1, H2, H3, H4, H5, H6)과 중심점(Hc)으로 복수의 메인 패턴들(102)이 배치되는 구조를 가질 수 있다. 복수의 메인 패턴들(102)은 도시된 바와 같이 제1 방향(X 방향) 및 제2 방향(Y 방향)으로 벌집 구조가 겹쳐서 연속되는 구조로 배치될 수 있다.
구체적으로, 중심 육각형(Hec, 실선으로 도시됨)의 6개의 꼭짓점들(H1, H2, H3, H4, H5, H6) 각각은 이웃하여 배치된 6개의 육각형의 각각의 중심점이 되고, 중심 육각형(Hec)의 중심점(Hc)은 6개의 육각형에 의해 서로 공유되는 구조로 복수의 메인 패턴들(102)이 배치될 수 있다. 예를 들어, 제2 꼭짓점(H2)이 제2 육각형(He2, 일점쇄선으로 도시됨)의 중심점이 되고, 제5 꼭짓점(H5)은 제5 육각형(He5, 점선으로 도시됨)의 중심점이 되며, 중심 육각형(Hec)의 중심점(Hc)은 제2 육각형(He2) 및 제5 육각형(He5)의 6개의 꼭짓점들 중 하나로서 서로 공유될 수 있다.
복수의 메인 패턴들(102)의 벌집 구조에서 육각형은 정육각형일 수 있다. 또한, 중심점(Hc)을 공유하는 6개의 삼각형은 모두 정삼각형일 수 있다. 이에 따라, 하나의 육각형 내에서 이웃하는 꼭짓점들 사이 또는 꼭짓점과 중심점 사이는 모두 동일한 간격으로 배치될 수 있다.
이와 같이, 복수의 메인 패턴들(102)이 벌집 구조로 배치됨으로써, 복수의 메인 패턴들(102)이 서로 일정한 간격으로 유지되어, 복수의 메인 패턴들(102)이 반도체 기판(210, 도 6 참조) 상에 복수의 오픈 영역들(OP, 도 6 참조)로 구현될 때, 복수의 오픈 영역들(OP)이 동일한 구조로 배치될 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 위상 반전 마스크의 어시스트 패턴과 이웃하는 더미 패턴의 중심을 가상의 선으로 연결한 경계선들을 나타내는 도면이다.
도 4를 참조하면, 상기 복수의 더미 패턴들(104) 중 상기 복수의 어시스트 패턴들(106, 도 2 참조)과 이웃하는 더미 패턴들(104)의 중심을 가상의 선으로 연결하면 4개의 경계선들(104EL, 104WL, 104SL, 104NL)을 구성한다.
상기 4개의 경계선들(104EL, 104WL, 104SL, 104NL) 중, 상기 제1 방향(X 방향)으로 마주보는 2개의 경계선들(104EL, 104WL)은 직선이고, 상기 제2 방향(Y 방향)으로 마주보는 2개의 경계선들(104SL, 104NL)은 파형(wave form)일 수 있다.
즉, 복수의 어시스트 패턴들(106)이 형성될 수 있는 공간을 충분히 확보하고, 복수의 더미 패턴들(104)을 복수의 메인 패턴들(102, 도 2 참조)과 동일한 벌집 구조로 배치하여, 상기 제2 방향(Y 방향)으로 마주보는 2개의 경계선들(104SL, 104NL)은 파형을 가지도록 형성될 수 있다.
여기서 파형이라 함은 특정한 형태가 주기성을 띄고 반복되는 것을 의미한다. 예를 들어, 파형은 삼각파(triangle wave), 정현파(sine wave), 톱니파(saw-tooth wave), 구형파(squared wave), 또는 이들의 조합으로 이루어진 다양한 형태를 포함할 수 있다.
이러한 상기 4개의 경계선들(104EL, 104WL, 104SL, 104NL)은 반도체 소자(200, 도 6 참조)에서 지지대(230, 도 6 참조)의 가장자리(230EL, 230WL, 230SL, 230NL, 도 6 참조)와 각각 대응되도록 구현될 수 있다.
도 5a 및 도 5b는 비교예 및 본 발명의 기술적 사상의 일 실시예에 의한 위상 반전 마스크의 패턴 형상에 따라 투과되는 조사 광의 세기를 나타내는 프로파일이다.
도 5a를 참조하면, 비교예로서, 셀 외곽 영역(210P, 도 6 참조)에 발생하는 사이드 로브 문제를 확인한 시뮬레이션 결과이다. 위상 반전 마스크(100, 도 1 참조)의 제2 마스크 영역(거리가 0㎛ 이하인 영역)에 복수의 더미 패턴들을 형성하지 않고, 제2 마스크 영역이 모두 닫혀진 경우, 조사 광의 세기가 거리에 따라 일정 수치까지 증가하게 된다. 즉, 제2 마스크 영역의 일부 영역(거리가 -1.00㎛ 이하인 영역)에서는 조사 광의 세기가 기준치(0.05㎽/㎠) 이상으로 증가하여, 사이드 로브 문제가 발생할 수 있다.
도 5b를 참조하면, 본 발명의 기술적 사상의 일 실시예로서, 셀 외곽 영역(210P, 도 6 참조)에 발생하는 사이드 문제를 확인한 시뮬레이션 결과이다. 본 발명의 기술적 사상에 의한 위상 반전 마스크(100, 도 1 참조)와 같이, 제2 마스크 영역(거리가 0㎛ 이하인 영역)에 복수의 더미 패턴들(104, 도 2 참조)을 형성하고, 제2 마스크 영역의 일부가 닫히지 않은 경우, 조사 광의 세기가 일정한 사이클을 유지하게 된다. 즉, 제2 마스크 영역에서, 조사 광의 세기가 기준치(0.05㎽/㎠) 이하로 유지되어, 사이드 로브 문제가 발생하지 않을 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 하부 전극, 지지대, 및 반도체 기판에 대한 평면도이다.
도 6을 참조하면, 반도체 기판(210) 상에 제1 방향(X 방향) 및 상기 제1 방향(X 방향)과 수직인 제2 방향(Y 방향)을 따라 배치된 복수의 하부 전극들(220), 및 상기 복수의 하부 전극들(220)을 서로 연결하여 지지하고, 상기 복수의 하부 전극들(220) 각각의 일부를 오픈하는 복수의 오픈 영역들(OP)을 가지고, 4개의 가장자리(230EL, 230WL, 230SL, 230NL)를 가지는 평판 형태의 지지대(230)에서, 상기 4개의 가장자리(230EL, 230WL, 230SL, 230NL) 중, 상기 제1 방향(X 방향)으로 마주보는 2개의 가장자리(230EL, 230WL)는 직선이고, 상기 제2 방향(Y 방향)으로 마주보는 2개의 가장자리(230SL, 230NL)는 파형인 반도체 소자(200)를 나타낸다.
여기서는 설명의 편의를 위하여, 유전막(250, 도 11i 참조) 및 상부 전극(260, 도 11i 참조)을 생략하여 도시하였다.
상기 복수의 하부 전극들(220)은 벌집 구조로 배치될 수 있다. 또한, 상기 복수의 오픈 영역들(OP)도 앞서 도 3에서 설명한 복수의 메인 패턴들(102)과 동일하게 벌집 구조로 배치될 수 있다. 상기 복수의 오픈 영역들(OP) 각각은 서로 이웃하는 3개의 하부 전극들(220) 각각의 일부를 노출시키도록 형성될 수 있다.
상기 제1 방향(X 방향)으로 마주보는 2개의 가장자리(230EL, 230WL)의 주변은 더미 하부 전극(220D)이 좌우 비대칭으로 배치될 수 있다.
반도체 기판(210)에는 셀 영역(210C) 및 상기 셀 영역(210C)을 둘러싸는 셀 외곽 영역(210P)이 정의될 수 있다. 상기 셀 영역(210C)에는 복수의 하부 전극들(220)을 포함하는 복수의 커패시터가 형성될 수 있다. 상기 셀 외곽 영역(210P)은 다른 표현으로 주변 회로 영역으로 명칭될 수 있다. 상기 주변 회로 영역은 종횡비가 큰 커패시터를 포함하는 영역이 아니므로, 상기 지지대(230)가 모두 제거되는 제거 영역(ER)으로 구성될 수 있다.
상기 복수의 오픈 영역들(OP)을 포함하는 지지대(230)를 형성하기 위하여 도 1에서 설명한 위상 반전 마스크(100)를 이용한 포토리소그래피 공정을 수행할 수 있다. 상기 위상 반전 마스크(100)에 형성된 마스크 패턴은 복수의 오픈 영역들(OP) 및 상기 지지대(230) 외곽의 제거 영역(ER)에 대응할 수 있다. 이에 대한 자세한 설명은 후술하도록 한다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 하부 전극, 오픈 영역, 및 지지대를 나타내기 위한 도 6의 A 부분 확대도이다.
도 7을 참조하면, 지지대(230)는 일체형으로 형성되고, 가장자리(230WL)의 주변에 더미 하부 전극들(220D)이 형성될 수 있다. 상기 제1 방향(X 방향)으로 마주보는 2개의 가장자리(230EL, 230WL, 도 8 참조)의 주변은 더미 하부 전극들(220D)이 서로 비대칭으로 배치될 수 있다.
여기서는 가장자리(230WL) 주변의 더미 하부 전극들(220D)을 살펴보도록 한다. 지지대(230)의 최종적인 형상을 확대하여 나타내면 복수의 하부 전극들(220)의 쓰러짐을 방지하는 기능을 하면서도 복수의 오픈 영역들(OP)의 산포 불량 문제를 개선하기 위하여는 제1 방향(X 방향)으로 마주보는 2개의 가장자리(230EL, 230WL)의 주변은 더미 하부 전극들(220D)이 서로 비대칭으로 배치될 수 있다.
이와 같이, 더미 하부 전극들(220D)이 서로 비대칭으로 배치하는 경우, 지지대(230)의 면적을 유지하면서도 산포 불량 문제를 개선할 수 있다. 복수의 오픈 영역들(OP) 중 제2 방향(Y 방향)을 따라 정렬되는 일부를 제거하여, 더미 하부 전극들(220D)은 오픈시키지 않고 지지대(230) 가장자리(230WL)의 공간적 여유를 확보할 수 있다. 상기 더미 하부 전극들(220D)은 일정 수만큼 존재하여도 반도체 소자의 특성에 영향을 미치지 않는다.
예를 들어, 가장자리(230WL)에는 제1 더미 하부 전극 라인(220DL1) 및 제2 더미 하부 전극 라인(220DL2)으로 구성된 2개의 라인이 형성될 수 있다. 제1 더미 하부 전극 라인(220DL1)은 제1 더미 하부 전극들(220D1)이 배치된 중심을 따라 연결한 가상의 선이고, 제2 더미 하부 전극 라인(220DL2)은 제2 더미 하부 전극들(220D2)이 배치된 중심을 따라 연결한 가상의 선이다.
상기 복수의 오픈 영역들(OP) 각각은 서로 이웃하는 3개의 하부 전극들(220) 각각의 일부를 노출시킬 수 있다. 상기 제2 방향(Y 방향)의 가장자리(230NL)는 파형일 수 있다. 여기서 파형이라 함은 특정한 형태가 주기성을 띄고 반복되는 것을 의미한다. 예를 들어, 파형은 삼각파, 정현파, 톱니파, 구형파, 또는 이들의 조합으로 이루어진 다양한 형태를 포함할 수 있다.
상기 파형을 구성하는 가상의 원(NC)을 상정하면, 상기 가상의 원(NC)의 곡률 반경(D2)은 상기 복수의 오픈 영역들(OP)의 곡률 반경(D1)보다 클 수 있다. 이는 위상 반전 마스크(100)에 포함된 복수의 더미 패턴들(104) 및 복수의 메인 패턴들(102)의 면적의 차이에 의한 구조의 반영이다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 하부 전극, 오픈 영역, 및 지지대를 나타내기 위한 도 6의 B 부분 확대도이다.
도 8을 참조하면, 지지대(230)는 일체형으로 형성되고, 가장자리(230EL)의 주변에 더미 하부 전극들(220D)이 형성될 수 있다. 상기 제1 방향(X 방향)으로 마주보는 2개의 가장자리(230EL, 230WL, 도 7 참조)의 주변은 더미 하부 전극들(220D)이 서로 비대칭으로 배치될 수 있다. 도 7과 동일한 참조 부호는 동일한 부재이며, 설명의 편의를 위하여 중복되는 설명은 생략하도록 한다.
여기서는 가장자리(230EL) 주변의 더미 하부 전극들(220D)을 살펴보도록 한다. 지지대(230)의 가장자리(230WL, 도 7 참조)와 비교하면, 가장자리(230EL)에는 제3 더미 하부 전극 라인(220DL3)으로 구성된 1개의 라인이 형성될 수 있다. 제3 더미 하부 전극 라인(220DL3)은 제3 더미 하부 전극들(220D3)이 배치된 중심을 따라 연결한 가상의 선이다.
상기 제2 방향(Y 방향)의 가장자리(230SL)는 파형일 수 있다. 상기 파형을 구성하는 가상의 원(SC)을 상정하면, 상기 가상의 원(SC)의 곡률 반경(D3)은 상기 복수의 오픈 영역들(OP)의 곡률 반경(D1)보다 클 수 있다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 하부 전극, 오픈 영역, 및 지지대를 나타내기 위한 도 6의 C 부분 확대 사시도이다.
도 9를 참조하면, 반도체 소자(200, 도 6 참조)는 전하 저장소, 예를 들어, 커패시터를 포함할 수 있다. 커패시터는 정전 용량 증가를 위해 스토리지 전극, 즉 하부 전극(220)을 실린더형 구조로 형성할 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자(200)에서, 하부 전극(220)은 도시된 바와 같이 실린더형 구조로 형성되거나, 일부 실시예들에서, 하부 전극(220)은 실린더형 구조의 아래에 필라형 구조가 배치되도록 형성될 수 있다.
복수의 하부 전극들(220)은 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 배치되어 복수의 행과 열을 이룰 수 있다. 한편, 복수의 하부 전극들(220) 간의 공간을 확보하기 위하여, 어느 하나의 행을 구성하는 하부 전극들(220)은 이웃하는 다른 행을 구성하는 하부 전극들(220)과 엇갈려 배치될 수 있다. 즉, 어느 하나의 행의 하부 전극들(220)과 이웃하는 다른 행의 하부 전극들(220)의 Y 좌표값은 서로 다를 수 있다. 이와 같이, 복수의 하부 전극들(220)이 서로 엇갈려 배치됨으로써, 복수의 하부 전극들(220) 사이에 비교적 넓은 공간이 확보되어, 유전막(250, 도 11i 참조) 형성 공정 등과 같은 후속 공정에서 유전막(250)을 균일하게 형성하는 것에 기여할 수 있다.
또한, 복수의 하부 전극들(220)은 육각형의 꼭짓점들과 중심점에 배치되는 벌집 구조를 이룰 수 있다. 복수의 하부 전극들(220)의 종횡비는 매우 클 수 있다. 예를 들어, 복수의 하부 전극들(220)의 종횡비는 약 10 내지 30일 수 있다. 또한, 복수의 하부 전극들(220)의 각각의 직경은 약 20㎚ 내지 100㎚일 수 있고, 복수의 하부 전극들(220)의 높이는 약 500㎚ 내지 4000㎚일 수 있다. 물론, 복수의 하부 전극들(220)의 구조가 상기 수치들에 한정되는 것은 아니다.
이와 같이, 복수의 하부 전극들(220)의 종횡비가 커짐에 따라, 복수의 하부 전극들(220)이 쓰러지거나 부러짐이 발생할 수 있다. 이에 따라, 본 발명의 기술적 사상에 의한 반도체 소자(200)는 복수의 하부 전극들(220)의 쓰러지거나 부러짐을 방지하기 위하여 지지대(230)를 포함할 수 있다.
지지대(230)는 복수의 오픈 영역들(OP)을 포함하도록 형성될 수 있다. 상기 복수의 오픈 영역들(OP)은 소정의 규칙을 가지고 배치되며, 복수의 오픈 영역들(OP) 각각은 이웃하는 3개의 하부 전극들(220)을 오픈시킬 수 있도록 형성될 수 있다.
여기서, 지지대(230)의 오픈 영역(OP)이 3개의 하부 전극들(220)을 오픈시킨다는 것은 유전막(250) 형성 전의 지지대(230)의 구조를 언급하는 것이다. 유전막(250) 및 상부 전극(260)이 형성된 후에는 하부 전극들(220)이 유전막(250) 및 상부 전극(260)에 의해 덮이게 되므로 오픈 영역(OP)을 통해 하부 전극들(220)이 오픈되지 않을 수 있다. 상기 오픈 영역(OP)의 의미는 평판 형태의 지지대(230)에서 오픈된 영역, 즉, 하부 전극(220) 중 지지대(230)와 접촉하지 않는 영역을 의미하는 것이지, 반도체 소자(200)에서 오픈된 영역을 의미하는 것은 아니다.
지지대(230)는 복수의 하부 전극들(220)의 상부 끝단 측면 부분에 형성되어 복수의 하부 전극들(220)을 지지하는 구조로 형성될 수 있다. 이에 따라, 도시된 바와 같이 지지대(230)는 복수의 하부 전극들(220)의 상면을 노출시킬 수 있다.
참고로, 오픈되는 하부 전극들(220)의 비율이 높을수록 유전막 형성 공정 등과 같은 후속 공정을 원활하고 균일하게 진행할 수 있다. 이와 반대로, 오픈되는 하부 전극들(220)의 비율이 낮을수록 후속 공정을 원활하고 균일하게 진행하기 어려울 수 있다. 즉, 오픈되지 않은 하부 전극들(220)이 많을수록, 하부 전극(220)에 대한 유전막 등의 형성이 불완전 및 불균일하게 이루어질 수 있다. 이에 따라, 반도체 소자(200)의 성능이 저하되거나 신뢰성이 떨어질 수 있다.
본 발명의 기술적 사상의 반도체 소자(200)는 복수의 하부 전극들(220)을 지지하기 위하여, 각각 3개의 하부 전극들(220)을 오픈시키는 복수의 오픈 영역들(OP)을 구비한 지지대(230)를 포함하며, 복수의 오픈 영역들(OP)의 산포를 균일하게 하여, 높은 오픈 비율을 갖는 지지대(230)를 구현할 수 있다. 이에 따라, 후속 공정을 원활하게 진행시켜 반도체 소자(200)의 신뢰성을 향상시킬 수 있다.
도 10은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 제조 방법을 설명하기 위한 순서도이다.
도 10을 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자 제조 방법(S200)은 다음과 같은 공정 단계를 포함할 수 있다. 어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 단계는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정 단계가 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
셀 영역 및 상기 셀 영역을 둘러싸는 외곽 영역이 정의된 반도체 기판 상에 물질층을 형성하는 단계(S210), 상기 물질층 상에 몰드층 및 지지대 형성층을 순차적으로 형성하는 단계(S220), 상기 몰드층 및 상기 지지대 형성층을 식각하여, 상기 물질층을 노출시키는 복수의 홀들을 형성하는 단계(S230), 상기 복수의 홀들의 내벽에 도전성 물질을 도포하여 복수의 하부 전극들을 형성하는 단계(S240), 및 위상 반전 마스크를 이용한 포토리소그래피 공정을 통해, 복수의 오픈 영역들이 형성되도록 상기 지지대 형성층을 식각하여, 상기 복수의 하부 전극들 사이를 연결하는 지지대를 형성하는 단계(S250)를 포함하는 반도체 소자 제조 방법의 순서를 나타내고 있다.
앞서 설명한 바와 같이, 본 발명의 기술적 사상에 의한 상기 위상 반전 마스크(100, 도 1 참조)는 투광성 기판(110, 도 1 참조)에 제1 피치로 각각 제1 면적으로 배치된 복수의 메인 패턴들(102, 도 2 참조), 상기 복수의 메인 패턴들(102)을 둘러싸고 상기 제1 피치로 각각 상기 제1 면적보다 작은 제2 면적으로 배치된 복수의 어시스트 패턴들(106, 도 2 참조), 및 상기 복수의 어시스트 패턴들(106)을 둘러싸고 상기 제1 피치로 각각 상기 제1 면적보다 큰 제3 면적으로 배치된 복수의 더미 패턴들(104, 도 2 참조)을 포함할 수 있다. 상기 각각의 공정 단계에 대한 기술적 특징은 후술하는 도 11a 내지 도 11i를 통하여 자세히 설명하도록 한다.
도 11a 내지 도 11i는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 도면들이다.
도 11a를 참조하면, 반도체 기판(210) 상의 층간 절연막(213) 내에 콘택 플러그(211)를 형성하고, 층간 절연막(213) 및 콘택 플러그(211)의 상면에 식각 저지막(215L)을 형성한 후, 식각 저지막(215L)의 상면에 몰드층(225L)을 형성한다.
여기서 상기 층간 절연막(213) 및 상기 콘택 플러그(211)를 포함하여 상기 식각 저지막(215L)의 아래에 형성된 모든 막들을 물질층으로 총칭할 수 있다.
반도체 기판(210)은 Si 또는 Ge과 같은 반도체로 이루어질 수 있다. 일부 실시예들에서, 상기 반도체 기판(210)은 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 다른 실시예들에서, 상기 반도체 기판(210)은 SOI(silicon on insulator) 구조를 가질 수 있다. 상기 반도체 기판(210)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 반도체 기판(210)은 STI(shallow trench isolation) 구조와 같은 다양한 소자 분리 구조를 가질 수 있다.
몰드층(225L)은 실리콘 산화막을 포함할 수 있다. 예를 들어, 몰드층(225L)은 BPSG(Boro Phosphorous Silicate Glass), SOD(Spin On Dielectric), PSG(Phosphorous Silicate Glass), LPTEOS(Low Pressure Tetra Ethyl Ortho Silicate), 또는 PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)와 같은 물질을 사용할 수 있다. 몰드층(225L)은 약 500㎚ 내지 약 4000㎚의 두께로 형성할 수 있으며, 상기 수치에 한정되는 것은 아니다.
이어서, 몰드층(225L) 상에 지지대 형성층(230L)을 형성한다. 여기서, 지지대 형성층(230L)은 후속하는 습식 식각 공정 시, 하부 전극이 쓰러지는 것을 방지하기 위한 구조를 구성하는 물질로서, 예를 들어, 실리콘 질화막 또는 폴리실리콘막과 같은 물질을 사용할 수 있다. 지지대 형성층(230L)은 약 20㎚ 내지 약 150㎚의 두께로 형성할 수 있으며, 상기 수치에 한정되는 것은 아니다.
이어서, 지지대 형성층(230L) 상에 제1 희생막(241L)을 형성한다. 여기서, 제1 희생막(241L)은 TEOS, BPSG, PSG, USG(Undoped Silicate Glass), SOD, HDP(High Density Plasma oxide)와 같은 물질을 사용할 수 있다. 제1 희생막(241L)은 약 50㎚ 내지 약 200㎚의 두께로 형성할 수 있으며, 상기 수치에 한정되는 것은 아니다.
이어서, 제1 희생막(241L) 상에 제2 희생막을 형성한 후, 제2 희생막 상에 제1 포토레지스트를 도포하고 포토리소그래피 공정으로 상기 제1 포토레지스트를 패터닝하여, 제1 포토레지스트 패턴(243)을 형성한다. 상기 제1 포토레지스트 패턴(243)에 의해 복수의 하부 전극들이 형성될 오픈 영역이 정의될 수 있다. 여기서, 제2 희생막은 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 폴리실리콘막과 같은 물질을 사용할 수 있다. 또한, 제2 희생막 상에 반사 방지막(Anti Reflective Coating, ARC)(미도시)을 형성할 수도 있다.
이어서, 제1 포토레지스트 패턴(243)을 식각 마스크로 이용하여, 제2 희생막을 식각하여 제2 희생 패턴(242)을 형성한다. 제2 희생막 상에 반사 방지막이 형성된 경우, 상기 반사 방지막도 식각하여 반사 방지 패턴을 형성한다.
도 11b를 참조하면, 제1 포토레지스트 패턴(243, 도 11a 참조)을 제거한 후, 제2 희생 패턴(242)을 식각 마스크로 이용하여, 제1 희생막(241L, 도 11a 참조), 지지대 형성층(230L, 도 11a 참조), 몰드층(225L, 도 11a 참조) 및 식각 저지막(215L, 도 11a 참조)을 순차적으로 식각한다.
이에 따라, 복수의 홀들(H)이 형성되고, 홀(H)을 통해 콘택 플러그(211)의 상면이 노출될 수 있다. 한편, 상기 식각을 통해, 제1 희생막(241L)은 제1 희생 패턴(241)이 되고, 지지대 형성층(230L)은 지지대 패턴(230P)이 되고, 몰드층(225L)은 몰드 패턴(225)이 되고, 식각 저지막(215L)은 식각 저지 패턴(215)이 된다.
몰드층(225L)을 건식 식각하는 경우, 복수의 홀들(H)은 상부 선폭보다 하부 선폭이 작아지는 형태가 될 수 있다. 다만, 설명의 편의를 위하여 도면에는 수직 형태로 도시하고 있다. 일부 실시예들에서, 과도 식각을 수반하여 콘택 플러그(211) 상면에 홈(211T)이 형성되도록 할 수 있다. 다른 실시예들에서, 콘택 플러그(211) 상면에 홈이 형성되지 않도록 할 수 있다.
도 11c를 참조하면, 제2 희생 패턴(242, 도 11b 참조)을 제거한 후, 결과물 전면에 하부 전극으로 사용될 도전 물질을 컨포멀하게(conformally) 형성한다. 이 후, 노드 분리 공정을 진행하여 홀(H, 도 11b 참조)의 하면 및 측면을 따라 복수의 하부 전극들(220)을 형성한다.
복수의 하부 전극들(220)이 되는 도전 물질은 금속 질화막, 금속막 또는 이들이 조합된 물질 중 어느 하나를 포함할 수 있다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 도전 물질은 화학 기상 증착(Chemical Vapor Deposition, CVD) 방식 또는 원자층 증착(Atomic Layer Deposition, ALD) 방식으로 형성할 수 있고, 약 20㎚ 내지 약 100㎚의 두께로 형성할 수 있다.
상기 노드 분리 공정은 에치백(etch-back) 방식 또는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 방식을 이용하여 제1 희생 패턴(241, 도 11b 참조)까지 제거한다. 상기 제1 희생 패턴(241)은 상기 노드 분리 공정 진행 시, 지지대 패턴(230P)을 보호하는 역할을 할 수 있다.
이웃한 복수의 하부 전극들(220)은 몰드 패턴(225)에 의해 서로 절연 및 분리된다. 홀(H)이 상부 선폭보다 하부 선폭이 작아지는 형상인 경우, 복수의 하부 전극들(220)에도 그러한 형상이 전사될 수 있다. 따라서, 복수의 하부 전극들(220)은 상부 선폭보다 하부 선폭이 작아지는 형상이 될 수 있다.
복수의 하부 전극들(220)의 하면은 콘택 플러그(211)의 상면에 형성된 홈(211T)에 안착되는 형태로 견고하게 접촉 및 적층될 수 있다. 한편, 복수의 하부 전극들(220)의 상부 외벽은 지지대 패턴(230P)에 의해 고정 및 지지될 수 있다.
도 11d를 참조하면, 복수의 하부 전극들(220) 및 지지대 패턴(230P)의 전면에 제3 희생막(245)을 형성하고, 제3 희생막(245) 상에 반사 방지막(246)을 형성한 후, 반사 방지막(246) 상에 제2 포토레지스트(310)를 형성한다.
여기서, 제3 희생막(245)은 TEOS, BPSG, PSG, USG, SOD, HDP와 같은 실리콘 산화막을 포함할 수 있다.
반사 방지막(246)은 무기 반사 방지막, 유기 반사 방지막, 또는 이들의 조합으로 이루어질 수 있다. 반사 방지막(246)은 제2 포토레지스트 패턴(310P, 도 11f 참조)을 형성하기 위한 포토리소그래피 공정에서 제3 희생막(245)의 표면 또는 계면에서 반사되는 빛을 흡수하거나 간섭 효과를 이용하여 상쇄시킬 수 있다. 일부 실시예들에서, 상기 반사 방지막(246)은 생략될 수 있다.
도 11e를 참조하면, 복수의 메인 패턴들(102), 복수의 더미 패턴들(104), 및 복수의 어시스트 패턴들(106)이 형성된 위상 반전 마스크(100)를 이용하여 제2 포토레지스트(310, 도 11d 참조)를 제2 포토레지스트 패턴(310P)으로 형성하는 포토리소그래피 공정을 나타낸다.
복수의 메인 패턴들(102), 복수의 더미 패턴들(104), 및 복수의 어시스트 패턴들(106)이 모두 동일한 제1 피치를 가지도록 배치됨으로써, 복수의 어시스트 패턴들(106)은 제2 포토레지스트 패턴(310P) 상에 구현되지 않는 광학 근접 보정을 통하여, 광학적 특성을 개선함과 동시에 조사 광의 균일한 분포를 유지할 수 있다.
또한, 본 발명의 기술적 사상에 의한 위상 반전 마스크(100)는 마스크 패턴을 복수의 메인 패턴들(102), 복수의 더미 패턴들(104), 및 복수의 어시스트 패턴들(106)을 포함하도록 3개의 영역으로 구성하고, 동일한 제1 피치를 같도록 패턴을 반복적으로 배치하여, 복수의 어시스트 패턴들(106)은 제2 포토레지스트 패턴(310P) 상에 구현되지 않도록 하는 광학 근접 보정을 통하여 광학적 특성을 개선함과 동시에, 복수의 더미 패턴들(104)의 크기를 충분히 키워, 반도체 소자(200, 도 6 참조)의 제조 공정에서 셀 외곽 영역(210P, 도 6 참조)을 덮는 제2 포토레지스트(310)가 모두 제거될 수 있도록 한다. 이 경우, 복수의 더미 패턴들(104) 사이에 간격이 존재하여 셀 외곽 영역(210P)의 사이드 로브를 방지할 수 있음은 앞서 도 5b에서 설명한 바와 같다.
도 11f를 참조하면, 포토리소그래피 공정으로 제2 포토레지스트(310, 도 11d 참조)를 패터닝하여, 오픈 영역(OP, 도 11g 참조)이 형성될 부분에 제1 패턴(302P) 및 셀 외곽 영역(210P, 도 6 참조)에서의 지지대 패턴이 제거될 제2 패턴(304P)이 정의될 수 있다.
상기 제1 패턴(302P)은 이웃하는 3개의 하부 전극들(220) 각각의 일부에 걸쳐 형성되는 원형일 수 있으며, 반도체 기판(210)의 상면과 평행한 제1 방향(X 방향) 및 제2 방향(Y 방향)을 따라 배치되어 복수의 행과 열을 이룰 수 있다. 어느 하나의 행을 구성하는 제1 패턴(302P)은 이웃하는 다른 행을 구성하는 제1 패턴(302P)과 엇갈려 배치될 수 있다.
반도체 소자의 집적도가 증가함에 따라, 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소되고 있다. 고도로 스케일링(scaling)된 반도체 소자에서, 포토리소그래피 공정의 기술적 한계로 인해, 모든 하부 전극들(220) 상에 제1 패턴(302P)과 같은 형상을 이웃하여 반복적으로 균일하게 형성하는 것은 매우 어렵다.
따라서, 본 발명의 기술적 사상에 의한 위상 반전 마스크(100, 도 1 참조)를 이용한 포토리소그래피 공정을 수행하여, 제1 패턴(302P)과 같은 형상을 이웃하여 반복적으로 균일하게 형성하도록 할 수 있다.
도 11g를 참조하면, 제2 포토레지스트 패턴(310P, 도 11f 참조)을 식각 마스크로 이용하여 제3 희생막(245, 도 11f 참조)을 식각하여 제3 희생 마스크(245M)를 형성하고, 상기 제3 희생 마스크(245M)를 식각 마스크로 이용하여 지지대 패턴(230P, 도 11f 참조)을 식각하여, 제거 영역(ER) 및 오픈 영역(OP)이 구비된 지지대(230)를 형성한다.
상기 식각 공정 후, 제2 포토레지스트 패턴(310P)은 제거된다. 또한, 지지대 패턴(230P)의 식각 시, 복수의 하부 전극들(220)의 일부 표면이 노출될 수 있다.
이와 같이, 제거 영역(ER) 및 오픈 영역(OP)이 형성됨으로써, 후속하는 습식 식각 공정 시, 습식 식각 용액이 침투할 수 있는 충분한 공간이 형성될 수 있다. 본 발명의 기술적 사상에 의한 반도체 소자에서, 오픈 영역(OP)을 포함하는 지지대(230)는 습식 식각 공정 진행 시 습식 식각 용액이 내부로 용이하게 침투하도록 하기 위한 구조이면서, 더불어, 후술하는 유전막 형성 공정 진행 시 유전막 형성용 소스 가스(source gas) 및 반응 가스(reaction gas)의 확산 경로를 제공하기 위한 구조일 수 있다.
즉, 본 발명의 기술적 사상에 의한 반도체 소자(200, 도 6 참조)는 모든 복수의 하부 전극들(220)이 오픈 영역(OP)에 의하여 오픈됨으로써, 습식 식각 공정의 원활한 진행 및 유전막의 형성 공정의 우수한 스텝 커버리지(step coverage)를 확보하는 데 기여할 수 있다.
지지대 패턴(230P)을 식각할 때, 오픈 영역(OP)을 적절히 확보하도록 함으로써, 지지대(230)의 지지 성능을 유지하면서도 앞서 설명한 바와 같이 후속 공정에 기여할 수 있도록 할 수 있다. 즉, 오픈 영역(OP)이 필요 이상으로 많아지거나 넓어지면 지지대(230)의 지지 성능이 약화될 수 있고, 반대로 오픈 영역(OP)이 좁게 형성되거나 필요한 개수 이하로 형성되는 경우, 후속하는 습식 식각 공정 및 유전막 형성 공정에 지장을 초래할 수 있다.
도 11h를 참조하면, 제3 희생 마스크(245M, 도 11g 참조) 및 몰드 패턴(225, 도 11g 참조)을 습식 식각 공정을 통해 모두 제거한다.
몰드 패턴(225)은 실리콘 산화막으로 구성될 수 있고, 이 경우, 습식 식각 공정은 불산 또는 BOE(Buffered Oxide Etchant) 용액 등의 습식 식각 용액을 이용하여 수행할 수 있다. 습식 식각 용액은 제3 희생 마스크(245M)에 형성되어 있는 제거 영역(ER) 및 지지대(230)에 형성되어 있는 오픈 영역(OP)을 통해 침투하여 제3 희생 마스크(245M) 및 몰드 패턴(225)을 습식 식각하게 된다. 즉, 몰드 패턴(225)의 습식 식각 시에 제3 희생 마스크(245M)도 동시에 제거될 수 있다.
한편, 습식 식각 공정 시에 지지대(230)는 식각되지 않고 유지되어 복수의 하부 전극들(220)이 쓰러지거나 부러지지 않도록 견고하게 고정 및 지지시키는 기능을 수행할 수 있다. 또한, 식각 저지 패턴(215)은 상기 습식 식각 용액이 복수의 하부 전극들(220)의 아래로 침투하지 못하도록 할 수 있다.
지지대(230)는 상기 복수의 하부 전극들(220)을 서로 연결하여 지지하고, 상기 복수의 하부 전극들(220)을 오픈시키는 복수의 오픈 영역들(OP)을 가지도록 형성될 수 있다.
도 11i를 참조하면, 복수의 하부 전극들(220) 및 지지대(230)를 컨포멀하게 덮도록 유전막(250)을 형성하고, 상기 유전막(250)의 전면에 상부 전극(260)을 형성한다.
지지대(230)에 형성된 오픈 영역(OP, 도 11h 참조)을 통해 소스 가스와 반응 가스를 충분히 공급할 수 있기 때문에, 유전막(250) 및 상부 전극(260)을 원활하고 균일하게 형성할 수 있다.
유전막(250)은 복수의 하부 전극들(220)의 표면, 지지대(230)의 표면, 및 식각 저지 패턴(215)의 상면을 따라 컨포멀하게 형성될 수 있다. 상기 유전막(250)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 고유전 물질막 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 유전막(250)은 상기 복수의 하부 전극들(220)과 후속 공정에서 형성되는 상부 전극(260)을 전기적으로 분리하여, 상기 복수의 하부 전극들(220)과 상기 상부 전극(260)이 커패시터로 기능하도록 구성될 수 있다.
상기 상부 전극(260)은 몰드 패턴(225, 도 11g 참조) 및 제3 희생 마스크(245M, 도 11g 참조)가 제거된 부분을 전체적으로 채울 수 있다. 상기 상부 전극(260)이 되는 도전 물질은 금속 질화막, 금속막 또는 이들이 조합된 물질 중 어느 하나를 포함할 수 있다. 예를 들어, TiN, Ru, TaN, WN, Pt 또는 Ir 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 도전 물질은 화학 기상 증착 방식 또는 원자층 증착 방식으로 형성할 수 있다.
이와 같은 제조 공정을 통해 형성된 커패시터를 포함하는 본 발명의 기술적 사상에 의한 반도체 소자(200)가 형성될 수 있다. 커패시터는 디램(DRAM)과 같은 반도체 소자(200)의 메모리 셀 어레이를 구성할 수 있다. 도시하지는 않았지만, 상기 반도체 소자(200)는 상기 커패시터의 아래에 형성되는 스위칭 어레이를 더 구비할 수 있으며, 상기 스위칭 어레이는 콘택 플러그들(211) 각각에 접속하는 스위칭 트랜지스터들을 포함할 수 있다.
이상에서 설명한 바와 같은 공정을 통하여 제조된 본 발명의 기술적 사상에 의한 반도체 소자(200)는, 오픈 영역(OP)의 산포를 개선할 수 있는 위상 반전 마스크(100, 도 1 참조)를 이용하여, 후속 공정의 원활한 진행을 위해 모든 하부 전극들(220)이 오픈되는 지지대(230)를 포함하므로, 반도체 소자(200)의 신뢰성 및 생산성을 확보할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 위상 반전 마스크, 110: 투광성 기판, 102: 메인 패턴, 104: 더미 패턴, 106: 어시스트 패턴
200: 반도체 소자, 210: 반도체 기판, 220: 하부 전극, 230: 지지대, 250: 유전막, 260: 상부 전극
310: 제2 포토레지스트

Claims (10)

  1. 제1 마스크 영역 및 상기 제1 마스크 영역을 둘러싸는 제2 마스크 영역이 정의된 투광성 기판을 준비하는 단계; 및
    상기 제1 마스크 영역에 제1 방향 및 상기 제1 방향과 수직인 제2 방향을 따라 제1 피치(pitch)로 각각 제1 면적으로 배치된 복수의 메인 패턴들;
    상기 복수의 메인 패턴들을 둘러싸는 적어도 1열로, 상기 제1 피치로 각각 상기 제1 면적보다 작은 제2 면적으로 배치된 복수의 어시스트 패턴들; 및
    상기 제2 마스크 영역에 상기 복수의 어시스트 패턴들을 둘러싸는 복수의 열로, 상기 제1 피치로 각각 상기 제1 면적보다 큰 제3 면적으로 배치된 복수의 더미 패턴들을 형성하는 단계;
    를 포함하는 위상 반전 마스크 제조 방법.
  2. 제1항에 있어서,
    상기 복수의 메인 패턴들은 벌집(honeycomb) 구조로 배치되고,
    육각형의 꼭짓점들에 위치하는 메인 패턴들과 육각형의 중심점에 위치하는 메인 패턴이 육각형 구조를 구성하고,
    상기 육각형 구조의 꼭짓점들에 위치하는 메인 패턴들이 각각 다른 6개의 육각형 구조의 중심점에 위치하는 메인 패턴이 되며,
    상기 육각형 구조의 중심점에 위치하는 메인 패턴이 상기 다른 6개의 육각형 구조의 꼭짓점들에 위치하는 메인 패턴들 중 하나로서 서로 공유되는 위상 반전 마스크 제조 방법.
  3. 제1항에 있어서,
    상기 복수의 더미 패턴들 중 상기 복수의 어시스트 패턴들과 이웃하는 더미 패턴들의 중심을 가상의 선으로 연결하면 4개의 경계선들을 구성하고,
    상기 4개의 경계선들 중, 상기 제1 방향으로 마주보는 2개의 경계선들은 직선이고, 상기 제2 방향으로 마주보는 2개의 경계선들은 파형(wave form)인 위상 반전 마스크 제조 방법.
  4. 셀 영역 및 상기 셀 영역을 둘러싸는 외곽 영역이 정의된 반도체 기판 상에 물질층을 형성하는 단계;
    상기 물질층 상에 몰드층 및 지지대 형성층을 순차적으로 형성하는 단계;
    상기 몰드층 및 상기 지지대 형성층을 식각하여, 상기 물질층을 노출시키는 복수의 홀들을 형성하는 단계;
    상기 복수의 홀들의 내벽에 도전성 물질을 도포하여 복수의 하부 전극들을 형성하는 단계; 및
    투광성 기판에 제1 피치로 각각 제1 면적으로 배치된 복수의 메인 패턴들; 상기 복수의 메인 패턴들을 둘러싸고, 상기 제1 피치로 각각 상기 제1 면적보다 작은 제2 면적으로 배치된 복수의 어시스트 패턴들; 및 상기 복수의 어시스트 패턴들을 둘러싸고, 상기 제1 피치로 각각 상기 제1 면적보다 큰 제3 면적으로 배치된 복수의 더미 패턴들;을 포함하는 위상 반전 마스크를 이용한 포토리소그래피 공정을 통해, 복수의 오픈 영역들이 형성되도록 상기 지지대 형성층을 식각하여, 상기 복수의 하부 전극들 사이를 연결하는 지지대를 형성하는 단계;
    를 포함하는 반도체 소자 제조 방법.
  5. 제4항에 있어서,
    상기 복수의 하부 전극들을 형성하는 단계에서,
    상기 복수의 하부 전극들은 벌집 구조로 배치되고,
    육각형의 꼭짓점들에 위치하는 하부 전극들과 육각형의 중심점에 위치하는 하부 전극이 육각형 구조를 구성하고,
    상기 육각형 구조의 꼭짓점들에 위치하는 하부 전극들이 각각 다른 6개의 육각형 구조의 중심점에 위치하는 하부 전극이 되며,
    상기 육각형 구조의 중심점에 위치하는 하부 전극이 상기 다른 6개의 육각형 구조의 꼭짓점들에 위치하는 하부 전극들 중 하나로서 서로 공유되는 반도체 소자 제조 방법.
  6. 제4항에 있어서,
    상기 지지대를 형성하는 단계에서,
    상기 복수의 메인 패턴들과 대응하는 위치에 상기 복수의 오픈 영역들이 형성되는 반도체 소자 제조 방법.
  7. 제4항에 있어서,
    상기 지지대를 형성하는 단계에서,
    상기 지지대는 4개의 가장자리를 가지는 평판 형태이고,
    상기 4개의 가장자리 중 상기 제1 방향으로 마주보는 2개의 가장자리는 직선인 반도체 소자 제조 방법.
  8. 제7항에 있어서,
    상기 제1 방향으로 마주보는 2개의 가장자리의 주변은 상기 복수의 하부 전극들이 서로 비대칭으로 배치되는 반도체 소자 제조 방법.
  9. 제4항에 있어서,
    상기 지지대를 형성하는 단계에서,
    상기 지지대는 4개의 가장자리를 가지는 평판 형태이고,
    상기 4개의 가장자리 중 상기 제2 방향으로 마주보는 2개의 가장자리는 파형인 반도체 소자 제조 방법.
  10. 제9항에 있어서,
    상기 파형의 곡률 반경은 상기 복수의 오픈 영역들의 곡률 반경보다 큰 반도체 소자 제조 방법.
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