KR20020041205A - 반도체장치의 캐패시터 하부전극 제조방법 - Google Patents

반도체장치의 캐패시터 하부전극 제조방법 Download PDF

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KR20020041205A
KR20020041205A KR1020000071002A KR20000071002A KR20020041205A KR 20020041205 A KR20020041205 A KR 20020041205A KR 1020000071002 A KR1020000071002 A KR 1020000071002A KR 20000071002 A KR20000071002 A KR 20000071002A KR 20020041205 A KR20020041205 A KR 20020041205A
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Abstract

본 발명은 반도체장치의 캐패시터 하부전극 제조방법에 관한 것으로서, 특히, 다중노광으로 적층된 포토레지스트층을 각각 감광시켜 현상하므로서 요철형태의 측면 프로파일을 갖는 하부전극 형성부위를 형성하고 이러한 형성부위의 표면에 도전층으로 하부전극을 형성하므로 정전용량을 증가시키고 이물발생을 감소시킨 반도체장치의 컵형 또는 실린더형 하부전극 제조방법에 관한 것이다. 본 발명은 소정부위에 불순물 확산영역이 형성된 반도체 기판상에 제 1 절연층과 식각정지막을 차례로 형성하는 단계와, 식각정지막상에 제 1 포토레지스트층을 형성하고 불순물 확산영역과 중첩되는 제 1 포토레지스트층의 소정부위를 제 1 노광시키는 단계와, 제 1 포토레지스트층상에 제 2 포토레지스트층을 형성하고 제 1 노광된 부위와 중첩되며 제 1 노광된 부위보다 넓게 제 2 포토레지스트층을 제 2 노광시키는 단계와, 제 2 포토레지스트층상에 제 3 포토레지스트층을 형성하고 제 2 노광된 부위보다 좁게 불순물 확산영역과 중첩되도록 제 3 포토레지스트층을 제 3 노광시키는 단계와, 제 3 내지 제 1 노광된 제 3 내지 제 1 포토레지스트층의 소정부위를 제거하여 제 1 공간을 형성하는 단계와, 제 1 공간에 의하여 노출된 식각정지막과 제 1 절연층을 제거하여 불순물 확산영역을 노출시키는 제 1 공간에서 연장된 제 2 공간을 형성하는 단계와, 제 1 공간과 제 2 공간을 희생층으로 충전하는 단계와, 제 3 내지 제 1 포토레지스트층을 제거하는 단계와, 희생층을 덮도록 식각정지막상에 제 2 절연층을 형성하고 평탄화하여 희생층 표면을 노출시키는 단계와, 희생층을 제거하여 하부전극 형성부위를 마련하는 단계와, 하부전극 형성부위 표면에 도전층을 형성하는 단계를 포함하여 이루어진다.

Description

반도체장치의 캐패시터 하부전극 제조방법{Method of fabricating a capacitor storage electrode in a semiconductor device}
본 발명은 반도체장치의 캐패시터 하부전극 제조방법에 관한 것으로서, 특히, 다중노광으로 적층된 포토레지스트층을 각각 감광시켜 현상하므로서 요철형태의 측면 프로파일을 갖는 하부전극 형성부위를 형성하고 이러한 형성부위의 표면에 도전층으로 하부전극을 형성하므로 정전용량을 증가시키고 이물발생을 감소시킨 반도체장치의 컵형 또는 실린더형 하부전극 제조방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 셀의 싸이즈가 감소함에 따라 캐패시터가 차지하는 면적 또한 감소하게 된다. 따라서, 필요 정전용량(capacitance)를 확보하기 위하여 하부전극 형태를 실린더(cylinder) 형태 내지는 크라운(crown) 또는컵형태(cup type) 구조로 형성한다.
종래 기술의 캐패시터 제조공정에 있어서 실린더 내지는 크라운(crown) 구조의 하부전극을 형성하는 방법은 도전층을 증착 후 에치백을 실시하여 하부전극패턴을 형성한 다음 희생층 산화막을 습식식각으로 제거한다. 이때, 하부전극패턴의 상부는 에치백 때문에 뾰족한 첨점형태를 갖게 된다.
종래 기술에서 캐패시터의 정전용량을 증가시키기 위하여 컵형태의 하부전극을 형성할 경우 높은 높이를 갖는 산화막 두께가 필연적으로 요구되어 하부전극 노드콘택을 정의하기 곤란하며, 실린더형을 형성할 경우에는 하부전극패턴이 구조적으로 불안정하여 이물발생문제를 야기한다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 캐패시터 하부전극 제조공정 단면도이다.
도 1a를 참조하면, P형의 반도체기판(10) 상에 아세닉(As) 또는 인(P) 등의 N형 불순물이 고농도로 도핑된 불순물확산영역(100)을 형성한 후, 반도체기판(10) 상에 제 1 절연층(11)으로 산화막을 형성하고 그 위에 포토레지스트(도시안함)를 도포하여 형성한 후, 포토리쏘그래피(photolithography) 방법으로 제 1 절연층의 소정부위를 제거하여 불순물확산영역을 노출시키는 콘택홀을 형성한다.
포토레지스트패턴을 제거한 다음, 접촉구를 충분히 매립하도록 제 1 절연층(11) 상에 제 1 도전층으로 불순물 P 이온이 도핑된 제 1 다결정실리콘층을 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 증착한다.
그리고, 제 1 다결정실리콘층에 에치백이나 씨엠피(CMP)공정을 실시하여 콘택홀을충전하는 콘택 플러그(contact plug, 12)를 형성한다.
그 다음, 플러그(12)의 노출된 표면을 포함하는 제 1 절연층(11)의 상부 표면에 식각정지층(13)으로 질화막을 CVD(chemical vapor deposition)법으로 증착하여 형성한다.
도 1b를 참조하면, 질화막으로 이루어진 식각정지층(13)상에 제 1 희생막(14)으로 산화막(14)을 CVD로 증착하여 형성한다.
그리고, 제 1 희생막(14) 위에 포토레지스트를 도포한 다음 캐패시터의 하부전극이 형성될 부위를 노출시키는 포토레지스트패턴(도시안함)을 형성한다.
그 다음, 포토레지스트패턴으로 보호되지 않는 부위의 제 1 희생막과 식각정지층을 차례로 제거하여 하부전극이 형성될 공간을 제공하며 플러그(12)의 상부 표면을 노출시키는 개구부를 형성한다.
그리고, 포토레지스트패턴을 제거한다.
도 1c를 참조하면, 개구부의 측면 및 하부 표면, 즉, 플러그(12)의 노출된 표면을 포함하도록 하여 잔류한 제 1 희생막(14)의 노출된 표면에 스토리지전극인 하부전극패턴 형성용으로 비정질실리콘인 α-실리콘층(15)을 증착하여 형성한다. 이때, α-실리콘층은 도전성을 갖기 위하여 불순물이 도핑된 비정질실리콘으로 형성하며, 개구부를 완전히 매립하지 않고 안정적인 하부전극 패턴을 형성할 수 있는 정도의 소정두께로 한다.
그리고, 하부전극패턴을 개구부에 잔류시키기 위하여 제 1 희생막(14)과 비슷한 식각선택비를 갖는 절연막으로 제 2 희생막(16)을 α-실리콘층(15)이 형성된 개구부를 충분히 매립하도록 증착하여 형성한다.
이때, 제 2 희생막(16)은 평탄화성이 우수한 SOG(Silicon On Glass), BPSG(Boro Phospho Silicate Glass) 또는 PSG(Phospho Silicate Glass) 등의 산화막을 두껍게 증착하여 형성한다.
그 다음, 제 2 희생막(16)에 대하여 에치백공정을 실시하여 제 1 희생막(14) 상부에 형성된 α-실리콘층(15)의 표면이 노출되도록 개부부에만 제 1 희생막(16)을 잔류시킨다. 이때, 잔류한 제 1 희생막(16)은 α-실리콘층(15)에 대한 하부전극패턴 형성용 식각시 하부전극 패턴 형성부위를 식각으로부터 보호하는 역할을 한다.
도 1d를 참조하면, 잔류한 제 2 희생막(16)을 식각마스크로 이용하여 노출된 α-실리콘층에 대하여 에치백공정을 실시하여 제 1 희생막(14) 상부 표면에 위치한 α-실리콘층을 제거하여 하부전극패턴(15)을 형성한다. 이때, 형성된 하부전극패턴(15)의 상부 모서리는 에치백공정으로 첨점형태가 되는데, 이 부위는 나머지 하부전극패턴보다 두께가 얇으므로 물리적 스트레스에 취약한 부위이다.
도 1e를 참조하면, 잔류한 제 1, 제 2 희생막을 습식식각으로 제거하여 하부전극패턴(15)을 노출시켜 실린더 형태의 하부전극을 완성한다.
또는, 제 2 희생막만을 제거하고 제 1 희생막은 잔류시켜 컵형태의 하부전극을 제조할 수 있으며, 이러한 하부전극 형태는 유전막의 종류에 따라 적절히 선택한다.
이후, 도시되지는 않았지만, 최종 하부전극(15) 표면에 유전상수값이 뛰어난 Ta2O5를 증착하여 유전막을 형성한 다음, 산소 분위기에서 유전막에 후처리공정을 실시하여 유전막의 특성을 좋게한다. 이는, 유전막이 일반적으로 Ta2O5-x로 이루어져 있으므로 이상적인 유전막의 유전상수값을 얻기 위하여 Ta2O5로 이루어진 분자식을 형성하기 위함이다.
그리고, 유전막의 표면에 TiN층을 증착하여 상부전극인 금속 플레이트전극을 형성하므로서 캐패시터를 제조한다.
그러나, 상술한 종래의 캐패시터 제조방법은 컵형태의 하부전극을 형성할 경우 높은 높이를 갖는 산화막 두께가 필연적으로 요구되어 하부전극 노드콘택을 정의하기 곤란하며, 실린더형을 형성할 경우에는 하부전극패턴이 구조적으로 불안정하여 이물발생문제가 있다.
따라서, 본 발명의 목적은 다중노광으로 적층된 포토레지스트층을 각각 감광시켜 현상하므로서 요철형태의 측면 프로파일을 갖는 하부전극 형성부위를 형성하고 이러한 형성부위의 표면에 도전층으로 하부전극을 형성하므로 정전용량을 증가시키고 이물발생을 감소시킨 반도체장치의 컵형 또는 실린더형 하부전극 제조방법을 제공하는데 있다.
상술한 목적을 위하여 본 발명에 따른 반도체장치의 캐패시터 하부전극 제조방법은 소정부위에 불순물 확산영역이 형성된 반도체 기판상에 제 1 절연층과 식각정지막을 차례로 형성하는 단계와, 상기 식각정지막상에 제 1 포토레지스트층을 형성하고 상기 불순물 확산영역과 중첩되는 상기 제 1 포토레지스트층의 소정부위를 제 1 노광시키는 단계와, 상기 제 1 포토레지스트층상에 제 2 포토레지스트층을 형성하고 상기 제 1 노광된 부위와 중첩되며 상기 제 1 노광된 부위보다 넓게 상기 제 2 포토레지스트층을 제 2 노광시키는 단계와, 상기 제 2 포토레지스트층상에 제 3 포토레지스트층을 형성하고 상기 제 2 노광된 부위보다 좁게 상기 불순물 확산영역과 중첩되도록 상기 제 3 포토레지스트층을 제 3 노광시키는 단계와, 상기 제 3 내지 제 1 노광된 상기 제 3 내지 제 1 포토레지스트층의 소정부위를 제거하여 제 1 공간을 형성하는 단계와, 상기 제 1 공간에 의하여 노출된 상기 식각정지막과 상기 제 1 절연층을 제거하여 상기 불순물 확산영역을 노출시키는 상기 제 1 공간에서 연장된 제 2 공간을 형성하는 단계와, 상기 제 1 공간과 제 2 공간을 희생층으로 충전하는 단계와, 상기 제 3 내지 제 1 포토레지스트층을 제거하는 단계와, 상기 희생층을 덮도록 상기 식각정지막상에 제 2 절연층을 형성하고 평탄화하여 상기 희생층 표면을 노출시키는 단계와, 상기 희생층을 제거하여 하부전극 형성부위를 마련하는 단계와, 상기 하부전극 형성부위 표면에 도전층을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체장치의 캐패시터 하부전극 제조공정 단면도
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 캐패시터 하부전극 제조공정 단면도
본 발명은 반도체 메모리장치 등에 사용되는 캐패시터에 있어서 소자 크기가 다운-싸이징됨에 따라 셀의 크기가 더욱 작아지므로, 캐패시터의 캐패시턴스를 증가시켜 소자의 리프레쉬 특성을 개선하기 위하여 단순한 원통 내지는 실린더 구조의 하부전극 대신 측면 프로파일이 요철형태를 갖는 항아리 형태의 하부전극을 형성한다.
즉, 하부전극 형성부위를 기판의 소정부위에 마련하기 위하여 제 1 포토레지스트층을 절연층상에 형성한 다음 제 1 노광을 실시하여 제 1 포토레지스트층의 소정 부위를 노광시키고, 다시 제 1 포토레지스트층상에 제 2 포토레지스트층을 형성하고 제 1 노광부위를 포함하도록 제 2 노광을 실시하여 제 2 포토레지스트층의 소정부위를 노광시킨 다음, 다시 제 2 포토레지스트층상에 제 3 포토레지스트층을 형성한 후 제 3 노광을 실시하여 제 3 포토레지스트층의 소정 부위를 노광시킨다.
이와 같이, 본 발명에서는 일부가 서로 중첩되도록 다중노광으로 다수개의 적층된 포토레지스트층을 노광시킨 다음 1회의 현상으로 다수개의 포토레지스트층의 감광부위를 제거하여 불규칙한 단면 프로파일을 갖는 하부전극 형성부위를 준비한다.
그리고, 하부전극 형성부위를 소정의 희생층으로 매립한 다음 다수개의 포토레지스트층을 제거한 다음, 희생층과 식각선택비가 큰 절연물질층을 기판상에 형성한 후 평탄화하여 잔류한 희생층 표면을 노출시킨 후, 잔류한 희생층을 습식식각 등의 방법으로 제거한다.
그 다음, 희생층이 제거되어 생긴 공간 표면에 도전층을 소정 두께로 형성하여 컵형태 하부전극을 형성한다.
선택적으로, 도전층 형성후 절연물질층도 제거하면 실린더형 하부전극이 완성된다.
이후, 노출된 하부전극 표면에 유전막과 상부전극을 차례로 적층시켜 캐패시터를 완성한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 캐패시터 하부전극 제조공정 단면도이다.
도 2a를 참조하면, 반도체 기판인 p형의 실리콘 기판(20) 상에 아세닉(As) 또는 인(P) 등의 n형 불순물이 고농도로 도핑된 불순물확산영역(21)을 형성한 후, 반도체 기판(20) 상에 제 1 절연층(22)으로 산화막을 형성하고 그 위에 식각정지층(23)으로 질화막을 증착하여 형성한다.
그리고, 식각정지층(23)상에 제 1 포토레지스트층(240)을 도포하여 형성한 후, 상기 불순물 확산영역(21)과 중첩되는 부위를 포함하도록 제 1 포토레지스트층(23)을 제 1 노광시켜 제 1 변성막(도시안함)을 형성한다.
그 다음, 제 1 변성막을 포함하는 제 1 포토레지스트층(240)상에 제 2 포토레지스트층(241)을 도포하여 형성한 후, 상기 제 1 변성막과 중첩되며 제 1 변성막의 넓이보다 넓은 부위의 제 2 포토레지스트층(241)을 제 2 노광시켜 제 2 변성막(도시안함)을 형성한다.
그리고, 제 2 변성막을 포함하는 제 2 포토레지스트층(241)상에 제 3 포토레지스트층(242)을 도포하여 형성한 후, 상기 제 2 변성막과 중첩되며 제 2 변성막의 넓이보다 좁은 부위의 제 3 포토레지스트층(242)을 제 3 노광시켜 제 3 변성막(도시안함)을 형성한다.
필요에 따라 상기와 같은 포토레지스트층 도포 및 노광과정을 복수회 실시하여 복수개의 변성막을 형성할 수 있다.
그 다음, 제 1 내지 제 3 포토레지스트층(240,241,242)의 제 1 내지 제 3 변성막을 현상(development)하여 제거하므로 식각정지층(23)의 표면을 노출시키며 측면 프로파일이 불규칙한 요철형태의 제 1 공간을 형성한다.
그리고, 잔류한 제 1 내지 제 3 포토레지스트층(240,241,242)을 식각마스크로 이용하는 건식식각 등의 비등방성식각으로 노출된 식각정지막(23)과 제 1 절연층(22)을 제거하여 불순물 확산영역(21)의 표면을 노출시키는 제 2 공간을 형성하므로 상기 제 1 공간과 함께 하부전극 형성부위를 마련한다.
도 2b를 참조하면, 하부전극 형성부위를 충분히 매립하도록 제 1 희생층(25)을 형성한다. 이때, 제 1 희생층(25)은 SOG(spin on glass)로 형성할 수 있다.
그리고, 제 1 희생층의 표면에 에치백 등으로 평탄화공정을 실시하여 제 3 포토레지스트층(242)의 표면을 노출시킨다.
그리고, SOG로 이루어진 제 1 희생층의 특성을 안정화시키기 위하여 제 1 베이킹(baking)을 실시한다. 이때, 제 1 베이킹(baking)은 약 80 - 120℃에서 2-3회 실시하므로 SOG내의 수분 및 솔벤트 성분을 제거한다.
그 다음, 제 2 베이킹과 제 1 내지 제 3 포토레지스트층 제거를 동시에 수행하기 위하여 기판을 약 240℃에서 산소 플라즈마를 사용하는 제 2 베이킹을 실시한다.
따라서, 잔류한 제 1 희생층(25)의 구조적 안정성이 향상되고 동시에 제 1 내지 제 3 포토레지스트층이 제거되어 식각정지막(23)의 표면이 노출되어 제 1 희생층(25)의 일부가 식각정지막(23) 상부로 돌출된 형태를 갖게 된다.
도 2c를 참조하면, 노출된 제 1 희생층(25)을 충분히 덮는 두께로 식각정지막(23)상에 제 2 절연층(26)을 형성한다. 이때, 제 2 절연층(26)은 제 1 희생층(25)과 식각선택비가 큰 절연물질을 사용하여 형성하며 PE-TEOS를 증착하여 형성할 수 있다. PE-TEOS는 SOG와의 식각선택비가 약 7배 정도 차이가 난다.
그리고, PE-TEOS로 제 2 절연층(26)을 형성한 경우, 제 3 베이킹공정을 고주파 플라즈마와 고주파전력 50kHz-13.5MHz 및 500-550℃의 조건으로 실시할 수 있다.
그리고, 제 1 희생층(25)의 표면이 노출되도록 제 2 절연층(26)의 표면을 평탄화시킨다. 이때, 평탄화는 화학기계적연마 또는 에치백으로 실시할 수 있다.
도 2d를 참조하면, 제 1 희생층을 습식식각으로 제거하여 불순물 확산영역(21)의 표면을 노출시키는 개구부(H)를 형성한다. 따라서, 개구부의 표면이 불규칙한 요철 형태를 가지므로 하부전극 형성 표면적이 증가된다.
도 2e를 참조하면, 개구부의 내부 표면을 포함하는 제 2 절연층(26)상에 도전층(27)을 소정 두께로 형성한다. 이때, 도전층(27)은 도핑된 폴리실리콘이나 금속을 사용하여 형성하되 유전막 형성부위의 면적이 최대가 되도록 개구부를 매립하지 않는 두께를 갖도록 증착한다.
그리고, 도전층을 이웃한 셀의 도전층과 분리되도록 포토리쏘그래피로 패터닝하여 잔류한 도전층으로 이루어진 컵형태의 캐패시터의 하부전극(27)을 제조한다.
선택적으로, 제 2 절연층을 습식식각으로 제거하여 식각정지막 상브로 돌출된 형태의 실린더형 하부전극(27)을 형성할 수 있다.
이후, 도시되지는 않았지만, 최종 하부전극(27) 표면에 유전막과 상부전극을 차례로 형성하여 캐패시터 소자를 완성한다.
따라서, 본 발명은다단계로 굴곡을 갖는 하부전극을 다층감광막에 대한 다중노광으로 형성하므로서 캐패시터의 정전용량을 극대화하며 동시에 하부전극 패터닝시 이물발생을 감소시켜 하부전극들간의 전기적 단락을 방지하므로 소자의 신뢰성을 향상시키는 장점이 있다.

Claims (5)

  1. 소정부위에 불순물 확산영역이 형성된 반도체 기판상에 제 1 절연층과 식각정지막을 차례로 형성하는 제 1 단계와,
    상기 식각정지막상에 제 1 포토레지스트층을 형성하고 상기 불순물 확산영역과 중첩되는 상기 제 1 포토레지스트층의 소정부위를 제 1 노광시키는 제 2 단계와,
    상기 제 1 포토레지스트층상에 제 2 포토레지스트층을 형성하고 상기 제 1 노광된 부위와 중첩되며 상기 제 1 노광된 부위보다 넓게 상기 제 2 포토레지스트층을 제 2 노광시키는 제 3 단계와,
    상기 제 2 포토레지스트층상에 제 3 포토레지스트층을 형성하고 상기 제 2 노광된 부위보다 좁게 상기 불순물 확산영역과 중첩되도록 상기 제 3 포토레지스트층을 제 3 노광시키는 제 4 단계와,
    상기 제 3 내지 제 1 노광된 상기 제 3 내지 제 1 포토레지스트층의 소정부위를 제거하여 제 1 공간을 형성하는 제 5 단계와,
    상기 제 1 공간에 의하여 노출된 상기 식각정지막과 상기 제 1 절연층을 제거하여 상기 불순물 확산영역을 노출시키는 상기 제 1 공간에서 연장된 제 2 공간을 형성하는 제 6 단계와,
    상기 제 1 공간과 제 2 공간을 희생층으로 충전하는 제 7 단계와,
    상기 제 3 내지 제 1 포토레지스트층을 제거하는 제 8 단계와,
    상기 희생층을 덮도록 상기 식각정지막상에 제 2 절연층을 형성하고 평탄화하여 상기 희생층 표면을 노출시키는 제 9 단계와,
    상기 희생층을 제거하여 하부전극 형성부위를 마련하는 제 10 단계와,
    상기 하부전극 형성부위 표면에 도전층을 형성하는 제 11 단계로 이루어진 반도체장치의 캐패시터 하부전극 제조방법.
  2. 청구항 1에 있어서,
    상기 제 11 단계 이후,
    상기 제 2 절연층을 제거하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 하부전극 제조방법.
  3. 청구항 1에 있어서,
    상기 희생층과 상기 제 2 절연층은 서로 식각선택비가 큰 물질로 형성하는 것이 특징인 반도체장치의 하부전극 제조방법.
  4. 청구항 1에 있어서,
    상기 희생층은 스핀온 글래스(spin on glass)로 형성하고 상기 제 2 절연층은 PE-TEOS로 형성하는 것이 특징인 반도체장치의 하부전극 제조방법.
  5. 청구항 1에 있어서,
    상기 제 11 단계 이후,
    상기 도전층상에 유전막과 상부전극을 차례로 형성하여 캐패시터를 완성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 하부전극 제조방법.
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