KR101810531B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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KR101810531B1
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Abstract

반도체 장치의 제조 방법에서, 기판 상에 커패시터 콘택이 개재된 층간 절연막을 형성한다. 상기 층간 절연막 상에 상기 커패시터 콘택을 노출하는 개구를 갖는 제1 상부 전극을 형성한다. 상기 개구의 측벽 상에 제1 유전층 패턴을 형성한다. 상기 개구 내의 상기 제1 유전층 패턴 및 상기 커패시터 콘택 상에 하부 전극을 형성한다. 상기 개구 내의 상기 하부 전극 및 상기 제1 유전층 패턴의 상면 상에 제2 유전층 패턴을 형성한다. 상기 제2 유전층 패턴 상에 상기 개구를 채우며 상기 제1 상부 전극과 접촉하는 제2 상부 전극을 형성한다. 상기 반도체 장치는 커패시터의 하부 전극 쓰러짐을 방지할 수 있다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 커패시터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
디램(DRAM)과 같은 반도체 장치의 고집적화 경향에 따라, 소자가 차지하는 면적은 줄어드는 반면 필요한 정전용량은 유지 또는 증가하고 있으므로, 제한된 면적 내에서 효율적으로 정전 용량 증가를 구현하기 위한 기술이 요구되고 있다. OCS(one cylinder storage) 형태의 커패시터에서는, 하부 전극의 치수(dimension)가 작아짐에 따라 하부 전극의 높이를 증가시켜 유효 전극 면적을 증가시키는 연구가 수행되어 왔다. 한편, 하부 전극의 종횡비(aspect ratio)가 증가하는 경우, 하부 전극을 형성하는 단계에서 하부 전극이 쓰러지는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 커패시터의 하부 전극 쓰러짐을 방지하는 반도체 장치를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 커패시터의 하부 전극 쓰러짐을 방지하는 반도체 장치의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법에서, 기판 상에 커패시터 콘택이 개재된 층간 절연막을 형성한다. 상기 층간 절연막 상에 상기 커패시터 콘택을 노출하는 개구를 갖는 제1 상부 전극을 형성한다. 상기 개구의 측벽 상에 제1 유전층 패턴을 형성한다. 상기 개구 내의 상기 제1 유전층 패턴 및 상기 커패시터 콘택 상에 하부 전극을 형성한다. 상기 개구 내의 상기 하부 전극 및 상기 제1 유전층 패턴의 상면 상에 제2 유전층 패턴을 형성한다. 상기 제2 유전층 패턴 상에 상기 개구를 채우며 상기 제1 상부 전극과 접촉하는 제2 상부 전극을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 상부 전극들은 도핑된 폴리실리콘, 실리콘-게르마늄, 금속 또는 금속 질화물을 사용하여 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 유전층 패턴은, 상기 개구에 의해 노출된 상기 제1 상부 전극의 내벽 상에 상기 제1 유전층을 형성하고, 상기 제1 유전층에 이방성 식각 공정을 수행하여 상기 개구에 의해 노출된 상기 제1 상부 전극의 측벽 상에 상기 제1 유전층 패턴을 잔류시킴에 따라 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 커패시터 콘택, 상기 제1 유전층 패턴 및 상기 제1 상부 전극 상에 하부 전극막을 형성하고, 상기 제1 유전층 패턴 및 상기 제1 상부 전극의 상면들이 노출될 때까지 상기 하부 전극막을 평탄화함으로써 상기 제1 유전층 패턴 상에 상기 커패시터 콘택에 접촉하는 상기 하부 전극을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 유전층 패턴은, 상기 하부 전극, 상기 제1 유전층 패턴의 상면 및 상기 제1 상부 전극 상에 제2 유전층을 형성하고, 상기 제1 상부 전극 상에 형성된 상기 제2 유전층의 일부를 제거하여 상기 제1 상부 전극의 상면 일부를 노출시킴에 따라 형성될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 장치의 제조 방법에서, 복수의 커패시터 콘택들이 개재된 층간 절연막 상에 제1 상부 전극을 형성한다. 상기 제1 상부 전극에 상기 커패시터 콘택들을 각각 노출하는 복수의 개구들을 형성한다. 상기 개구들에 의해 노출된 상기 제1 상부 전극의 측벽들 상에 각각 제1 유전층 패턴들을 형성한다. 상기 개구들 내부의 상기 제1 유전층 패턴 및 상기 커패시터 콘택 상에 각각 복수의 하부 전극들을 형성한다. 상기 개구들 내부의 복수의 하부 전극들, 상기 제1 유전층 패턴들 및 상기 제1 상부 전극의 일부 상에 적어도 하나의 제2 유전층 패턴을 형성한다. 상기 제1 상부 전극 및 상기 제2 유전층 패턴 상에 상기 제1 상부 전극과 접촉하는 제2 상부 전극을 형성한다.
예시적인 실시예들에 있어서, 상기 개구들의 내부에서 상기 하부 전극들을 덮는 제2 유전층을 상기 제1 상부 전극 상에 형성하고, 상기 제2 유전층을 패터닝하여 상기 복수의 제1 유전층 패턴들과 각각 연결되는 복수의 제2 유전층 패턴들을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 제2 유전층 패턴들의 상면의 폭은 상기 제1 상부 전극에 형성된 상기 개구들의 폭보다 실질적으로 클 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 제2 유전층 패턴들의 상면 아웃라인(outline)은 상기 개구의 아웃라인 형상과 닮은 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제2 유전층 패턴은, 상기 개구들의 내부에서 상기 하부 전극들을 덮는 제2 유전층을 상기 제1 상부 전극 상에 형성하고, 상기 제1 상부 전극의 에지 부분 상에 형성된 제2 유전층 부분을 제거함으로써 상기 제1 상부 전극의 에지 부분의 상면을 노출시킴에 따라 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 상부 전극은 노출된 상기 제1 상부 전극의 에지 부분과 접촉하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 유전층 패턴은, 상기 개구들의 내부에서 내벽들을 덮는 제2 유전층을 상기 제1 상부 전극 상에 형성하고, 제1 상부 전극 상의 상기 제2 유전층을 관통하는 복수의 홀들을 형성함에 따라 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 복수의 하부 전극들은 제1 방향 및 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 이격되어 있고, 상기 복수의 홀들은 상기 제1 방향 및 상기 제2 방향 사이의 대각선 방향으로 인접한 하부 전극들 사이의 영역에 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 상부 전극은 상기 복수의 홀들에 의해 노출된 상기 제1 상부 전극의 상면과 접촉하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 상부 전극 및 상기 제2 상부 전극이 접촉하는 부분에 오믹층이 더 형성될 수 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 개구를 갖는 제1 상부 전극을 형성하고, 상기 개구의 측벽 상에 제1 유전층 패턴을 형성하며, 상기 개구 내부의 상기 제1 유전층 패턴 및 상기 개구의 저면 상에 하부 전극을 형성한다. 상기 개구 내부의 상기 하부 전극 상에 제1 유전층 패턴과 연결되는 제2 유전층 패턴을 형성하고, 이후 상기 제2 유전층 패턴 상에 상기 개구를 매립하며 상기 제1 상부 전극과 전기적으로 연결되는 제2 상부 전극을 형성한다. 상기 반도체 장치는 종횡비가 크더라도 커패시터의 하부 전극 쓰러짐(leaning)을 방지할 수 있다.
도 1 내지 도 7은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도이고, 도 9는 도 8의 A-A' 선을 따라 자른 단면도이다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도이고, 도 11은 도 10의 A-A' 선을 따라 자른 단면도이다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도이고, 도 13은 도 12의 A-A' 선을 따라 자른 단면도이다.
도 14는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
도 1 내지 도 7은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 1을 참조하면, 기판(100)에 소자 분리막(105)을 형성하고, 기판(100) 상에 게이트 구조물(110)을 형성한다. 게이트 구조물(110)은 기판(100) 상면에 실질적으로 평행한 제1 방향(도 1의 x 방향)을 따라 다수 개로 형성될 수 있고, 상기 제1 방향에 실질적으로 수직한 제2 방향(도 1의 y 방향)으로 연장될 수 있다. 한편, 기판(100)은 셀 영역(cell region) 및 주변 회로 영역(peripheral circuit region)을 포함할 수 있고, 도 1에는 설명의 편의를 위하여 셀 영역만을 도시하였다.
게이트 구조물(110)은 기판(100) 상에 게이트 절연막, 게이트 전극막 및 게이트 마스크층을 순차적으로 형성한 후, 사진 식각 공정을 이용하여 이들을 패터닝함으로써 형성할 수 있다. 이에 따라, 게이트 구조물(110)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(112), 게이트 전극(114) 및 게이트 마스크(116)를 포함하도록 형성될 수 있다.
게이트 구조물(110)을 커버하는 스페이서 막을 형성한 후, 상기 스페이서 막을 이방성 식각 공정을 통해 부분적으로 제거함으로써 게이트 구조물(110)의 측벽 상에 스페이서(118)를 형성할 수 있다.
이후, 게이트 구조물(110) 및 스페이서(118)를 이온 주입 마스크로 사용하여 기판(100) 상부에 불순물들을 주입함으로써, 게이트 구조물(110)에 인접한 기판(100) 상부에 불순물 영역(102)을 형성한다. 불순물 영역(102)은 제1 및 제2 소스/드레인 영역들(102a, 102b)을 포함할 수 있다.
도 2를 참조하면, 게이트 구조물(110) 및 스페이서(118)을 커버하는 제1 층간 절연막(120)을 기판(100) 상에 형성한다.
예시적인 실시예들에 따르면, 제1 층간 절연막(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등을 사용하여 화학 기상 증착(chemical vapor deposition) 공정, 원자층 적층(atomic layer deposition) 공정, 스퍼터링(sputtering) 공정, 스핀 코팅(spin coating) 공정, 또는 이들의 조합에 의해 형성될 수 있다. 예를 들면, 상기 실리콘 산화물은 BPSG (boro-phospho-silicate glass), TOSZ (tonen silazene), USG (undoped silicate glass), SOG (spin-on glass), FOX (flowable oxide), TEOS (tetraethylortho silicate) 또는 HDP-CVD (high density plasma chemical vapor deposition) 산화물 등을 포함할 수 있다.
제1 층간 절연막(120)을 관통하는 제1 개구들(121, 123)을 형성하여 제1 및 제2 소스/드레인 영역들(102a, 102b)을 노출시키고, 상기 제1 개구들(121, 123)을 채우는 제1 도전막을 기판(100) 및 제1 층간 절연막(120) 상에 형성한다. 상기 제1 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다. 제1 층간 절연막(120)의 상면이 노출될 때까지 상기 제1 도전막 상부를 평탄화하여, 제1 및 제2 소스/드레인 영역들(102a, 102b)에 각각 전기적으로 연결되는 제1 및 제2 플러그들(122, 124)을 형성한다.
제1 층간 절연막(120) 및 제1 및 제2 플러그들(122, 124) 상에 제2 층간 절연막(130)을 형성하고, 제2 층간 절연막(130)을 관통하는 제2 개구(131)을 형성하여, 제1 플러그(122)를 노출시킨다. 제2 개구(131)를 채우는 제2 도전막을 기판(100), 제1 플러그(122) 및 제2 층간 절연막(130) 상에 형성한다. 상기 제2 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다. 제2 층간 절연막(130)의 상면이 노출될 때까지 상기 제2 도전막 상부를 평탄화하여, 제1 플러그(122)에 전기적으로 연결되는 비트 라인 콘택(135)을 형성한다.
이후, 비트 라인 콘택(135)에 접촉하는 제3 도전막을 제2 층간 절연막(130) 상에 형성하고 패터닝하여, 비트 라인 콘택(135)에 전기적으로 연결되는 비트 라인(140)을 형성한다. 비트 라인(140)은 상기 제1 방향을 따라 연장될 수 있다. 상기 제3 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다.
비트 라인(140)을 커버하는 제3 층간 절연막(150)을 제2 층간 절연막(130) 상에 형성한다.
이후, 제2 및 제3 층간 절연막들(130, 150)을 관통하는 제3 개구(151)을 형성하여 제2 플러그(124)을 노출시킨다. 상기 제3 개구(151)를 채우는 제4 도전막을 제2 플러그들(124) 및 제3 층간 절연막(150) 상에 형성한다. 상기 제4 도전막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드 등을 사용하여 형성될 수 있다. 제3 층간 절연막(150)의 상면이 노출될 때까지 상기 제4 도전막 상부를 평탄화하여, 제2 플러그(124)에 전기적으로 연결되는 커패시터 콘택(155)을 형성한다.
도 3을 참조하면, 커패시터 콘택(155) 및 제3 층간 절연막(150) 상에 제1 상부 전극막(도시되지 않음)을 형성하고, 상기 제1 상부 전극막을 관통하는 제4 개구(165)를 형성하여 커패시터 콘택(155) 및 커패시터 콘택(155) 주변의 제3 층간 절연막(150) 상면을 노출시킨다. 이에 따라, 제3 층간 절연막(150) 상에 제4 개구(165)를 구비하는 제1 상부 전극(162)이 형성된다.
예시적인 실시예들에 따르면, 상기 상부 전극막은 도핑된 폴리실리콘, 도핑된 실리콘-게르마늄, 금속, 금속 질화물 등의 도전성 물질을 사용하여 화학 기상 증착 공정, 원자층 적층 공정 등에 의해 형성될 수 있다. 제4 개구(165)에 의해 노출된 제1 상부 전극(162)의 측벽 상에 후속 공정에서 유전층 패턴들 및 하부 전극이 형성되므로, 제1 상부 전극(162)은 하부 전극 형성을 위한 몰드막(mold layer)으로 작용할 수 있다.
상기 상부 전극막이 형성되기 전에 제3 층간 절연막(150) 상에 식각 저지막(도시되지 않음)이 더 형성될 수도 있다. 상기 식각 저지막은 제3 층간 절연막과 식각 선택비를 갖는 물질을 사용하여 형성될 수 있다.
도 4를 참조하면, 제4 개구(165)에 의해 노출된 제1 상부 전극(162)의 측벽 상에 제1 유전층 패턴(172)을 형성한다. 예시적인 실시예들에 따르면, 제1 상부 전극(162) 상에 제4 개구(165) 내벽을 따라 콘포말(conformal)하게 제1 유전층(도시되지 않음)을 형성하고, 상기 제1 유전층에 이방성 식각 공정을 수행함으로써 제4 개구(165)의 측벽 상에 제1 유전층 패턴(172)을 잔류시킨다. 이에 따라, 상기 이방성 식각 공정에 의해 제4 개구(165)의 저면 상에 형성된 상기 제1 유전층 부위가 제거되고 커패시터 콘택(155) 및 제3 층간 절연막(150) 상면이 노출될 수 있다.
예시적인 실시예들에 따르면, 상기 제1 유전층은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 란탄 산화물, 이트륨 산화물, 란탄 알루미늄 산화물, 탄탈륨 산화물 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 상기 제1 유전층은 화학 기상 증착 공정, 원자층 적층 공정 등을 사용하여 형성될 수 있다.
한편, 제1 유전층 패턴(172)은 제1 상부 전극(162) 및 후속 공정에서 형성될 하부 전극 사이에 형성되어 유전층으로 작용할 수 있도록 제4 개구(165)에 의해 노출된 제1 상부 전극(162)의 측벽 전체 상에 형성될 수 있다.
도 5를 참조하면, 제4 개구(165)에 의해 노출된 커패시터 콘택(155) 및 제3 층간 절연막(150), 제1 유전층 패턴(172) 및 제1 상부 전극(162) 상에 하부 전극막(도시되지 않음)을 형성하고, 제1 상부 전극(162)의 상면을 덮는 상기 하부 전극막 부위를 제거함으로써 제4 개구(165) 내벽 상에 하부 전극(185)을 형성한다.
예시적인 실시예들에 따르면, 하부 전극(185)은 컵 형상 또는 바닥이 막힌 실린더 형상을 가질 수 있다. 또한, 하부 전극(185)의 수평 단면은 원형, 타원형, 다각형 등 다양한 형상으로 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 하부 전극막은 텅스텐, 티타늄, 탄탈륨, 몰리브덴, 이리듐, 하프늄, 지르코늄, 루테늄, 백금, 니켈, 알루미늄, 구리, 텅스텐 질화물, 알루미늄 질화물, 탄탈륨 질화물, 티타늄 질화물, 몰리브덴 질화물, 하프늄 질화물, 지르코늄 질화물, 불순물들이 도핑된 폴리실리콘 등을 사용하여 형성될 수 있다. 상기 하부 전극막은 화학 기상 증착 공정, 원자층 적층 공정, 스퍼터링 등을 사용하여 형성될 수 있다.
예시적인 실시예들에 따르면, 상기 하부 전극막 상에 제4 개구(165)를 매립하는 희생막(도시되지 않음)을 형성한 후, 제1 상부 전극(162) 상면이 노출될 때까지 상기 하부 전극막 상부를 평탄화함으로써 제4 개구(165) 내에 하부 전극(185)이 형성될 수 있다. 상기 평탄화 공정은 에치백(etch-back) 공정, 화학 기계적 연마(chemical mechanical polishing) 공정 등에 의해 수행될 수 있다. 이후, 상기 희생막이 제거될 수 있다.
다른 실시예들에 따르면, 희생막을 형성하지 않고 에치백 공정을 사용하여 하부 전극(185)을 형성할 수 있다. 제4 개구(165)의 폭이 좁은 경우, 상기 하부 전극막을 형성하는 과정에서 하부 전극막 재료가 제4 개구(165) 내부로 매립됨에 따라 제4 개구(165) 저면 상에 형성되는 하부 전극막의 두께는 제1 상부 전극(162) 상면 상에 형성되는 하부 전극막의 두께보다 클 수 있다. 이에 따라, 제1 상부 전극(162)의 상면이 노출될 때까지 상기 하부 전극막 상에 에치백 공정을 수행할 때, 제4 개구(165) 저면 상에 형성되는 상기 하부 전극막은 잔류할 수 있다. 즉, 제4 개구(165)의 측벽 및 저면 상의 상기 하부 전극막 부분들만이 잔류할 때까지 에치백 공정을 수행함에 따라, 제4 개구(165)의 저면 및 측벽 상에 하부 전극(185)이 형성될 수 있다.
한편, 하부 전극(185)의 저면은 커패시터 콘택(155)와 접촉하며, 제4 개구(165)에 의해 노출된 제1 상부 전극(162)의 측벽은 제1 유전층 패턴(172)에 의해 둘러싸여 하부 전극(185)과 직접 접촉하지 않는다. 예시적인 실시예들에 따르면, 하부 전극(185)의 최상면은 제1 유전층 패턴(172)과 실질적으로 동일 평면 상에 있을 수 있다. 이와는 달리, 하부 전극(185)의 최상면은 제1 유전층 패턴(172)보다 높이가 낮게 형성될 수도 있다.
도 6을 참조하면, 하부 전극(185) 및 제1 유전층 패턴(172) 상에 제2 유전층 패턴(174)이 형성된다. 제2 유전층 패턴(174)은 제4 개구(165)를 채우지 않을 정도의 두께로 형성되며, 제1 유전층 패턴(172)과 연결되어 하부 전극(185)을 둘러싼다.
예시적인 실시예들에 따르면, 제2 유전막 패턴(174)은 하부 전극(155), 제1 유전층 패턴(172) 및 제1 상부 전극(162) 상에 제2 유전층(도시되지 않음)을 형성하고, 제1 상부 전극(162) 상에 형성된 상기 제2 유전층 부분을 제거함으로써 형성될 수 있다. 상기 제2 유전층은 실리콘 산화물, 실리콘 질화물, 하프늄 산화물, 알루미늄 산화물, 란탄 산화물, 이트륨 산화물, 란탄 알루미늄 산화물, 탄탈륨 산화물 등을 사용하여 형성될 수 있다. 이들은 단독으로 또는 서로 혼합되어 사용될 수 있다. 상기 제2 유전층은 화학 기상 증착 공정, 원자층 적층 공정 등을 사용하여 형성될 수 있다. 예시적인 실시예들에 따르면, 상기 제2 유전층은 제1 유전층 패턴(172)과 실질적으로 동일한 재료를 사용하여 형성될 수도 있다. 이와는 달리, 상기 제2 유전층은 제1 유전층 패턴(172)과 상이한 재료를 사용하여 형성될 수도 있다.
한편, 제2 유전층 패턴(174)의 상면 아웃라인은 제1 상부 전극(162) 상에 형성된 제4 개구(165) 아웃라인의 형상과 닮은 형상을 가질 수 있다.
도 7을 참조하면, 제1 상부 전극(162) 및 제2 유전층 패턴(174) 상에 제4 개구(165)를 채우는 제2 상부 전극(164)을 형성할 수 있다. 예시적인 실시예들에 따르면, 제2 상부 전극(164)은 도핑된 폴리실리콘, 도핑된 실리콘-게르마늄, 금속, 금속 질화물 등의 도전성 물질을 사용하여 화학 기상 증착 공정, 원자층 적층 공정 등에 의해 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 상부 전극(164)은 제1 상부 전극(162)과 실질적으로 동일한 물질을 사용하여 형성될 수 있다.
제1 유전층 패턴(172) 및 제2 유전층 패턴(174)이 연결되어 하부 전극(185) 주위를 둘러싸며, 제1 상부 전극(162) 및 제2 상부 전극(164)이 연결되어 제1 유전층 패턴(172) 및 제2 유전층 패턴(174)을 둘러싼다. 따라서, 제1 유전층 패턴(172) 및 제2 유전층 패턴(174), 하부 전극(185) 및 제1 상부 전극(162) 및 제2 상부 전극(164)을 포함하는 상부 전극(160)이 커패시터를 구성할 수 있다.
전술한 공정들을 수행함으로써, 상기 반도체 장치가 완성된다.
본 발명의 예시적인 실시예들에 따르면, 제4 개구(165)를 갖는 제1 상부 전극(162)을 형성하고, 제4 개구(165)에 의해 노출된 제1 상부 전극(162)의 측벽 상에 제1 유전층 패턴(172)을 형성한다. 이후, 제1 유전층 패턴(172) 및 제4 개구(165)의 내벽 상에 하부 전극(185)을 형성하고, 하부 전극(185) 상에 제1 유전층 패턴(172)과 연결되는 제2 유전층 패턴(174)을 형성한다. 이후, 제2 유전층 패턴(174) 및 제1 상부 전극(162) 상에 제2 상부 전극(164)을 형성한다. 상기 반도체 장치는 제1 상부 전극(162)을 몰드막으로 사용하여 유전층 패턴들(172, 174) 및 하부 전극(185)을 형성하므로, 종횡비가 크더라도 커패시터의 하부 전극 쓰러짐 현상을 방지할 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 9는 도 8의 A-A' 선을 따라 자른 단면도이다. 상기 반도체 장치는 제2 유전층 패턴(174)의 형상을 제외하고는 도 1 내지 도 7을 참조로 설명한 반도체 장치의 제조 방법과 실질적으로 동일하거나 유사하므로, 전술한 차이점을 위주로 설명한다.
도 1 내지 도 5를 참조로 설명한 공정들을 수행한다. 즉, 기판(100) 상에 제4 개구(165)를 구비하는 제1 상부 전극(162)을 형성하고, 제4 개구(165)에 의해 노출된 제1 상부 전극(162) 측벽 상에 제1 유전층 패턴(172)을 형성한다. 이후, 제1 유전층 패턴(172) 및 제4 개구(165)의 내벽 상에 하부 전극(185)을 형성한다.
도 8 및 도 9를 참조하면, 제1 상부 전극(162) 상에 제4 개구(165)의 내벽을 덮는 제2 유전막 (도시되지 않음)을 형성하고, 상기 제2 유전막을 패터닝함으로써 제4 개구(165)의 내벽을 덮고 제1 유전막 패턴(172)과 연결되는 제2 유전막 패턴(174)을 형성한다. 한편, 제2 유전막 패턴(174)의 일부는 제1 상부 전극(162) 상면의 일부를 덮는다.
예시적인 실시예들에 따르면, 제4 개구(165)는 수평 방향의 단면이 실질적으로 원형으로 형성될 수 있다. 제4 개구(165)의 형상에 대응하여, 제2 유전층 패턴(174) 상면도 실질적으로 원형으로 형성될 수 있다. 이와는 달리, 제4 개구(165)가 사각형, 타원형 등 다양한 형상의 단면을 가질 수 있고, 제2 유전층 패턴(174)의 상면도 제4 개구(165)의 형상에 대응하여 다양한 형상을 가질 수 있다.
예시적인 실시예들에 따르면, 제1 상부 전극(162) 상에 형성되는 제2 유전층 패턴(174) 상면의 제1 폭(D1)은 제1 유전층 패턴(172)의 외부 표면(outer surface)에 따른 제2 폭(D2)보다 실질적으로 크게 형성될 수 있다. 즉, 제2 유전층 패턴(174) 상면의 제1 폭(D1)은 제1 상부 전극(162)에 형성된 제4 개구(165)의 폭보다 실질적으로 크게 형성되어 제2 유전층 패턴(174)의 에지 부분이 제1 상부 전극(162) 상에 형성될 수 있다. 이에 따라, 제2 유전층 패턴(174)을 패터닝하는 공정에서 미스얼라인(misalign)이 발생하더라도 제1 유전층 패턴(172) 및 제2 유전층 패턴(174)이 충분히 연결될 수 있다. 따라서, 제1 유전층 패턴(172) 및 제2 유전층 패턴(174)이 하부 전극(185)을 충분히 둘러싸지 못하여 발생할 수 있는 하부 전극(185) 및 후속 공정에서 형성될 제2 상부 전극(도시되지 않음) 사이의 전기적 단락을 방지할 수 있다.
이후, 제2 유전층 패턴(174) 및 제1 상부 전극(162) 상에 제4 개구(165)를 채우는 상기 제2 상부 전극을 형성할 수 있다. 예시적인 실시예들에 따르면, 상기 제2 상부 전극은 제1 상부 전극(162)과 실질적으로 동일한 물질을 사용하여 형성될 수 있다.
도 10은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 11은 도 10의 A-A' 선을 따라 자른 단면도이다. 상기 반도체 장치는 제2 유전층 패턴(174)의 형상을 제외하고는 도 1 내지 도 7을 참조로 설명한 반도체 장치의 제조 방법과 실질적으로 동일하거나 유사하므로, 전술한 차이점을 위주로 설명한다.
도 1 내지 도 5를 참조로 설명한 공정들을 수행한다. 즉, 기판(100) 상에 제4 개구(165)를 구비하는 제1 상부 전극(162)을 형성하고, 제4 개구(165)에 의해 노출된 제1 상부 전극(162) 측벽 상에 제1 유전층 패턴(172)을 형성한다. 이후, 제1 유전층 패턴(172) 및 제4 개구(165)의 내벽 상에 하부 전극(185)을 형성한다.
도 10 및 도 11을 참조하면, 하부 전극(185), 제1 유전막 패턴(172) 및 제1 상부 전극(162) 상에 제2 유전막(도시되지 않음)을 형성하고, 상기 제2 유전막에 복수의 홀들(175)을 형성함으로써 제1 상부 전극(162) 상면을 노출시키는 제2 유전막 패턴(174)을 형성한다. 제2 유전막 패턴(174)은 복수의 제4 개구들(165) 내에 형성된 복수의 하부 전극들(185) 및 제1 상부 전극(162) 상에 형성되어 전체적으로 연결될 수 있다.
예시적인 실시예들에 따르면, 복수의 하부 전극들(185)이 제1 방향(도 10의 x 방향) 및 상기 제1 방향에 수직한 제2 방향(도 10의 y 방향)으로 이격되어 형성되는 경우, 상기 제1 방향 및 상기 제2 방향 사이의 대각선 방향으로 인접 하부 전극들(185) 간의 제1 간격(D3)은 상기 제1 방향에 따른 인접 하부 전극들(185) 간의 제2 간격(D4)보다 실질적으로 크다. 따라서, 상기 대각선 방향으로 인접한 하부 전극들(185) 사이의 영역을 패터닝하여 복수 개의 홀들(175)을 형성할 수 있다.
이후, 제1 상부 전극(162) 및 제2 유전층 패턴(174) 상에 제2 상부 전극(도시되지 않음)을 형성할 수 있다. 상기 제2 상부 전극은 복수의 홀들(175)에 의해 노출된 제1 상부 전극(162)의 상면과 접촉할 수 있다. 상기 제2 상부 전극과 제1 상부 전극(162)이 전기적으로 연결되어 커패시터의 상부 전극으로 작용할 수 있다.
도 12는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 13은 도 12의 A-A' 선을 따라 자른 단면도이다. 상기 반도체 장치는 제2 유전층 패턴(174)의 형상을 제외하고는 도 1 내지 도 7을 참조로 설명한 반도체 장치의 제조 방법과 실질적으로 동일하거나 유사하므로, 전술한 차이점을 위주로 설명한다.
도 1 내지 도 5를 참조로 설명한 공정들을 수행한다. 즉, 기판(100) 상에 제4 개구(165)를 구비하는 제1 상부 전극(162)을 형성하고, 제4 개구(165)에 의해 노출된 제1 상부 전극(162) 측벽 상에 제1 유전층 패턴(172)을 형성한다. 이후, 제1 유전층 패턴(172) 및 제4 개구(165)의 내벽 상에 하부 전극(185)을 형성한다.
도 12 및 도 13을 참조하면, 하부 전극(185), 제1 유전막 패턴(172) 및 제1 상부 전극(162) 상에 제2 유전막(도시되지 않음)을 형성하고, 제1 상부 전극(162)의 에지 부분에 형성된 상기 제2 유전막을 제거함으로써 제2 유전막 패턴(174)을 형성한다.
제2 유전막 패턴(174)은 복수의 제4 개구들(165) 내에 형성된 복수의 하부 전극들(185) 및 제1 상부 전극(162) 상에 형성되어 전체적으로 연결될 수 있다. 한편, 제1 상부 전극(162)의 에지 부분에 형성된 상기 제2 유전막 부분은 제거되어 제1 상부 전극(162) 에지 부분의 상면을 노출시킬 수 있다.
셀 영역(I) 내부에 형성되는 하부 전극(185)들 사이의 제3 간격(D5)은 상대적으로 좁게 형성되나, 셀 영역 에지(II) 부분에서 최외각에 형성된 하부 전극(185) 외측부으로부터 제1 상부 전극(162)의 외측벽까지의 제4 간격(D6)는 상대적으로 넓을 수 있다. 따라서, 최외각에 형성된 하부 전극(185) 외측부로부터 제1 상부 전극(162) 외측벽까지의 영역 상에 형성된 상기 제2 유전층 부분을 제거함으로써 제1 상부 전극(162) 에지 부분의 상면을 노출시킬 수 있다. 이에 따라, 인접 하부 전극들(185) 사이의 간격이 작을 경우 제2 유전막 패턴(174)의 패터닝 시 발생할 수 있는 미스얼라인 불량을 방지할 수 있다.
이후, 노출된 제1 상부 전극(162) 에지 부분의 상면 및 제2 유전층 패턴(174) 상에 제4 개구(165)를 채우는 제2 상부 전극(도시되지 않음)을 형성한다. 제1 상부 전극(162) 및 상기 제2 상부 전극은 상기 셀 영역 에지(II) 부분에서 전기적으로 연결되어 커패시터의 상부 전극으로 작용할 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다. 상기 반도체 장치는 제1 상부 전극(162) 및 제2 상부 전극(164) 사이에 오믹층(190)이 더 형성되는 것을 제외하면, 도 1 내지 도 7을 참조로 설명한 반도체 장치의 제조 방법과 실질적으로 동일하거나 유사하므로, 전술한 차이점을 중심으로 설명한다.
도 1 내지 도 6을 참조로 설명한 공정들을 수행함에 따라, 기판(100) 상에 제4 개구(165)를 구비하는 제1 상부 전극(162)을 형성하고, 제4 개구(165)에 의해 노출된 제1 상부 전극(162) 측벽 상에 제1 유전층 패턴(172)을 형성한다. 이후, 제1 유전층 패턴(172) 및 제4 개구(165)의 내벽 상에 하부 전극(185)을 형성하고, 하부 전극(185) 상에 제1 유전층 패턴(172)과 연결되는 제2 유전층 패턴(174)을 형성한다.
도 14를 참조하면, 제1 상부 전극(162) 상에 오믹층(190)을 형성하고, 오믹층(190) 및 제2 유전층 패턴(174) 상에 제4 개구(165) 내부를 채우는 제2 상부 전극(164)을 형성한다.
예시적인 실시예들에 따르면, 오믹층(190)은 탄탈륨 실리사이드, 티타늄 실리사이드, 텅스텐 실리사이드, 몰리브덴 실리사이드, 하프늄 실리사이드, 지르코늄 실리사이드, 루테늄 실리사이드, 니켈 실리사이드 등의 금속 실리사이드를 사용하여 형성될 수 있다. 예를 들면, 제1 상부 전극(162)이 폴리실리콘을 포함하는 경우, 제1 상부 전극(162)의 상면에 오믹 금속층(도시되지 않음)을 형성하고, 상기 오믹 금속층에 열처리를 수행함에 따라 상기 오믹 금속층과 제1 상부 전극(162) 상부가 반응하여 오믹층(190)이 형성될 수 있다. 이후, 오믹층(190) 및 제2 유전층 패턴(174) 상에 제2 상부 전극(164)을 형성한다.
다른 실시예들에 따르면, 제1 상부 전극(162) 및 제2 유전층 패턴(174) 상에 제2 상부 전극(164)을 형성한 후, 상기 제2 상부 전극(164)에 열처리를 수행함에 따라 제1 상부 전극(162) 및 제2 상부 전극(164)이 접촉하는 부분에 오믹층(190)을 형성할 수 있다. 제1 상부 전극(162)이 도핑된 폴리실리콘 등을 포함하고, 제2 상부 전극(164)이 탄탈륨, 티타늄 등의 금속을 포함하는 경우, 오믹층(190)은 탄탈륨 실리사이드, 티타늄 실리사이드 등의 금속 실리사이드를 포함하도록 형성될 수 있다.
제1 상부 전극(162) 및 제2 상부 전극(164) 사이에 오믹층(190)이 형성됨에 따라 제1 상부 전극(162) 및 제2 상부 전극(164)이 상이한 물질을 사용하여 형성되는 경우 발생할 수 있는 전기 전도성 저하를 방지할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판 102: 불순물 영역
105: 소자 분리막 110: 게이트 구조물
112: 게이트 절연막 패턴 114: 게이트 전극
116: 게이트 마스크 118: 스페이서
120: 제1 층간 절연막 121, 123: 제1 개구들
122: 제1 플러그 124: 제2 플러그
130: 제2 층간 절연막 131: 제2 개구
135: 비트 라인 콘택 140: 비트 라인
150: 제3 층간 절연막 151: 제3 개구
155: 커패시터 콘택 162: 제1 상부 전극
164: 제2 상부 전극 165: 제4 개구
172: 제1 유전막 패턴 174: 제2 유전막 패턴
175: 홀 185: 하부 전극
190: 오믹층

Claims (10)

  1. 복수의 커패시터 콘택들이 개재된 층간 절연막 상에 제1 상부 전극을 형성하는 단계;
    상기 제1 상부 전극에 상기 커패시터 콘택들을 각각 노출하는 복수의 개구들을 형성하는 단계;
    상기 개구들에 의해 노출된 상기 제1 상부 전극의 측벽들 상에 각각 제1 유전층 패턴들을 형성하는 단계;
    상기 개구들 내부의 상기 제1 유전층 패턴 및 상기 커패시터 콘택 상에 각각 복수의 하부 전극들을 형성하는 단계;
    상기 개구들 내부의 상기 복수의 하부 전극들, 상기 제1 유전층 패턴들 및 상기 제1 상부 전극의 일부 상에 제2 유전층 패턴을 형성하는 단계; 및
    상기 제1 상부 전극 및 상기 제2 유전층 패턴 상에 상기 제1 상부 전극과 접촉하는 제2 상부 전극을 형성하는 단계를 포함하고,
    상기 제2 유전층 패턴을 형성하는 단계는,
    상기 개구들의 내부에서 내벽들을 덮는 제2 유전층을 상기 제1 상부 전극 상에 형성하는 단계; 및
    상기 제1 상부 전극 상의 상기 제2 유전층 부분을 관통하여 상기 제1 상부 전극의 상면을 노출시키는 복수의 홀들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제2 유전층 패턴은 상기 복수의 하부 전극들 상에서 전체적으로 연결되어 배치되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 제2 유전층 패턴을 형성하는 단계는,
    상기 제1 상부 전극의 에지 부분 상에 형성된 제2 유전층 부분을 제거함으로써 상기 제1 상부 전극의 상기 에지 부분의 상면을 노출시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 제2 상부 전극은 노출된 상기 제1 상부 전극의 상기 에지 부분과 접촉하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 삭제
  8. 제1항에 있어서, 상기 복수의 하부 전극들은 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 이격되어 있고, 상기 복수의 홀들은 상기 제1 방향 및 상기 제2 방향 사이의 대각선 방향으로 인접한 하부 전극들 사이의 영역에 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 제2 상부 전극은 상기 복수의 홀들에 의해 노출된 상기 제1 상부 전극의 상기 상면과 접촉하도록 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 제1 상부 전극 및 상기 제2 상부 전극이 접촉하는 부분에 오믹층을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
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