TWI479600B - 半導體裝置之製造方法 - Google Patents

Description

半導體裝置之製造方法

本發明係有關於一種半導體技術，特別是有關於一種具有小尺寸接觸插塞的半導體裝置之製造方法。

在奈米半導體製程中，隨著積體電路邁向高密度及體積小的演進，關鍵尺寸(Critical Dimension)的要求愈來愈小，而使相對的開口深寬比(High Aspect Ratio)要求愈來愈高，因此對於蝕刻製程的技術挑戰也就愈來愈大。然而，在小關鍵尺寸及高深寬比的開口蝕刻製程中，由於時常因為內層介電(interlayer dielectric,ILD)層或金屬層間介電(inter-metal dielectric,IMD)層中的開口底部縮口或是蝕刻不完全造成鄰近開口底部的介電層發生橋接，使得後續形成的接觸插塞出現接觸不良或電性開路等缺陷，因而導致裝置的電性及良率產生問題。

傳統上，通常是透過調整蝕刻氣體比例、蝕刻時間、製程功率、或製程壓力等參數，以達到較好的蝕刻輪廓。然而，在小關鍵尺寸的蝕刻製程中，雖然透過上述方式可以大致減少底部縮口的情況，但是仍然容易發生底部蝕刻不完全而導致橋接的問題。

因此，有必要尋求一種新穎的半導體裝置之製造方法，其能夠解決或改善上述的問題。

本發明實施例係提供一種半導體裝置之製造方法，包括提供一基底，其具有交替排列的複數第一隔離結構及複數第二隔離結構。在基底的每一第二隔離結構上形成一絕緣突出部。在每一絕緣突出部的兩相對側壁上分別形成一導電間隙壁，以露出每一第一隔離結構。在露出的每一第一隔離結構上形成一絕緣層。

根據本發明實施例，由於罩幕圖案層僅覆蓋對應於第二隔離結構的氧化矽層，使絕緣層中開口深寬比降低，進而減少蝕刻製程中發生開口底部縮口或蝕刻不完全造成橋接的問題發生，因此，降低了後續形成的接觸插塞出現缺陷的可能性。

以下說明本發明實施例之半導體裝置之製造方法。然而，可輕易瞭解本發明所提供的實施例僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。再者，在本發明實施例之圖式及說明內容中係使用相同的標號來表示相同或相似的部件。

第3A至3J圖係繪示出本發明實施例之半導體裝置之製造方法平面示意圖。再者，第1A至1J圖及第2A至2J圖，其係分別繪示出對應於第3A至3J圖沿著I-I’線之半導體裝置之製造方法剖面示意圖以及對應於第3A至3J圖沿著II-II’線之半導體裝置之製造方法剖面示意圖。

請參照第1A、2A及3A圖，提供一基底100。在基底100上形成罩幕圖案層220，以定義出基底100的主動區 10(action area，AA)，如第3A圖所示。在本實施例中，罩幕圖案層220可由光阻所構成，且包括複數開口210a、210b及210c，以露出下方的基底100。

接著，對罩幕圖案層220下方露出的基底100進行習知的蝕刻製程，以透過開口210a及210b在基底100內形成交替排列的複數第一溝槽110及複數第二溝槽120，且透過開口210c在基底100內形成與第一溝槽110及第二溝槽120交錯排列的複數第三溝槽130。在本實施例中，基底100可為矽或由其他習用的半導體基底材料所構成。

請參照第1B、2B及3B圖，在去除罩幕圖案層220(繪示於第1A、2A及3A圖)後，進行習知的沉積製程，例如化學氣相沉積製程(chemical vapor deposition，CVD)，在基底100上形成一絕緣層(未繪示)，例如氧化矽層，且填入第一溝槽110、第二溝槽120及第三溝槽130內。

接著，進行一平坦化製程，例如化學機械研磨製程(chemical mechanical polishing，CMP)，去除基底100上方多餘的氧化矽層，以在基底100內形成交替排列的複數第一隔離結構110a及複數第二隔離結構120a以及與其交錯排列的第三隔離結構130a。在本實施例中，隔離結構為淺溝槽隔離結構(shallow trench isolation，STI)。

接著，進行習知的沉積製程，例如CVD或物理氣相沉積製程(physical vapor depositon，PVD)，在基底100上全面性形成一閘極層300。在本實施例中，閘極層300可為一單層或多層結構，例如由金屬、摻雜的多晶矽、氮化矽、氧化物、其他習用的閘極材料或其組合所構成。

請參照第1C、2C及3C圖，在閘極層300上形成罩幕圖案層320，且露出部分的閘極層300，用以定義出複數閘極電極，如第3C圖所示。接著，對罩幕圖案層320下方露出的閘極層300進行習知的蝕刻製程，以形成由閘極層所構成的複數閘極電極330，如第2C圖所示。

請參照第1D、2D及3D圖，在去除罩幕圖案層320(繪示於第2C及3C圖)後，進行習知的沉積製程，例如CVD，在基底100上形成一絕緣層(未繪示)，例如氮化矽層，且覆蓋閘極電極330。接著，對氮化矽層進行一圖案化製程，以在每一閘極電極330的兩相對側壁上分別形成由氮化矽層所構成的閘極間隙壁430，如第2D圖所示。

請參照第1E、2E及3E圖，進行習知的沉積製程，例如CVD，在基底100及閘極間隙壁430上全面性形成一絕緣層(未繪示)，例如氧化矽層。接著，在絕緣層上形成罩幕圖案層520，例如光阻，以覆蓋對應於每一第二隔離結構120a的氧化矽層。接著，對罩幕圖案層520下方未被覆蓋的的氧化矽層進行習知的蝕刻製程，以露出基底100的每一第一隔離結構110a及在基底100的每一第二隔離結構120a上形成一絕緣突出部550，如第1E圖所示。在本實施例中，絕緣突出部550的材料可相同於第一隔離結構110a及第二隔離結構120a的材料，例如氧化矽。在其他實施例中，絕緣突出部550的材料也可不相同於第一隔離結構110a及第二隔離結構120a的材料。

請參照第1F、2F及3F圖，在去除罩幕圖案層520(繪示於第1E及3E圖)後，進行習知的沉積製程，例如CVD 或PVD，在基底100及絕緣突出部550上形成一第一導電層600。在本實施例中，第一導電層600可由多晶矽所構成。接著，進行一平坦化製程，例如CMP，去除絕緣突出部550上方多餘的第一導電層600，如第1F圖所示。

請參照第1G、2G及3G圖，對第一導電層600進行回蝕刻製程，使剩餘的第一導電層600的上表面低於絕緣突出部550的上表面。接著，進行習知的沉積製程，例如CVD或PVD，在剩餘的第一導電層600及絕緣突出部550上順應性地形成一第二導電層700，如第1G圖所示。在本實施例中，第二導電層700可由鈦或氮化鈦所構成。

請參照第1H、2H及3H至1I、2I及3I圖，其繪示出在每一絕緣突出部550的兩相對側壁上分別形成導電間隙壁750，以露出每一第一隔離結構110a。舉例來說，如第1H、2H及3H圖所示，對第二導電層700進行非等向性蝕刻製程，例如反應離子蝕刻(reactive ion etching，RIE)製程，以在每一絕緣突出部550的兩相對側壁上分別形成由第二導電層700所構成的一上部導電間隙壁730，並露出剩餘的第一導電層600，如第1H圖所示。在本實施例中，上部導電間隙壁730可作為後續形成的導電層(未繪示)的黏著層。

接著，如第1I、2I及3I圖所示，對露出的第一導電層600進行習知的蝕刻製程，以去除對應於每一第一隔離結構110a的第一導電層600，而在每一上部導電間隙壁730下方對應形成由第一導電層600所構成的一下部導電間隙壁740。每一上部導電間隙壁730及下部導電間隙壁740 的組合可視為在每一絕緣突出部550兩相對側壁上的導電間隙壁750，如第1I圖所示。在本實施例中，由於第一導電層600(例如，多晶矽)與第二導電層700(例如，鈦或氮化鈦)之間具有高蝕刻選擇比，因此上部導電間隙壁730可作為蝕刻製程的硬式罩幕層。在本實施例中，導電間隙壁750可作為半導體裝置的接觸插塞。

請參照第1J、2J及3J圖，進行習知的沉積製程，例如CVD，在上部導電間隙壁730及絕緣突出部550上形成絕緣層800，且填入導電間隙壁750之間露出的第一隔離結構110a上。接著，進行一平坦化製程，例如CMP，以去除上部導電間隙壁730及絕緣突出部550上方多餘的絕緣層800，如第1J圖所示。在本實施例中，絕緣層800的材料相同於絕緣突出部550的材料，例如由氧化矽所構成。在其他實施例中，絕緣層800的材料可不同於絕緣突出部550的材料。

根據本發明實施例，由於罩幕圖案層僅覆蓋對應於第二隔離結構的氧化矽層，使絕緣層(即，ILD層)中開口深寬比降低，進而減少蝕刻製程中發生開口底部縮口或蝕刻不完全造成橋接的問題。因此，降低了後續形成的接觸插塞出現缺陷的可能性。再者，由於透過非等向性蝕刻製程而在每一絕緣突出部的兩相對側壁上形成作為自對準罩幕層的導電間隙壁，以蝕刻露出的第一導電層，可取代傳統的微影製程，因此，無需昂貴的製程設備便可形成具有小尺寸的接觸插塞(即，導電間隙壁)，進而提高價格競爭優勢以及降低化學藥劑的污染。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10‧‧‧主動區

100‧‧‧基底

110‧‧‧第一溝槽

120‧‧‧第二溝槽

130‧‧‧第三溝槽

110a‧‧‧第一隔離結構

120a‧‧‧第二隔離結構

130a‧‧‧第三隔離結構

210a、210b、210c‧‧‧開口

220、320、520‧‧‧罩幕圖案層

300‧‧‧閘極層

330‧‧‧閘極電極

430‧‧‧閘極間隙壁

550‧‧‧絕緣突出部

600‧‧‧第一導電層

700‧‧‧第二導電層

730、740、750‧‧‧導電間隙壁

800‧‧‧絕緣層

第1A至1J圖係繪示出對應於第3A至3J圖沿著I-I’線之半導體裝置之製造方法剖面示意圖；第2A至2J圖係繪示出對應於第3A至3J圖沿著II-II’線之半導體裝置之製造方法剖面示意圖；以及第3A至3J圖係繪示出本發明實施例之半導體裝置之製造方法平面示意圖。

100‧‧‧基底

110a‧‧‧第一隔離結構

120a‧‧‧第二隔離結構

550‧‧‧絕緣突出部

730、740、750‧‧‧導電間隙壁

800‧‧‧絕緣層

Claims (13)

1. 一種半導體裝置之製造方法，包括：提供一基底，其具有交替排列的複數第一隔離結構及複數第二隔離結構；在該基底的每一該等第二隔離結構上形成一絕緣突出部；在每一該等絕緣突出部的兩相對側壁上分別形成一導電間隙壁，以露出每一該等第一隔離結構；以及在露出的每一該等第一隔離結構上形成一絕緣層。
2. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中在該基底的每一該等第二隔離結構上形成該絕緣突出部的步驟，包括：在該基底上形成一氧化矽層；在該氧化層上形成一罩幕圖案層，以覆蓋對應於每一該等第二隔離結構的該氧化矽層；以及對該罩幕圖案層下方的該氧化矽層進行一蝕刻製程，以露出該等第一隔離結構及形成該等絕緣突出部。
3. 如申請專利範圍第2項所述之半導體裝置之製造方法，其中該罩幕圖案層由光阻所構成。
4. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中每一該等導電間隙壁包括一上部導電間隙壁及一下部導電間隙壁。
5. 如申請專利範圍第4項所述之半導體裝置之製造方法，其中該上部導電間隙壁由鈦或氮化鈦所構成。
6. 如申請專利範圍第4項所述之半導體裝置之製造方 法，其中該下部導電間隙壁由多晶矽所構成。
7. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中在每一該等絕緣突出部的該等相對側壁上分別形成該導電間隙壁的步驟，包括：在該基底及該等絕緣突出部上形成一第一導電層；去除該等絕緣突出部上方的該第一導電層；對該第一導電層進行一第一蝕刻製程，使剩餘的該第一導電層的上表面低於該等絕緣突出部的上表面；在每一該等絕緣突出部的該等相對側壁上分別形成一上部導電間隙壁，並露出剩餘的該第一導電層；以及對露出的該第一導電層進行一第二蝕刻製程，以在該上部導電間隙壁下方對應形成一下部導電間隙壁。
8. 如申請專利範圍第7項所述之半導體裝置之製造方法，其中該上部導電間隙壁由鈦或氮化鈦所構成。
9. 如申請專利範圍第7項所述之半導體裝置之製造方法，其中該下部導電間隙壁由多晶矽所構成。
10. 如申請專利範圍第7項所述之半導體裝置之製造方法，其中在每一該等絕緣突出部的該等相對側壁上分別形成該上部導電間隙壁的步驟，包括：在剩餘的該第一導電層及該等絕緣突出部上順應性地形成一第二導電層；以及對該第二導電層進行一非等向性蝕刻製程，以在每一該等絕緣突出部的該等相對側壁上分別形成該上部導電間隙壁。
11. 如申請專利範圍第1項所述之半導體裝置之製造方 法，其中該絕緣層由氧化矽所構成。
12. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中該等第一及第二隔離結構的材料相同於該絕緣突出部的材料。
13. 如申請專利範圍第1項所述之半導體裝置之製造方法，其中該絕緣層的材料相同於該絕緣突出部的材料。