KR102167618B1 - 배선 형성 방법 - Google Patents

배선 형성 방법 Download PDF

Info

Publication number
KR102167618B1
KR102167618B1 KR1020130145696A KR20130145696A KR102167618B1 KR 102167618 B1 KR102167618 B1 KR 102167618B1 KR 1020130145696 A KR1020130145696 A KR 1020130145696A KR 20130145696 A KR20130145696 A KR 20130145696A KR 102167618 B1 KR102167618 B1 KR 102167618B1
Authority
KR
South Korea
Prior art keywords
layer
mask
forming
etching
recess
Prior art date
Application number
KR1020130145696A
Other languages
English (en)
Other versions
KR20150061489A (ko
Inventor
이상현
김명철
이유정
김일섭
박승주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020130145696A priority Critical patent/KR102167618B1/ko
Priority to US14/497,501 priority patent/US9287161B2/en
Publication of KR20150061489A publication Critical patent/KR20150061489A/ko
Application granted granted Critical
Publication of KR102167618B1 publication Critical patent/KR102167618B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365

Abstract

배선의 형성 방법에서, 기판 상에 제1 절연막, 제1 막 및 제2 막을 순차적으로 형성한다. 제2 막 상부를 복수 회 식각함으로써, 가운데 부분이 낮은 계단 형상의 제1 리세스가 형성된 제2 막 패턴을 형성한다. 제1 리세스 하부의 제2 막 패턴 부분 및 제1 막 부분을 식각함으로써, 제1 리세스와 유사한 계단 형상의 제2 리세스가 형성된 제1 막 패턴을 형성한다. 제1 절연막 상부가 노출될 때까지 제2 리세스 하부의 상기 제2 막 패턴 부분을 식각하여 제1 절연막 상면을 노출시키는 제1 개구를 형성한다. 노출된 제1 절연막 부분을 식각하여 이를 관통하는 제2 개구를 형성한다. 제2 개구를 채우는 배선을 형성한다.

Description

배선 형성 방법{METHOD OF FORMING WIRINGS}
본 발명은 배선 형성 방법에 관한 것으로, 보다 자세하게는 적어도 두 개의 콘택과 접촉하는 배선을 형성하는 방법에 관한 것이다.
반도체 장치 제조 공정에서 집적도가 증가함에 따라 공정 난이도가 증가하고 있다. 특히 층간 절연막을 관통하며 서로 인접하는 콘택 플러그들에 동시에 접촉하는 배선을 형성하는 공정 시, 상기 콘택 플러그들 사이의 상기 층간 절연막 부분에 리세스가 형성되고 여기에 상기 배선이 형성됨으로써, 상기 콘택 플러그들 사이에 전기적 쇼트 현상이 발생하는 문제점이 생길 수 있다.
본 발명의 일 목적은 우수한 특성을 갖는 배선 형성 방법을 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 실시예들에 따른 배선 형성 방법에서, 기판 상에 제1 절연막, 제1 막 및 제2 막을 순차적으로 형성한다. 상기 제2 막 상부를 복수 회 식각함으로써, 가운데 부분이 낮은 계단 형상의 제1 리세스가 형성된 제2 막 패턴을 형성한다. 상기 제1 리세스 하부의 상기 제2 막 패턴 부분 및 상기 제1 막 부분을 식각함으로써, 상기 제1 리세스와 유사한 계단 형상의 제2 리세스가 형성된 제1 막 패턴을 형성한다. 상기 제1 절연막 상부가 노출될 때까지 상기 제2 리세스 하부의 상기 제2 막 패턴 부분을 식각하여 상기 제1 절연막 상면을 노출시키는 제1 개구를 형성한다. 상기 노출된 제1 절연막 부분을 식각하여 이를 관통하는 제2 개구를 형성한다. 상기 제2 개구를 채우는 배선을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 막은 상기 제2 막에 비해 식각률이 큰 물질을 사용하여 상기 제1 막보다 두껍게 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 막은 실리콘 온 하드마스크(SOH)를 포함하도록 형성될 수 있고, 상기 제2 막은 산화물을 사용하여 원자층 증착 공정에 의해 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 막은 상기 제1 절연막에 대해 큰 식각 선택비를 갖는 물질을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 막은 실리콘 온 하드마스크(SOH)를 포함하도록 형성될 수 있고, 상기 제1 절연막은 실리콘 산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연막, 제1 막 및 제2 막을 형성하기 이전에, 상기 기판 상에 층간 절연막을 형성하고, 상기 층간 절연막을 관통하여 상기 기판 상에 형성되는 제1 및 제2 콘택 플러그들을 더 형성하며, 상기 배선은 상기 제1 및 제2 콘택 플러그들 상면에 접촉하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 막 패턴을 형성할 때, 상기 제2 막을 2회 식각하여, 상기 제1 및 제2 콘택 플러그들 사이에 오버랩되는 상기 제2 막 부분이 상기 제1 콘택 플러그 혹은 상기 제2 콘택 플러그에 오버랩되는 부분보다 낮은 계단 형상의 상기 제1 리세스를 갖도록 상기 제2 막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 막 패턴을 형성할 때, 상기 제1 콘택 플러그에 오버랩되는 상기 제2 막 부분과, 상기 제1 콘택 플러그와 상기 제2 콘택 플러그 사이 부분에 오버랩되는 상기 제2 막 부분을 식각하고, 상기 제2 콘택 플러그에 오버랩되는 상기 제2 막 부분과, 상기 제1 콘택 플러그와 상기 제2 콘택 플러그 사이 부분에 오버랩되는 상기 제2 막 부분을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 막 패턴을 형성할 때, 상기 제2 막 상에 제1 마스크 막 구조물을 형성하고, 상기 제1 마스크 막 구조물을 부분적으로 식각하고, 상기 식각된 제1 마스크 막 구조물을 사용하여 상기 제2 막을 제1 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 마스크 막 구조물을 형성할 때, 상기 제2 막 상에 제1 내지 제3 마스크 막들을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제3 마스크 막들은 각각 실리콘 질화물, 실리콘 온 하드마스크 및 실리콘 질산화물을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 막을 제1 식각한 이후에, 제2 마스크 막 구조물을 사용하여 상기 제1 식각된 상기 제2 막을 제2 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 마스크 막 구조물은 각각 실리콘 온 하드마스크 및 실리콘 질산화물을 포함하는 제4 및 제5 마스크 막들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 개구를 형성할 때, 상기 제2 리세스 하부의 상기 제2 막 패턴 부분을 완전히 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 막 상부를 복수 회 식각할 때, 습식 식각 공정을 수행할 수 있다.
본 발명의 실시예들에 따르면, 본 발명에 따른 반도체 소자는 집적도 향상을 위해 적어도 두 개의 전도성 영역과 연결되는 콘택을 포함한다. 상기 콘택 패턴 형성 공정에서 제1 막을 사용하는 경우, 전도성 영역들의 사이에 리세스가 형성되지 않아 반도체 소자의 불량이 감소될 수 있다. 이에 따라, 본 발명에 따른 반도체 소자는 고집적화되면서도 우수한 전기적 특성을 갖는다.
도 1 내지 도 15는 예시적인 실시예들에 따른 배선 형성 방법의 단계들을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1 내지 도 15는 예시적인 실시 예들에 따른 배선 형성 방법의 단계들을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100) 상에 게이트 구조물(110)을 형성한다.
기판(100)은 실리콘, 게르마늄과 같은 반도체 물질을 포함하는 반도체 기판, 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판, 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등일 수 있다.
예시적인 실시예들에 있어서, 게이트 구조물(110)은 기판(100) 상에 게이트 절연막, 게이트 전극막 및 게이트 마스크 막을 순차적으로 형성하고 사진 식각 공정을 통해 이들을 패터닝함으로써 형성할 수 있다. 이에 따라, 게이트 구조물(110)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(112), 게이트 전극(114) 및 게이트 마스크(116)를 포함하도록 형성될 수 있다. 이때, 상기 게이트 절연막은 예를 들어, 실리콘 산화물 혹은 금속 산화물을 사용하여 형성될 수 있고, 상기 게이트 전극막은 예를 들어, 도핑된 폴리실리콘 혹은 금속을 사용하여 형성될 수 있으며, 상기 게이트 마스크막은 예를 들어, 실리콘 질화물을 사용하여 형성될 수 있다.
이후, 게이트 구조물(110)의 측벽 상에 스페이서(129)를 형성하고, 게이트 구조물(110)에 인접한 기판(100) 상부에 제1 및 제2 불순물 영역들(103, 105)을 형성할 수 있다.
구체적으로, 스페이서(129)는 기판(100) 상에 게이트 구조물(110)을 덮는 스페이서막을 형성한 후 이를 이방성 식각함으로써 형성될 수 있다. 상기 스페이서 막은 예를 들어, 실리콘 질화물을 사용하여 형성될 수 있다. 또한, 제1 및 제2 불순물 영역들(103, 105)은 게이트 구조물(110) 및 스페이서(129)를 이온 주입 마스크로 사용하여 이온 주입 공정을 수행함으로써 형성할 수 있다. 이때, 각 제1 및 제2 불순물 영역들(103, 105)은 p형 불순물 혹은 n형 불순물들이 도핑될 수 있다.
이후, 게이트 구조물(110) 및 스페이서(129)를 커버하는 제1 층간 절연막(120)을 기판(100) 상에 형성할 수 있다.
제1 층간 절연막(120)은 예를 들어, PSG(phosphor silicate glass), BPSG(boro-phosphor silicate glass), USG(undoped silicate glass), TEOS(tetra ethyl ortho silicate), PE-TEOS(plasma enhanced-TEOS), HDP-CVD(high density plasma-chemical vapor deposition) 산화물 등과 같은 산화물을 사용하여 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 플라즈마 증대 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정, 스핀 코팅(spin coating) 공정, 고밀도 플라즈마-화학 기상 증착(High Density Plasma Chemical Vapor Deposition: HDP-CVD) 공정 등을 수행함으로써 형성될 수 있다.
제1 및 제2 콘택 플러그들(123, 125)은 제1 층간 절연막(120)을 관통하여 기판(100)의 제1 및 제2 불순물 영역들(103, 105)의 상면을 각각 노출시키는 홀들(holes)(도시하지 않음)을 형성하고, 상기 홀들을 매립하는 도전막을 노출된 제1 및 제2 불순물 영역들(103, 105) 상면 및 층간 절연막(120) 상에 형성한 후, 상기 도전막 상부를 평탄화함으로써 형성할 수 있다. 이에 따라, 제1 및 제2 콘택 플러그들(123, 125)은 제1 및 제2 불순물 영역들(103, 105) 상면에 각각 접촉하도록 형성될 수 있다. 상기 도전막은 예를 들어, 도핑된 폴리실리콘, 금속 등을 사용하여 형성할 수 있다. 상기 평탄화 공정은 제1 층간 절연막(120)의 상면이 노출될 때까지 수행될 수 있으며, 예를 들어, 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 2를 참조하면, 제1 층간 절연막(120) 및 제1 및 제2 콘택 플러그들(123, 125) 상에 제2 층간 절연막(130), 제1 막(140), 제2 막(150), 제1 마스크 막(160), 제2 마스크 막(170) 및 제3 마스크 막(180)을 순차적으로 형성한다. 제1 마스크 막(160), 제2 마스크 막(170) 및 제3 마스크 막(180)은 제1 마스크 막 구조물을 형성할 수 있다. 한편, 제2 층간 절연막(130)을 형성하기 이전에, 제1 층간 절연막(120) 및 제1 및 제2 콘택 플러그들(123, 125) 상에 예를 들어, 실리콘 질화물, 실리콘 탄질화물 등을 사용하여 식각 저지막(도시하지 않음)을 형성할 수도 있다.
제2 층간 절연막(130)은 예를 들어 산화물, 질화물 등을 포함하는 절연 물질을 사용하여 형성할 수 있다. 제1 막(140)은 무른 재질을 포함하여 식각이 용이한 물질, 예를 들어, 스핀 온 하드마스크(Spin On Hardmask: SOH) 혹은 비정질 탄소막(Amorphous Carbon Layer: ACL)을 포함하도록 형성될 수 있다. 제2 막(150)은 단단한 재질을 포함하여 식각 속도가 느린 물질을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 막(150)은 원자층 증착 공정(ALD)을 통해 실리콘 산화물을 증착함으로써 형성될 수 있다. 예시적인 실시예에 있어서, 제1 막(140)은 제2 막(150)보다 큰 두께를 갖도록 형성될 수 있다.
제1 마스크 막(160)은 예를 들어 실리콘 질화물을 포함하도록 형성될 수 있다. 제2 마스크 막(170)은 제1 마스크 막(160)이 포함하는 물질, 예를 들어 실리콘 질화물에 대해 식각 선택비가 높은 물질, 예를 들어 스핀 온 하드마스크(SOH) 또는 비정질 탄소막(ACL)을 포함하도록 형성할 수 있다. 일 실시예에 있어서, 제2 마스크 막(170)은 제1 마스크 막(160)보다 큰 두께를 갖도록 형성될 수 있다. 제3 마스크 막(180)은 예를 들어, 실리콘 질산화물을 포함하도록 형성할 수 있다.
도 3을 참조하면, 제3 마스크 막(180) 상에 포토레지스트 막(도시하지 않음)을 형성하고, 사진 공정을 통해 상기 포토레지스트 막을 패터닝하여 포토레지스트 패턴을 형성할 수 있다. 상기 사진 공정에서, 제3 마스크 막(180)은 반사 방지막 기능을 할 수 있다.
이후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 제3 마스크 막(180)을 식각함으로써 제3 마스크(182)를 형성할 수 있다. 제3 마스크(182)는 제1 콘택 플러그(123) 및 이에 인접하는 게이트 구조물(110)에 오버랩되는 제1 개구(185)를 갖도록 형성될 수 있으며, 이에 따라 제2 마스크 막(170)의 일부가 노출될 수 있다. 이후, 상기 포토레지스트 패턴은 예를 들어, 애싱(ashing) 및/또는 스트립(stripping) 공정에 의해 제거될 수 있다.
도 4를 참조하면, 제3 마스크(182)를 식각 마스크로 사용하여 노출된 제2 마스크 막(170) 부분을 식각함으로써 제2 마스크(172)를 형성할 수 있다. 이에 따라, 제1 마스크 막(160)의 일부를 노출시키는 제2 개구(175)가 형성될 수 있다. 상기 식각 공정에서, 제3 마스크(182)는 제거될 수 있다.
제2 마스크(172)는 제1 마스크 막(160)보다 큰 두께로 형성되어, 후속하여 형성되는 예비 제1 마스크(162, 도 5 참조)를 식각 마스크로 사용하여 하부의 제2 막(150)을 식각할 때(도 6 참조), 예비 제1 마스크(162)를 커버하여 이의 손상을 방지하는 역할을 수행할 수 있다.
도 5를 참조하면, 제2 마스크(172)를 식각 마스크로 사용하여 노출된 제1 마스크 막h는ㅈp1ㅈ(160) 부분을 식각함으로써 예비 제1 마스크(162)를 형성할 수 있다. 이에 따라, 제2 막(150)의 일부를 노출시키는 제3 개구(165)가 형성될 수 있다.
도 6을 참조하면, 예비 제1 마스크(162)를 식각 마스크로 사용하여 노출된 제2 막(150) 부분을 식각함으로써 예비 제2 막 패턴(152)를 형성할 수 있다. 이때, 제2 마스크(172)는 제거될 수 있다.
제2 막(150)은 식각 속도가 느리므로, 비록 얇은 두께를 갖더라도 이에 대한 식각 공정에서 식각 깊이를 용이하게 조절할 수 있으며, 이에 따라 상기 식각 공정에서 하부의 제1 막(140)을 노출시키지 않는 제1 리세스(153)가 예비 제2 막 패턴(152) 및 예비 제1 마스크(162)에 형성될 수 있다.
즉, 제1 리세스(153)의 저면은 예비 제2 막 패턴(152) 내에 형성될 수 있으며, 예를 들어 예비 제2 막 패턴(152)의 깊이의 약 1/2 이하의 깊이로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 습식 식각 공정을 통해 수행될 수 있다.
도 7을 참조하면, 예비 제1 마스크(162) 상면 및 측면 과 예비 제2 막 패턴(152)의 상면에 제4 마스크 막(270)을 형성한 후, 제4 마스크 막(270) 상에 제5 마스크 막(280)을 형성한다. 제4 마스크 막(270) 및 제5 마스크 막(280)은 제2 마스크 막 구조물을 형성할 수 있다.
제4 마스크 막(270)은 제2 마스크 막(170)과 실질적으로 동일한 물질, 예를 들어 스핀 온 하드마스크(SOH) 또는 비정질 탄소막(ACL)을 포함하도록 형성할 수 있으며, 제5 마스크 막(280)은 제3 마스크 막(180)과 실질적으로 동일한 물질, 예를 들어 실리콘 질산화물을 포함하도록 형성할 수 있다.
도 8을 참조하면, 도 3을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 제5 마스크 막(280)을 패터닝하여 제5 마스크(282)를 형성할 수 있다. 이에 따라, 제5 마스크(282)는 제2 콘택 플러그(125) 및 이에 인접하는 게이트 구조물(110)에 오버랩되는 제4 개구(287)를 갖도록 형성될 수 있으며, 이에 따라 제4 마스크 막(270)의 일부가 노출될 수 있다.
도 9를 참조하면, 도 4를 참조로 설명한 공정과 실질적으로 동일한 유사한 공정을 수행함으로써, 제5 마스크 막(270)을 식각하여 예비 제1 마스크(162) 및 예비 제2 막 패턴(152)의 일부를 노출시키는 제5 개구(277)를 갖는 제4 마스크(272)를 형성할 수 있다. 상기 공정에서, 제5 마스크(282)는 제거될 수 있다.
이때, 제5 개구(277)는 제2 콘택 플러그(125) 및 이에 인접하는 게이트 구조물(110)에 오버랩될 수 있다.
도 10을 참조하면, 도 5를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행함으로써, 예비 제1 마스크(162)를 식각하여 제5 개구(277)보다 예비 제2 막 패턴(152)의 일부를 더 노출시키는 제6 개구(155)를 갖는 제1 마스크(164)를 형성할 수 있다.
이때, 제6 개구(155)는 제5 개구(277)와 유사하게 제2 콘택 플러그(125) 및 이에 인접하는 게이트 구조물(110)에 오버랩될 수 있다. 한편, 제6 개구(155)에 의해 노출된 예비 제2 막 패턴(152) 부분은 계단 형상의 상면을 가질 수 있다.
도 11을 참조하면, 제4 마스크(272)를 식각 마스크로 사용하여 예비 제2 막 패턴(152)을 식각함으로써 이를 제2 막 패턴(154)으로 전환시킬 수 있다. 이때, 제5 마스크(272)는 제거될 수 있다.
제2 막 패턴(154)은 제1 마스크(164)와 함께 가운데 부분이 낮고 가장자리 부분이 높은 계단 형상의 제2 리세스(157)를 형성할 수 있다. 이때 제2 리세스(157)의 저면은 제2 막 패턴(154) 내에 형성될 수 있다.
도 12를 참조하면, 제1 마스크(164)를 식각 마스크로 사용하여 제1 막(140) 상면이 노출될 때까지 제2 리세스(157) 하부의 제2 막 패턴(154) 부분을 식각한다.
제2 리세스(157)는 가운데가 낮은 계단 형상을 가지므로, 제2 막 패턴(154)의 가장자리 부분은 잔류할 수 있으며, 이에 따라 제2 리세스(157)하부의 제2 막 패턴(154) 부분이 모두 제거될 때가지 상기 식각 공정을 더 수행할 수 있다.
이때, 제1 막(140)은 제2 막 패턴(154)에 비해 막질이 단단하지 못하여 빠르게 식각될 수는 있으나, 제2 막 패턴(154)에 비해 큰 두께를 갖도록 형성되므로, 제2 막 패턴(154)이 충분히 제거될 때까지, 제1 막(140)이 관통되어 그 하부에 형성된 제2 층간 절연막(130)이 노출되지는 않을 수 있다. 이에 따라, 상기 식각 공정에 의해 제2 막 패턴(154) 갖는 제2 리세스(157)의 형상이 제1 막(140)에 전사되어 예비 제1 막 패턴(142)을 형성할 수 있다.
이에 따라, 상기 식각 공정에서 잔류하는 제2 막 패턴(154) 부분인 제 6 마스크(156)와 예비 제1 막 패턴(142)은 계단 형상의 제3 리세스(147)를 형성할 수 있다. 이때, 제3 리세스(147)의 저면은 예비 제1 막 패턴(142) 내에 형성될 수 있다.
도 13을 참조하면, 제6 마스크(156)를 식각 마스크로 사용하여 제3 리세스(147) 하부의 예비 제1 막 패턴(142) 부분을 식각함으로써, 제1 막 패턴(144)을 형성할 수 있다.
상기 식각 공정은 제2 층간 절연막(130)의 상면이 노출될 때까지 진행될 수 있으며, 제2 층간 절연막(130)은 예비 제1 막 패턴(142)에 대해 높은 식각 선택비를 가지므로, 제3 리세스(147) 형상이 제2 층간 절연막(130)으로 전사되지 않으며 제2 층간 절연막(130)은 편평한 상면을 가질 수 있다. 이에 따라, 제1 층간 절연막(130) 상면을 노출시키는 제7 개구(149)가 형성될 수 있다.
도 14를 참조하면, 제6 마스크(156) 및 제1 막 패턴(144)를 식각 마스크로 사용하여 제2 층간 절연막(130)을 식각함으로써 제2 층간 절연막 패턴(132)을 형성할 수 있다. 이때, 제6 마스크(156) 및 제1 막 패턴(144)은 제거될 수 있다.
이에 따라, 제2 층간 절연막 패턴(132)에는 제1 및 제2 콘택 플러그들(123, 125) 및 이들 사이의 제1 층간 절연막(120) 부분을 노출시키는 제8 개구(137)가 형성될 수 있다.
도 15을 참조하면, 제8 개구(137)를 채우며 제1 및 제2 콘택 플러그들(123, 125)에 접촉하는 배선(300)을 형성할 수 있다.
구체적으로, 제8 개구(137)를 충분히 매립하는 도전막을 노출된 제1 및 제2 콘택 플러그들(123, 125) 및 제1 층간 절연막(120) 부분과 제2 층간 절연막 패턴(132) 상에 형성한 후, 제2 층간 절연막 패턴(132) 상면이 노출될 때까지 상기 도전막 상부를 평탄화함으로써 배선(300)을 형성할 수 있다. 상기 도전막은 예를 들어, 도핑된 폴리실리콘, 금속 등을 사용하여 형성될 수 있다. 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
예시적인 실시예들에 따르면, 제1 및 제2 콘택 플러그들(123, 125)에 동시에 접촉하는 배선(300)을 제2 층간 절연막(130)에 형성할 때, 제1 및 제2 콘택 플러그들(123, 125)에 각각 오버랩되는 리세스들을 제2 막(150)에 형성하며, 상기 리세스들에 의해 제1 및 제2 콘택 플러그들(123, 125) 사이에 해당하는 부분이 중복적으로 식각됨에 따라 계단 형상의 제2 리세스(157)를 갖는 제2 막 패턴(154)이 형성된다. 이후, 제2 막 패턴(154)을 충분히 식각함에 따라, 그 하부에 형성된 제1 막(140)으로 상기 계단 형상의 제2 리세스(157)가 전사되어 제3 리세스(147)를 갖는 제1 막 패턴(144)이 형성되지만, 제1 막 패턴(144)을 식각하는 공정에서는 하부의 제2 층간 절연막(130)이 제1 막 패턴(144)에 대해 높은 식각 선택비를 가지므로 상기 계단 형상의 제3 리세스(147)가 전사되지 않을 수 있다.
즉, 제1 막 패턴(144)에는 상부의 제2 막 패턴(154)에 형성된 제2 리세스(157)가 전사되어 제3 리세스(147)가 형성될 수는 있으나, 이를 하부의 제2 층간 절연막(130)으로 전사하지는 않으므로, 제1 막 패턴(144)은 제2 막 패턴(154)과 제2 층간 절연막(130) 사이에 형성되어 제2 리세스(157)의 전사를 막는 일종의 버퍼 역할을 수행할 수 있다. 이에 따라, 제2 층간 절연막(130)을 식각하여 제8 개구(137)를 형성할 때 하부의 제1 층간 절연막(120)이 식각되지 않을 수 있으며, 이에 따라 제8 개구(137)를 채우는 배선(300)에 의해 제1 층간 절연막(120) 내에 형성된 게이트 구조물(110)과 전기적으로 쇼트가 발생하지 않을 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다
100: 기판
103, 105: 불순물 영역
110: 게이트 구조물
112: 게이트 절연막 패턴 114: 게이트 전극 116: 게이트 마스크
120: 제1 층간 절연막
123, 125: 제1 및 제2 콘택플러그 129: 스페이서
130: 제2 층간 절연막 132: 제2 층간 절연막 패턴
137: 제8개구
140: 제1 막 142: 예비 제1 막 패턴 144: 제1 막 패턴
147: 제4 리세스 149: 제 7개구
150: 제2 막 152: 예비 제2 막 패턴
154: 제2 막 패턴
156: 제6 마스크
153: 제1 리세스 155: 제6 개구
157: 제2 리세스
160: 제1 마스크막 162: 예비 제1 마스크 164: 제1 마스크
165: 제3 개구
170: 제2 마스크막 172: 제2 마스크 175: 제2 개구
180: 제3 마스크막 182: 제3 마스크 185: 제1 개구
270: 제4 마스크막 272: 제4 마스크
277: 제5 개구
280: 제5 마스크막 282: 제5 마스크
287: 제4 개구
300:

Claims (10)

  1. 기판 상에 제1 절연막, 제1 막 및 제2 막을 순차적으로 형성하는 단계;
    상기 제2 막 상부를 복수 회 식각함으로써, 가운데 부분이 낮은 계단 형상의 제1 리세스가 형성된 제2 막 패턴을 형성하는 단계;
    상기 제1 리세스 하부의 상기 제2 막 패턴 부분 및 상기 제1 막 부분을 식각함으로써, 상기 제1 리세스와 유사한 계단 형상의 제2 리세스가 형성된 제1 막 패턴을 형성하는 단계;
    상기 제1 절연막 상부가 노출될 때까지 상기 제2 리세스 하부의 상기 제1 막 패턴 부분을 식각하여 상기 제1 절연막 상면을 노출시키는 제1 개구를 형성하는 단계;
    상기 노출된 제1 절연막 부분을 식각하여 이를 관통하는 제2 개구를 형성하는 단계; 및
    상기 제2 개구를 채우는 배선을 형성하는 단계를 포함하며,
    상기 제1 개구는 상기 제1 절연막의 상면을 노출시키며 일정한 높이를 갖는 저면 및 이로부터 상부로 연장되어 상기 기판 상면에 대해 일정한 각도를 갖는 측벽을 포함하는 배선 형성 방법.
  2. 제1항에 있어서, 상기 제1 막은 상기 제2 막에 비해 식각률이 큰 물질을 사용하여 상기 제2 막보다 두껍게 형성되는 것을 특징으로 하는 배선 형성 방법.
  3. 제2항에 있어서, 상기 제1 막은 실리콘 온 하드마스크(SOH)를 포함하도록 형성되고, 상기 제2 막은 산화물을 사용하여 원자층 증착 공정에 의해 형성되는 것을 특징으로 하는 배선 형성 방법.
  4. 제1항에 있어서, 상기 제1 막은 상기 제1 절연막에 대해 큰 식각 선택비를 갖는 물질을 포함하도록 형성되는 것을 특징으로 하는 배선 형성 방법.
  5. 제4항에 있어서, 상기 제1 막은 실리콘 온 하드마스크(SOH)를 포함하도록 형성되고, 상기 제1 절연막은 실리콘 산화물을 포함하도록 형성되는 것을 특징으로 하는 배선 형성 방법.
  6. 제1항에 있어서, 상기 제1 절연막, 제1 막 및 제2 막을 형성하는 단계 이전에,
    상기 기판 상에 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막을 관통하여 상기 기판 상에 형성되는 제1 및 제2 콘택 플러그들을 형성하는 단계를 더 포함하며,
    상기 배선은 상기 제1 및 제2 콘택 플러그들 상면에 접촉하도록 형성되는 것을 특징으로 하는 배선 형성 방법.
  7. 제6항에 있어서, 상기 제2 막 패턴을 형성하는 단계는,
    상기 제2 막을 2회 식각하여, 상기 제1 및 제2 콘택 플러그들 사이에 오버랩되는 상기 제2 막 부분이 상기 제1 콘택 플러그 혹은 상기 제2 콘택 플러그에 오버랩되는 부분보다 낮은 계단 형상의 상기 제1 리세스를 갖도록 상기 제2 막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 배선 형성 방법.
  8. 제7항에 있어서, 상기 제2 막 패턴을 형성하는 단계는,
    상기 제1 콘택 플러그에 오버랩되는 상기 제2 막 부분과, 상기 제1 콘택 플러그와 상기 제2 콘택 플러그 사이 부분에 오버랩되는 상기 제2 막 부분을 식각하는 단계; 및
    상기 제2 콘택 플러그에 오버랩되는 상기 제2 막 부분과, 상기 제1 콘택 플러그와 상기 제2 콘택 플러그 사이 부분에 오버랩되는 상기 제2 막 부분을 식각하는 단계를 포함하는 것을 특징으로 하는 배선 형성 방법.
  9. 제1항에 있어서, 상기 제2 막 패턴을 형성하는 단계는,
    상기 제2 막 상에 제1 마스크 막 구조물을 형성하는 단계;
    상기 제1 마스크 막 구조물을 부분적으로 식각하는 단계; 및
    상기 식각된 제1 마스크 막 구조물을 사용하여 상기 제2 막을 식각하는 단계를 포함하는 것을 특징으로 하는 배선 형성 방법.
  10. 제9항에 있어서, 상기 제1 마스크 막 구조물을 형성하는 단계는 상기 제2 막 상에 제1 내지 제3 마스크 막들을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 하는 배선 형성 방법.
KR1020130145696A 2013-11-21 2013-11-27 배선 형성 방법 KR102167618B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130145696A KR102167618B1 (ko) 2013-11-27 2013-11-27 배선 형성 방법
US14/497,501 US9287161B2 (en) 2013-11-21 2014-09-26 Method of forming wirings

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130145696A KR102167618B1 (ko) 2013-11-27 2013-11-27 배선 형성 방법

Publications (2)

Publication Number Publication Date
KR20150061489A KR20150061489A (ko) 2015-06-04
KR102167618B1 true KR102167618B1 (ko) 2020-10-19

Family

ID=53173727

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130145696A KR102167618B1 (ko) 2013-11-21 2013-11-27 배선 형성 방법

Country Status (2)

Country Link
US (1) US9287161B2 (ko)
KR (1) KR102167618B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102088769B1 (ko) * 2014-04-02 2020-04-16 한국전자통신연구원 터치 스크린 패널 제작 방법 및 터치 스크린 패널

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100707652B1 (ko) * 2005-12-26 2007-04-13 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020031493A (ko) 2000-10-20 2002-05-02 윤종용 단락방지용 절연막 및 식각저지막을 이용한 국부적 배선형성방법
US6861347B2 (en) * 2001-05-17 2005-03-01 Samsung Electronics Co., Ltd. Method for forming metal wiring layer of semiconductor device
JP4005873B2 (ja) * 2002-08-15 2007-11-14 株式会社東芝 半導体装置
KR20040080574A (ko) 2003-03-12 2004-09-20 주식회사 하이닉스반도체 반도체소자의 제조방법
KR101001152B1 (ko) 2003-06-30 2010-12-15 주식회사 하이닉스반도체 반도체소자 제조 방법
KR100558493B1 (ko) * 2003-12-03 2006-03-07 삼성전자주식회사 반도체 기억소자의 배선 형성방법
KR100568449B1 (ko) * 2004-06-03 2006-04-07 삼성전자주식회사 반도체 소자의 배선 형성방법
TWI248115B (en) 2004-06-09 2006-01-21 Nanya Technology Corp Semiconductor device with multi-layer hard mask and method for contact etching thereof
US20060022286A1 (en) * 2004-07-30 2006-02-02 Rainer Leuschner Ferromagnetic liner for conductive lines of magnetic memory cells
US7365009B2 (en) 2006-01-04 2008-04-29 United Microelectronics Corp. Structure of metal interconnect and fabrication method thereof
US7807582B2 (en) 2006-03-06 2010-10-05 Micron Technology, Inc. Method of forming contacts for a memory device
US8652763B2 (en) * 2007-07-16 2014-02-18 The Board Of Trustees Of The University Of Illinois Method for fabricating dual damascene profiles using sub pixel-voting lithography and devices made by same
JP2009135219A (ja) 2007-11-29 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
KR20100026223A (ko) 2008-08-29 2010-03-10 주식회사 하이닉스반도체 반도체 장치 제조방법
JP2012156229A (ja) 2011-01-25 2012-08-16 Renesas Electronics Corp 半導体装置およびその製造方法
JP2012209287A (ja) * 2011-03-29 2012-10-25 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
KR20130023747A (ko) 2011-08-29 2013-03-08 에스케이하이닉스 주식회사 반도체장치 제조 방법
JP5925611B2 (ja) * 2012-06-21 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100707652B1 (ko) * 2005-12-26 2007-04-13 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 형성 방법

Also Published As

Publication number Publication date
US20150140810A1 (en) 2015-05-21
US9287161B2 (en) 2016-03-15
KR20150061489A (ko) 2015-06-04

Similar Documents

Publication Publication Date Title
TWI520189B (zh) 具有電介質帽蓋於接觸件上之半導體設備之相關的製造方法
KR102175040B1 (ko) 반도체 소자 및 그 제조 방법
US8900944B2 (en) Methods of manufacturing a semiconductor device
US11532726B2 (en) VDMOS device and manufacturing method therefor
US8669180B1 (en) Semiconductor device with self aligned end-to-end conductive line structure and method of forming the same
KR20190087843A (ko) 반도체 장치
EP3499581B1 (en) Vdmos device and manufacturing method therefor
KR102175471B1 (ko) 자기 저항 메모리 장치 및 그 제조 방법
KR20120028509A (ko) 커패시터 형성 방법 및 이를 이용한 반도체 장치 제조 방법
KR20120057818A (ko) 반도체 장치 제조 방법
KR100833201B1 (ko) 콘택 플러그 및 배선 라인 일체형 구조의 미세 패턴을가지는 반도체 소자 및 그 제조 방법
KR20150044616A (ko) 반도체 소자의 제조 방법
KR102447671B1 (ko) 배선 구조물 형성 방법 및 반도체 장치의 제조 방법
US9029216B1 (en) Memory and manufacturing method thereof
KR102167618B1 (ko) 배선 형성 방법
TWI651764B (zh) 用以形成交叉耦接接觸之裝置及方法
CN108257910B (zh) 浅沟槽隔离沟槽的制作方法
KR102051961B1 (ko) 메모리 장치 및 이의 제조 방법
CN102623390B (zh) 制作具有本地接点的半导体装置的方法
TWI490980B (zh) 導電接觸物之製造方法
US20110201170A1 (en) Method of fabricating memory
TWI479600B (zh) 半導體裝置之製造方法
US7199013B2 (en) Semiconductor device and method for fabricating the same
KR20150092581A (ko) 배선 구조물 및 그 형성 방법
TWI540736B (zh) 溝槽式閘極金氧半場效電晶體元件及其製作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant