KR100568449B1 - 반도체 소자의 배선 형성방법 - Google Patents

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Abstract

반도체소자의 배선 형성방법을 제공한다. 이 방법은 반도체기판 상에 하부배선을 갖는 층간절연막을 형성하는 것을 구비한다. 상기 층간절연막 상에 금속 층간절연막을 형성하고, 상기 금속 층간절연막을 패터닝하여 상기 하부배선을 노출시키는 다마신 패턴을 형성한다. 이어서, 상기 금속 층간절연막 상에 상기 다마신 패턴을 채우는 금속막을 형성하되, 상기 금속막은 상기 다마신 패턴의 상부에서 리세스 영역을 갖도록 형성된다. 상기 금속막 상에 연마 희생층을 콘포말하게 형성한다. 상기 연마 희생층을 갖는 결과물에 대한 제1 평탄화를 수행하여 상기 금속 층간절연막 상부의 상기 금속막을 노출시킴과 동시에, 상기 리세스 영역의 상기 금속막 상에 잔존하는 연마 희생층 패턴을 형성한다. 이어서, 상기 연마 희생층 패턴을 연마 저지층으로 사용한 제2 평탄화를 수행하여 상기 금속 층간절연막 상부의 상기 금속막을 제거한다. 상기 제2 평탄화가 수행된 결과물에 대한 제3 평탄화를 수행하여 상기 연마 희생층 패턴 및 상기 연마 희생층 패턴 하부의 상기 금속막 상부를 제거하여 상기 다마신 패턴 내에 잔존하는 금속막 패턴을 형성한다.

Description

반도체 소자의 배선 형성방법{method of forming interconnection lines in a semiconductor device}
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체소자의 배선 형성방법을 설명하기 위한 단면도들이다.
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 반도체소자의 배선 형성방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라, 다층의 금속배선들(multi-layered metal interconnection lines)을 채택하는 기술이 널리 사용되고 있다. 특히, 상기 다층의 금속배선들은 상기 반도체소자의 성능(performance)을 향상시키기 위하여 낮은 비저항(low resistivity) 및 높은 신뢰성(high reliability)을 갖는 금속막으로 형성되어야 한다. 이러한 금속막으로 구리막이 널리 사용되고 있다. 그러나 상기 구리막을 통상의 사진/식각 공정을 사용하여 패터닝하는 것이 어렵다. 이에 따라, 상기 구리와 같은 금속을 사용하여 금속배선을 형성하는 기술로서 다마신 공정(damascene process)을 사용하고 있다. 상기 다마신 공정은 층간절연막 내에 형성되는 배선의 형상에 따라 단일 다마신 공정과 듀얼 다마신 공정으로 분류할 수 있다.
상기 듀얼 다마신 공정에 의한 배선 형성 방법을 간략히 설명하면 다음과 같다. 먼저, 금속 층간절연막 내에 듀얼 다마신 패턴을 형성한다. 상기 듀얼 다마신 패턴은 상기 금속 층간절연막을 관통하여 하부배선을 노출시키는 비아홀 및 상기 비아홀의 상부를 라인 형태로 가로지르는 트렌치를 포함한다. 상기 듀얼 다마신 패턴은 비아 퍼스트법, 트렌치 퍼스트법 또는 그 밖의 다양한 방법에 의하여 형성될 수 있다. 즉, 상기 금속층간절연막을 패터닝하기 위한 2회의 사진/식각 공정을 통하여 형성 될 수 있다. 상기 듀얼 다마신 패턴을 채우는 금속막을 형성한다. 다음으로, 상기 금속 층간절연막의 상부면이 노출되도록 상기 금속막을 평탄화하여 상기 듀얼 다마신 패턴 내에 금속 배선을 형성한다. 통상적인 다마신 공정에 있어서, 상기 금속막은 화학기계적 연마 공정에 의하여 평탄화 된다.
상기 화학기계적 연마 공정은 반도체기판 상의 연마층과 연마 패드의 표면을 접촉하도록 한 상태에서 연마액인 슬러리를 공급하여 반도체기판 상의 연마층을 화학적으로 반응시키면서 동시에 연마 패드와 반도체기판을 상대적으로 이동시킴으로써 반도체기판 요철부분을 물리적으로 제거하는 평탄화 공정이다. 이 경우에, 서로 다른 물질이 형성된 표면을 화학기계적 연마 공정을 사용하여 평탄화 시키는 경우에 디싱 현상이 일어날 수 있다. 상기 디싱 현상은 제거율(removal rate)이 다른 물질을 상기 화학기계적 연마 공정으로 평탄화시킬 때 제거율이 높은 물질이 제거율이 낮은 물질보다 먼저 연마되면서 생기는 현상이다.
예를 들어, 상기 듀얼 다마신 공정에 있어서, 통상 상기 금속막은 구리막으로 형성되고, 상기 금속 층간절연막은 실리콘 산화막 과 같은 절연막으로 형성될 수 있다. 이 경우에, 상기 구리막과 상기 절연막의 화학기계적 연마 공정에 의한 연마 속도가 서로 다르게 나타난다. 다시 말하면, 통상 구리막의 제거율이 절연막의 제거율보다 높기 때문에 상기 금속막이 상기 금속 층간절연막보다 더 빠르게 연마되어 상기 금속막의 상부면이 상기 금속 층간절연막의 상부면 보다 낮아지게 되어 접시처럼 오목하게 파이는 디싱(dishing) 현상이 발생한다. 상기 디싱 현상은 구리배선의 높이를 감소시켜 구리 배선의 저항을 증가시키는 요인이 된다. 특히, 다층배선에서 구리 금속막의 디싱 현상이 발생한 지역 위에서 패턴이 형성되는 경우가 반복될 경우 이곳에 구리 잔류물(residue)이 잔존하게 되어 구리 배선 간 절연에 심각한 문제를 발생할 수 있다. 결론적으로 화학기계적 연막 공정에서는 디싱 현상을 최대한 줄이도록 해야 한다.
본 발명이 이루고자 하는 기술적 과제는 다마신 공정을 통하여 금속배선을 형성하는 경우에 발생하는 디싱 현상을 억제할 수 있는 반도체소자의 배선 형성방법을 제공하는데 있다.
상기 기술적 과제를 이루기 위하여, 본 발명은 반도체소자의 배선 형성방법을 제공한다. 이 방법은 반도체기판 상에 하부배선을 갖는 층간절연막을 형성하는 것을 구비한다. 상기 층간절연막 상에 금속 층간절연막을 형성하고, 상기 금속 층 간절연막을 패터닝하여 상기 하부배선을 노출시키는 다마신 패턴을 형성한다. 이어서, 상기 금속 층간절연막 상에 상기 다마신 패턴을 채우는 금속막을 형성하되, 상기 금속막은 상기 다마신 패턴의 상부에서 리세스 영역을 갖도록 형성된다. 상기 금속막 상에 연마 희생층을 콘포말하게 형성한다. 상기 연마 희생층을 갖는 결과물에 대한 제1 평탄화를 수행하여 상기 금속 층간절연막 상부의 상기 금속막을 노출시킴과 동시에, 상기 리세스 영역의 상기 금속막 상에 잔존하는 연마 희생층 패턴을 형성한다. 이어서, 상기 연마 희생층 패턴을 연마 저지층으로 사용한 제2 평탄화를 수행하여 상기 금속 층간절연막 상부의 상기 금속막을 제거한다. 상기 제2 평탄화가 수행된 결과물에 대한 제3 평탄화를 수행하여 상기 연마 희생층 패턴 및 상기 연마 희생층 패턴 하부의 상기 금속막 상부를 제거하여 상기 다마신 패턴 내에 잔존하는 금속막 패턴을 형성한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 7은 본 발명의 실시예에 따른 반도체소자의 배선 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(101) 상에 하부배선(105)을 갖는 층간절연막(103)을 형성한다. 상기 하부배선(105)은 구리막 또는 텅스텐막과 같은 금속막으로 형성될 수 있다. 상기 층간절연막(103)을 갖는 반도체기판의 전면 상에 금속 층간절연막(107)을 형성한다. 상기 금속 층간절연막(107)은 반도체소자의 동작속도를 향상시키기 위하여 저유전체막(low-k dielectric layer)으로 형성할 수 있다. 예를 들면, 상기 저유전체막은 탄소, 불소 또는 수소를 함유하는 실리콘 산화막, 예컨대 SiOC막, SiOCH막, 플루오린 함유된 산화막(FSQ layer; fluoro-silses-quioxane layer), 수소 함유된 산화막(HSQ layer; hydro-silses-quioxane layer) 또는 메틸 함유된 산화막(MSQ layer; methyl-silses-quioxane layer)으로 형성할 수 있다.
도 2를 참조하면, 상기 금속 층간절연막(107)을 패터닝하여 상기 금속 층간절연막(107) 내에 다마신 패턴(115)을 형성한다. 본 실시예에서는 상기 다마신 패턴(115)이 예시적으로 듀얼 다마신 패턴의 형태를 갖는다. 상기 다마신 패턴(115)은 상기 하부배선(105)의 소정영역을 노출시키는 비아홀(111) 과 상기 비아홀(111)과 중첩되도록 상기 금속 층간절연막(107) 상부에 트렌치(113)를 형성한다. 상기 다마신 패턴(115)은 예를 들어, 다음과 같은 공정을 통하여 형성될 수 있다. 먼저, 상기 금속 층간절연막(107) 상에 소정 영역의 개구부를 갖는 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 식각마스크로 사용하여 상기 금속 층간절연막(107)을 이방성 식각하여 상기 하부 배선(105)을 노출시키는 비아홀(111)을 형성한다. 다음으로, 상기 비아홀(111)과 중첩되는 개구부를 갖는 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴을 식각마스크로 사용하여 상기 금속 층간절연막(117)의 상부를 이방성 식각하여 상기 금속 층간절연막(117) 상부에 적어도 상기 비아홀(111)과 중첩되는 트렌치(113)를 형성한다. 그 결과, 상기 금속 층간절연막(107) 내에 상기 비아홀(111) 및 상기 트렌치(113)를 포함하는 다마신 패턴(115)이 형성된다.
도 3을 참조하면, 상기 다마신 패턴(115)의 내측벽 및 상기 금속 층간절연막(107)의 상부면을 덮는 확산장벽층(117)을 콘포말하게 형성할 수 있다. 상부배선으로 구리를 사용할 경우, 구리는 알루미늄과 달리 통상 금속 층간절연막으로 사용되는 실리콘산화막을 통해 매우 빠르게 이동한다. 또한, 실리콘 내에서 딥 레벨 도펀트(deep level dopant)로 작용하므로 극소량의 구리 함유로도 소자에 치명적인 영향을 줄 수 있다. 따라서 금속 층간절연막과 접하는 모든 면에 확산장벽층을 필요로 한다. 이 경우에, 상기 확산장벽층(117)은 탄탈륨막(Ta), 타이타늄막(Ti), 텅스텐질화막(WN), 탄탈륨 질화막(TaN) 또는 타이타늄 질화막(TiN)과 같은 도전성 금속막 또는 이들의 조합으로 형성할 수 있다.
상기 금속 층간절연막(107) 상에 상기 다마신 패턴(115)을 채우는 금속막(121)을 형성한다. 이 경우에, 상기 금속막(121)은 상기 금속 층간절연막(107) 상부에 형성되는 금속막의 상부면 보다 상기 다마신 패턴(115)에 형성되는 금속막의 상부면이 더 낮게 형성되는 리세스 영역(R)을 갖도록 형성된다. 상기 금속막(121)은 구리 또는 텅스텐으로 형성 할 수 있다. 상기 금속막(121)을 구리막으로 형성하는 경우에 상기 구리막은 전해도금(electroplating) 공정으로 형 성할 수 있다. 상기 전해도금 공정으로 상기 구리막을 형성한 후에 구리막의 안정된 물성특성을 얻기 위하여 열처리공정을 진행할 수 있다. 상기 금속막(121)이 전해도금 공정에 의한 구리막으로 형성되는 경우에, 상기 금속막(121)을 형성하기 전에 상기 확산장벽층(117) 상에 시드층(119)을 추가로 형성할 수 있다. 이 경우에 상기 시드층(119)은 구리(copper), 백금(platinum), 금(gold), 은(silver) 또는 니켈(nickel) 등, 산화막 또는 질화막 등의 표면절연층의 생성이 적은 도전성 물질을 이용할 수 있으며, 이들 금속의 적절한 합금배합을 가진 합금도 사용할 수 있다. 상기 시드층(119)은 스퍼터링법, 화학기상증착법, 원자층증착법 또는 구리 무전해 도금방법 등을 사용하여 형성 할 수 있다.
도 4를 참조하면, 상기 금속막(121)이 형성된 반도체기판의 전면 상에 연마 희생층(polishing sacrificial layer; 123)을 형성한다. 상기 연마 희생층(123)은 스퍼터링법, 화학기상증착법 또는 원자층증착법 등을 사용하여 형성할 수 있다. 이 경우에 상기 연마 희생층(123)은 상기 금속막(121)에 대하여 연마선택비를 갖는 물질로 형성한다. 다시 말하면, 상기 금속막(121)에 대하여 선택적으로 화학기계적연마 저지(stopping)가 가능한 물질로 형성한다. 상기 연마 희생층(123)은 타이타늄막(Ti), 탄탈륨막(Ta), 타이타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN) 또는 탄탈륨 실리콘 질화막(TaSiN)막 또는 이들의 조합으로 형성할 수 있다.
도 5를 참조하면, 상기 연마 희생층(도 4의 123)이 형성된 반도체기판에 대하여 제1 평탄화를 수행하여 상기 금속 층간절연막(107) 상부의 금속막을 노출시킴 과 동시에 상기 리세스 영역(R)에 잔존하는 제1 연마 희생층 패턴(123′)을 형성한다. 상기 제1 평탄화는 제1 화학기계적연마 공정에 의하여 수행된다. 상기 제1 화학기계적연마 공정은 상기 연마 희생층(도 4의 123)을 선택적으로 제거할 수 있는 슬러리를 사용하거나, 상기 연마 희생층(123) 및 상기 금속막(121)에 대한 선택비가 없는 슬러리 즉, 상기 연마 희생층(123) 및 상기 금속막(121)을 동시에 제거할 수 있는 슬러리를 사용하여 수행될 수 있다. 그 결과, 상기 금속 층간절연막(107) 상부에 형성된 연마 희생층이 선택적으로 제거되며, 상기 리세스 영역(R)에 제1 연마 희생층 패턴(123′)이 남게 된다. 또한, 경우에 따라서는 상기 금속 층간절연막(107) 상부의 금속막도 소정두께 제거될 수 있다.
도 6을 참조하면, 상기 제1 연마 희생층패턴(도 5의 123′)을 갖는 결과물에 대하여 제2 평탄화를 수행하여 상기 금속 층간절연막(107) 상부의 금속막을 제거한다. 이 경우에, 상기 제2 평탄화는 제2 화학기계적연마 공정에 의하여 수행된다. 다시 말하면, 상기 제2 화학기계적연마 공정은 상기 금속막(도 5의 121)에 대한 상기 연마 희생층의 연마 선택비가 높은 슬러리 즉, 상기 금속막(121)만을 선택적으로 제거할 수 있는 슬러리를 사용하여 수행한다. 이 과정에서, 상기 제1 연마희생층 패턴(123′)은 연마 저지층의 역할을 수행한다. 그 결과, 상기 금속 층간절연막(107) 상부의 금속막은 제거되고, 상기 다마신 패턴(115) 상에 제1 금속막패턴(121′) 및 제2 연마 희생층패턴(123″)이 형성된다. 상기 제2 연마 희생층 패턴(123″)은 상기 제2 화학기계적 연마 공정 중에 상기 제1 연마희생층 패턴(123′)의 에지부분이 소정부분 제거되고 남은 부분이다. 이 경우에, 상기 제1 금속막 패턴(121′)의 상부면은 상기 금속 층간절연막(107)의 상부면과 같거나 또는 높게 형성될 수 있다. 상기 금속 층간절연막(107)의 상부면에 형성된 시드층이 제거되어 상기 금속 층간절연막(107) 내의 다마신 패턴(115) 상에만 존재하는 시드층패턴(119′)이 형성 될 수 있다.
도 7을 참조하면, 상기 제2 평탄화가 수행된 결과물에 대한 제3 평탄화를 수행하여 상기 제2 연마 희생층 패턴(도 6의 123″), 상기 제1 금속막 패턴(도 6의 121′)의 상부 및 상기 확산 장벽층(도 6의 117)을 제거한다. 상기 제3 평탄화는 상기 제2 연마 희생층 패턴(도 6의 123″), 상기 제1 금속막 패턴(도 6의 121′) 및 상기 확산 장벽층(도 6의 117)을 동시에 제거할 수 있는 슬러리를 사용한 제3 화학기계적 연마 공정을 통하여 수행된다. 그 결과, 상기 금속 층간절연막(107)의 상부면이 노출됨과 동시에 상기 다마신 패턴(115) 내에 잔존하는 제2 금속막패턴(121″)이 형성된다. 또한, 상기 다마신 패턴(115)과 상기 제2 금속막패턴(121″) 사이에는 확산 장벽층 패턴(117′) 및 시드층 패턴(119′)이 차례로 적층된 형태로 개재된다.
상술한 바와 같이 본 발명에 따르면, 통상의 화학기계적연마 공정에서 발생하는 디싱 현상을 억제하여 금속배선이 형성되는 반도체기판 표면의 평탄도를 높일 수 있다. 특히, 평탄도가 높은 반도체기판 표면에 넓은 배선 폭을 갖는 다층금속배선을 형성할 경우 통상의 다층금속배선 형성시 디싱 현상에 의해 문제가 되는 구리 잔류물 문제 및 구리 배선의 저항이 증가하는 문제를 해결할 수 있다. 그 결과, 화 학기계적연마 공정을 적용하는 공정에 대한 신뢰도가 높아진다.

Claims (8)

  1. 반도체기판 상에 하부배선을 갖는 층간절연막을 형성하고,
    상기 층간절연막 상에 금속 층간절연막을 형성하고,
    상기 금속 층간절연막을 패터닝하여 상기 하부배선을 노출시키는 다마신 패턴을 형성하고,
    상기 금속 층간절연막 상에 상기 다마신 패턴을 채우는 금속막을 형성하되, 상기 금속막은 상기 다마신 패턴의 상부에서 리세스 영역을 갖도록 형성되고,
    상기 금속막 상에 연마 희생층을 콘포말하게 형성하고,
    상기 연마 희생층을 갖는 결과물에 대한 제1 평탄화를 수행하여 상기 금속 층간절연막 상부의 상기 금속막을 노출시킴과 동시에, 상기 리세스 영역의 상기 금속막 상에 잔존하는 연마 희생층 패턴을 형성하고,
    상기 연마 희생층 패턴을 연마 저지층으로 사용한 제2 평탄화를 수행하여 상기 금속 층간절연막 상부의 상기 금속막을 제거하고,
    상기 제2 평탄화가 수행된 결과물에 대한 제3 평탄화를 수행하여 상기 연마 희생층 패턴 및 상기 연마 희생층 패턴 하부의 상기 금속막 상부를 제거하여 상기 다마신 패턴 내에 잔존하는 금속막 패턴을 형성하는 것을 포함하는 반도체 소자의 배선 형성방법.
  2. 제 1 항에 있어서,
    상기 연마 희생층은 상기 금속막에 대하여 연마선택비를 갖는 물질층으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  3. 제 2 항에 있어서,
    상기 연마 희생층은 타이타늄막(Ti), 탄탈륨막(Ta), 타이타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 탄탈륨 실리콘 질화막(TaSiN) 또는 이들의 조합으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  4. 제 1 항에 있어서,
    상기 제1 평탄화, 제2 평탄화 및 제3 평탄화는 화학기계적 연마 공정에 의하여 수행되는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  5. 제 4 항에 있어서,
    상기 제2 평탄화는 상기 금속막에 대한 상기 연마 희생층 패턴의 연마 선택비가 큰 슬러리를 사용하여 수행되는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  6. 제 4 항에 있어서,
    상기 제1 평탄화는 상기 연마 희생층을 제거할 수 있는 슬러리를 사용하여 수행되고, 상기 제3 평탄화는 상기 연마 희생층 및 상기 금속막을 동시에 제거할 수 있는 슬러리를 사용하여 수행되는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  7. 제 1 항에 있어서,
    상기 다마신 패턴은 상기 하부배선의 소정영역을 노출시키는 비아홀 및 적어도 상기 비아홀과 중첩되도록 상기 금속 층간절연막 상부에 배치되는 트렌치를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  8. 제 1 항에 있어서,
    상기 금속막을 형성하기 전에 상기 층간절연막의 상부 및 상기 다마신 패턴의 내측벽을 덮는 확산장벽층 및 시드층을 차례로 콘포말하게 형성하는 것을 더 포함하는 반도체 소자의 배선 형성방법.
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