KR100558493B1 - 반도체 기억소자의 배선 형성방법 - Google Patents

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Abstract

반도체 기억소자의 배선 형성방법을 제공한다. 이 방법은 먼저, 제1 도전층이 형성된 제1 영역 및 제2 도전층이 형성된 제2 영역을 갖는 하지층을 준비한다. 상기 제1 도전층 및 상기 제2 도전층을 갖는 상기 하지층 상에 하부 식각저지막 및 제1 층간절연막을 차례로 형성한다. 상기 제1 영역의 상기 제1 층간절연막을 선택적으로 소정두께 리세스시키고, 상기 선택적으로 리세스된 상기 제1 층간절연막 상에 콘포말한 상부 식각저지막을 형성한다. 상기 상부 식각저지막 상에 제2 층간절연막을 형성하되, 상기 제2 층간절연막은 상기 제1 영역의 상기 제1 층간절연막이 리세스된 두께 보다 더 큰 두께를 갖도록 형성한다. 다음으로, 상기 제2 층간절연막의 상부면을 평탄화시킨다. 상기 제1 영역 및 상기 제2 영역의 상기 제2 층간절연막, 상기 상부 식각저지막, 상기 제1 층간절연막 및 하부 식각저지막을 패터닝하여 상기 제1 도전층을 노출시키는 제1 듀얼 다마신 개구부 및 상기 제2 도전층을 노출시키는 제2 듀얼 다마신 개구부를 동시에 형성한다. 상기 제1 듀얼 다마신 개구부 및 상기 제2 듀얼 다마신 개구부를 각각 채우는 제1 금속패턴 및 제2 금속 패턴을 동시에 형성한다.
dual damascene, fuse, Cu

Description

반도체 기억소자의 배선 형성방법{method of of forming interconnection lines in a semiconductor memory device}
도 1 및 도 2는 종래 듀얼 다마신 공정에 의한 반도체 기억소자의 배선형성 방법을 설명하기 위한 단면도들이다.
도 3 내지 도 11은 본 발명의 일실시예에 의한 반도체 기억소자의 금속 퓨즈 패턴 형성방법을 설명하기 위하여 나타낸 단면도들이다.
* 도면의 주요부분에 대한 설명*
300 : 하지층 304 : 하부 식각저지막
306 : 제1 층간절연막 310 : 상부 식각저지막
312 : 제2 층간절연막 316a,316b : 제1 비아홀, 제2 비아홀
320a,320b : 제1 트렌치, 제2 트렌치
322a,322b : 제1 트렌치, 제2 트렌치
326 : 최종 금속배선 패턴 328 : 금속 퓨즈 패턴
본 발명은 반도체 소자의 제조방법법에 관한 것으로 특히 반도체 소자의 배선 형성방법에 관한 것 이다.
반도체 소자가 고집적화에 됨에 따라 신뢰성 있는 배선에 대한 요구가 증대되고 있다. 반도체 소자의 배선 재료로써 구리(Cu)는 종래의 알루미늄(Al)에 비하여 낮은 비저항 특성을 지니고 있어 RC 시간지연(RC delay)의 증가를 감소시킬 수 있다. 또한 알루미늄에 비하여 상대적으로 높은 녹는점을 지니고 있어 일렉트로 마이그레이션(electro-migration) 및 스트레스 마이그레이션(stress-migration)에 대한 우수한 내성을 지니고 있다. 상기 구리를 사용하여 반도체 소자의 배선을 형성하는 방법으로 다마신 공정(damascene process)이 적용되고 있다. 특히 듀얼 다마신 공정(dual dama scene process)은 다층 금속배선과 상기 배선간 콘택을 동시에 형성 할 수 있을 뿐만 아니라, 금속배선에 의해 발생하는 단차를 제거할 수 있으므로 후속 공정을 용이하게 하는 장점이 있다.
도 1 및 도 2는 종래 듀얼 다마신 공정에 의한 반도체 기억소자의 배선형성 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 먼저, 하지층(100) 상에 하부 식각저지막(102), 제1 층간절연막(104), 상부 식각저지막(106) 및 제2 층간 절연막(108)을 차례로 형성한다. 이어서, 포토리소그래피 공정 및 식각공정을 수행하여 상기 제1 층간절연막(104)내에 형성되어 상기 하부식각 저지막을 노출시키는 비아홀(110) 및 적어도 상기 비아홀(110)과 중첩되어 상기 제2 층간절연막(108) 내에 형성되는 트렌치(112)를 형성 한다.
도 2를 참조하면, 먼저 상기 비아홀(110) 및 트렌치(112)에 의하여 노출된 상기 하부 식각저지막(102) 및 상기 상부 식각저지막(106)을 제거한다. 이어서, 상기 트렌치(112) 및 상기 비아홀(110)을 채우는 구리층을 형성한 후 CMP 공정을 수행하여 상기 트렌치(112) 내에 구리 배선(114)을 형성하고 동시에 상기 비아홀 (110) 내에 배선 콘택 플러그(116)를 형성한다. 도 2에 도시한 바와 같이 종래 듀얼 다마신 공정에 의하여 반도체 소자의 배선을 형성하는 경우 동일층 상에 형성되는 배선은 모두 동일한 두께를 갖게 된다.
한편, 반도체 기억소자의 제조공정 중에 일부 셀에 불량이 발생했을 경우, 여분의 셀(redundant cell)이 상기 불량 셀을 대신하도록 하는 리페어(repair)공정을 실시한다. 이때, 여분의 셀을 주요 셀(main cell)의 어드레스 라인에 연결하는 퓨즈를 사전에 미리 형성하고, 리페어 공정을 통해 불량이 발생한 주요셀의 어드레스 라인을 여분의 셀에 연결하는 퓨즈만을 남긴후, 나머지 퓨즈는 레이저 컷팅을 통하여 제거하게 된다. 이와 같이 불량 셀의 리페어를 행하여 셀이 오동작하는 것을 방지하고 전체 칩을 되살릴 수 있게 된다.
종래 반도체 기억소자의 퓨즈는 비트라인 형성시 상기 비트라인과 동일층 상에 형성되어 왔다. 그러나, 반도체 기억소자가 고집적화 되고 그에 따라 반도체 기억 소자의 높이가 증가함에 따라 퓨즈 컷팅을 용이하게 하기 위하여 반도체 기억 소자의 최종 금속배선과 동일한 층에 상기 퓨즈를 형성하는 방법이 사용되고 있다.
통상 상기 최종 금속배선은 대용량의 전류를 수송하기 위하여 큰 두께를 갖 도록 형성된다. 따라서, 종래 듀얼 다마신 공정에 의하여 상기 최종 금속배선과 동일층 내에 상기 퓨즈를 형성하는 경우에 상기 퓨즈도 상기 최종 금속배선과 동일한 두께를 갖도록 형성된다. 상기 퓨즈가 큰 두께를 갖는 경우 상술한 레이저 컷팅을 통한 리페어 공정에 있어서 상기 퓨즈를 절단하기 위하여 높은 에너지를 요구하게 된다. 그러나, 높은 에너지를 갖는 레이저를 이용하여 상기 퓨즈 컷팅을 하는 경우 인접하고 있는 퓨즈에 대한 어택(attack)을 초래할 수 있다. 또한, 이러한 인접 퓨즈에 대한 어택은 반도체 기억소자가 고집적화 되고 그에 따라 상기 퓨즈 패턴의 피치가 감소함에 따라 더욱 심화될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 듀얼 다마신 공정에 의하여 반도체 기억 소자의 배선을 형성함에 있어서 동일한 층 내에 서로 다른 두께를 갖는 배선을 동시에 형성할 수 있는 반도체 기억소자의 배선 형성방법을 제공하는 데 있다.
상기 기술적 과제를 이루기 위하여 본 발명은 반도체 기억소자의 배선 형성방법을 제공한다.
본 발명에 의하면 먼저, 제1 도전층이 형성된 제1 영역 및 제2 도전층이 형성된 제2 영역을 갖는 하지층을 준비한다. 상기 제1 도전층 및 상기 제2 도전층을 갖는 상기 하지층 상에 하부 식각저지막 및 제1 층간절연막을 차례로 형성한다. 상기 제1 영역의 상기 제1 층간절연막을 선택적으로 소정두께 리세스시키고, 상기 선택적으로 리세스된 상기 제1 층간절연막 상에 콘포말한 상부 식각저지막을 형성 한다. 상기 상부 식각저지막 상에 제2 층간절연막을 형성하되, 상기 제2 층간절연막은 상기 제1 영역의 상기 제1 층간절연막이 리세스된 두께 보다 더 큰 두께를 갖도록 형성한다. 다음으로, 상기 제2 층간절연막의 상부면을 평탄화시킨다. 상기 제1 영역 및 상기 제2 영역의 상기 제2 층간절연막, 상기 상부 식각저지막, 상기 제1 층간절연막 및 하부 식각저지막을 패터닝하여 상기 제1 도전층을 노출시키는 제1 듀얼 다마신 개구부 및 상기 제2 도전층을 노출시키는 제2 듀얼 다마신 개구부를 동시에 형성한다. 상기 제1 듀얼 다마신 개구부 및 상기 제2 듀얼 다마신 개구부를 각각 채우는 제1 금속패턴 및 제2 금속 패턴을 동시에 형성한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3 내지 도 11은 본 발명의 일실시예에 의한 반도체 기억소자의 금속 퓨즈 패턴 형성방법을 설명하기 위하여 나타낸 단면도들이다.
도 3을 참조하면, 패드영역(10) 및 퓨즈영역(20)이 정의된 하지층(300)을 준비한다. 상기 하지층(300)은 절연층이며 상기 패드영역(10) 및 상기 퓨즈영역(20) 내에 각각 형성된 제1 하부배선(302a) 및 제2 하부배선(302b)을 포함한다. 상기 제1 하부배선(302a) 및 상기 제2 하부배선(302b)은 통상의 다마신 공정에 의한 구리배선으로 형성할 수 있다. 도면에 도시하지는 않았지만, 상기 하지층(300) 하부에는 반도체기판 상에 형성된 트랜지스터등의 구조물을 포함하는 기저층이 형성된다. 또한, 상기 기저층 및 상기 하지층(300) 사이에는 금속배선들을 포함하는 복수개의 다른 절연층들이 더 개재되며 상기 제1 하부배선(302a) 및 상기 제2 하부배선(302b)은 상기 다른 절연층들 내에 형성된 상기 금속배선들과 전기적으로 연결된다. 상기 하지층(300)을 준비한 후, 상기 제1 하부배선 (302a)및 상기 제2 하부배선(302b)을 갖는 상기 하지층(300) 상에 하부 식각저지막(304) 및 제1 층간절연막 (306)을 차례로 형성한다. 상기 하부 식각저지막(304)은 실리콘 질화막으로 형성할 수 있다. 상기 제1 층간절연막(306)은 예를 들어 SiOC막, 다공성 SiO2막, PSG (phosphrous silicate glass)막과 같은 저유전율을 갖는 물질막으로 형성하는 것이 바람직하다.
도 4를 참조하면, 상기 패드영역(10)의 상기 제1 층간절연막(306)을 선택적으로 소정두께 리세스시킨다. 더욱 자세하게는 먼저, 상기 퓨즈영역(20)의 상기 제1 층간절연막(306)을 덮는 제1 포토레지스트 패턴(308)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴(308)을 식각마스크로 사용하여 상기 제1 층간절연막 (306)을 이방성 식각한다. 상기 이방성식각은 상기 패드영역(10)의 상기 제1 층간절연막(306)이 소정두께 남을때까지 수행된다. 그 결과, 상기 패드영역(10) 상의 상기 제1 층간절연막의 두께(t1)는 상기 퓨즈영역(20) 상의 상기 제1 층간절연막의 두께(t2)보다 작게 되어 상기 제1 층간절연막(306)은 상기 패드영역(10) 및 상기 퓨즈영역(20)간에 단차(Δt)를 갖게 된다.
도 5를 참조하면, 먼저 상기 제1 포토레지스트 패턴(308)을 제거한다. 이어서, 선택적으로 리세스된 상기 제1 층간절연막(306) 상에 콘포말한 상부 식각저지막(310)을 형성한다. 상기 상부 식각저지막(310)은 실리콘 질화막으로 형성할 수 있다. 다음으로, 상기 상부 식각저지막(310) 상에 제2 층간절연막(312)을 형성한다. 상기 제2 층간절연막(312)은 예를 들어 SiOC막, 다공성 SiO2막, PSG (phosphrous silicate glass)막과 같은 저유전율을 갖는 물질막으로 형성하는 것이 바람직하다. 또한, 상기 제2 층간절연막(312)은 상기 패드영역(10)의 상기 제1 층간절연막(306)이 리세스된 두께 보다 더 큰 두께를 갖도록 형성한다. 다시말하면, 상기 제2 층간절연막(312)은 상기 제1 층간절연막(306)에 형성된 단차(Δt) 보다 큰 두께를 갖도록 형성한다.
도 6을 참조하면, 상기 제2 층간절연막(312)의 상부면을 평탄화시킨다. 상기 제2 층간절연막(312)은 화학적 기계적 연마(chemical mechanical polishing)공정을 수행하여 평탄화될 수 있다. 그 결과, 상기 패드영역(10)의 상기 제2 층간절연막(312)의 두께(t3)는 상기 퓨즈영역(20)의 상기 제2 층간절연막(312)의 두께(t4)보다 더 큰 두께를 갖는다.
도 7을 참조하면, 평탄화된 상부면을 갖는 상기 제2 층간절연막(312) 상에 상기 패드영역(10) 및 상기 퓨즈영역(20)의 소정영역에 개구부를 갖는 제2 포토레 지스트 패턴(314)을 형성한다. 이어서, 상기 제2 포토레지스트 패턴(314)을 식각마스크로 사용하여 상기 제2 포토레지스트 패턴(314)에 의하여 노출된 부분의 상기 제2 층간절연막(312), 상기 상부 식각저지막(310) 및 상기 제1 층간절연막(306)을 차례로 이방성식각하여 제거한다. 그 결과, 상기 패드영역(10)의 상기 제1 하부배선(302a) 상부의 상기 하부식각저지막(304)을 노출시키는 제1 비아홀(316a) 및 상기 퓨즈영역(20)의 상기 제2 하부배선(302b) 상부의 상기 하부식각저지막(304)을 노출시키는 제2 비아홀(316b)이 동시에 형성된다.
도 8을 참조하면, 먼저 상기 제2 포토레지스트 패턴(314)을 제거한다. 이어서, 상기 제1 비아홀(316a) 및 제2 비아홀(316b)을 갖는 상기 제2 층간절연막(312) 상에 제3 포토레지스트 패턴(318)을 형성한다. 상기 제3 포토레지스트 패턴(318)은 적어도 상기 제1 비아홀(316a) 및 상기 제2 비아홀(316b)과 각각 중첩하는 개구부들을 갖도록 형성된다. 상기 제3 포토레지스트 패턴(318)은 상기 제1 비아홀 (316a) 및 상기 제2 비아홀(316b)과 각각 중첩하고 상기 제1 비아홀(316a) 및 상기 제2 비아홀(316b) 보다 큰 폭을 갖는 개구부들을 갖도록 형성하는 것이 바람직하다. 상기 제3 포토레지스트 패턴(318)을 형성한 후, 상기 제3 포토레지스트 패턴(316b)을 식각마스크로 사용하여 상기 상부식각저지막(310)이 노출되도록 상기 제2 층간절연막(312)을 이방성식각한다. 그 결과, 상기 패드영역(10)의 상기 제2 층간절연막(312)내에 적어도 상기 제1 비아홀(316a)과 중첩하는 제1 트렌치(320a)가 형성된다. 동시에 상기 퓨즈영역(20)의 상기 제2 층간절연막(312) 내에 적어도 상기 제2 비아홀(316b)과 중첩하는 제2 트렌치(320b)가 형성된다.
상술한 바와 같이 상기 패드영역(10)의 상기 제2 층간절연막(312)의 두께 (t3)는 상기 퓨즈영역(20)의 상기 제2 층간절연막(312)의 두께(t4)보다 더 큰 두께를 갖는다. 따라서, 상기 패드영역(10)의 상기 제2 층간절연막(312) 내에 형성된 상기 제1 트렌치(320a)는 상기 퓨즈영역(20)의 상기 제2 층간절연막(312) 내에 형성된 상기 제2 트렌치(320b)보다 더 깊게 형성된다.
도 9를 참조하면, 먼저 상기 제3 포토레지스트 패턴(318)을 제거한다. 이후, 상기 비아홀들(316a,316b) 하부에 노출된 상기 하부 식각저지막(304) 및 상기 트렌치들(320a,320b) 하부에 노출된 상기 상부 식각저지막(310)을 제거한다. 노출된 부분의 상기 하부 식각저지막(304) 및 상기 상부 식각저지막(310)은 인산을 식각액으로 사용한 습식식각을 통하에 제거될 수 있다. 그 결과, 상기 패드영역(10)의 상기 제2 층간절연막(312) 및 상기 제1 층간절연막 (306) 내에 상기 제1 하부배선(302a)을 노출시키는 제1 듀얼 다마신 개구부 (322a) 형성된다. 동시에 상기 퓨즈영역(20)의 상기 제2 층간절연막(312) 및 상기 제1 층간절연막(306) 내에 상기 제2 하부배선(302b)을 노출시키는 제2 듀얼 다마신 개구부(322b) 형성된다. 상술한 바와 같이 본 발명의 실시예에서 상기 제1 및 제2 듀얼 다마신 개구부 (322a,322b)는 비아홀을 먼저 형성하고 이어서 트렌치를 형성하는 방법으로 형성된다. 그러나, 상기 제1 및 제2 듀얼 다마신 개구부(322a,322b)를 형성하는 방법은 이에 한정되지 아니하고 예를 들어, 트렌치를 먼저 형성하는 방법으로 형성될 수도 있다.
상기 제1 및 제2 듀얼 다마신 개구부(322a,322b)를 형성한 후에, 바람직하게 는 상기 제1 및 제2 듀얼 다마신 개구부(322a,322b)를 갖는 결과물 상에 콘포말한 제1 확산방지막(324)을 형성할 수 있다. 상기 제1 확산방지막(324)은 예를 들어 탄탈륨(Ta), 질화탄탈륨(TaN), 티타늄(Ti), 또는 질화티타늄(TiN)으로 형성할 수 있다. 이어서, 상기 제1 확산방지막(324)을 갖는 결과물 상에 상기 제1 및 제2 듀얼 다마신 개구부(322a,322b)를 채우도록 금속층을 형성한다. 상기 금속층은 구리층으로 형성할 수 있다. 상기 구리층은 예를 들어, 전기도금공정을 적용하여 형성될 수 있다. 상기 구리층이 상기 전기도금공정을 통하여 형성되는 경우 상기 확산방지막(326)상에 콘포말한 구리 시드층 (seed layer)이 더 형성될 수 있다. 상기 금속층을 형성한 후에, 상기 제2 층간절연막(312)이 노출되도록 상기 제2 층간절연막(312) 상부의 상기 금속층 및 상기 제1 확산방지막(324)을 평탄화하여 제거한다. 상기 평탄화는 화학적 기계적 연마공정을 적용하여 수행할 수 있다. 그 결과, 상기 패드영역(10)의 상기 제1 듀얼 다마신 개구부(322a) 및 상기 퓨즈영역(20)의 상기 제2 듀얼 다마신 개구부(322b)내에 최종 금속배선 패턴(326) 및 금속 퓨즈 패턴(328)이 각각 형성된다. 본 발명의 실시예에서 상기 최종 금속배선 패턴(326) 및 금속 퓨즈 패턴(328)은 구리로 형성된다. 상기 최종 금속배선 패턴(326)은 상기 제1 비아홀(316a) 내에 형성된 최종 금속배선 콘택 플러그(326a) 및 상기 제1 트렌치(320a) 내에 형성된 최종 금속배선(326b)을 포함한다. 또한, 상기 금속 퓨즈 패턴(328)은 상기 제2 비아홀 (316b) 내에 형성된 퓨즈 콘택 플러그(328a) 및 상기 제2 트렌치(320b) 내에 형성된 금속 퓨즈(328b)를 포함한다.
상술한 바와 같이 상기 패드영역(10)의 상기 제2 층간절연막(312) 내에 형성 된 상기 제1 트렌치(320a)는 상기 퓨즈영역(20)의 상기 제2 층간절연막(312) 내에 형성된 상기 제2 트렌치(320b)보다 더 큰 값의 깊이를 갖는다. 따라서, 상기 제1 트렌치(320a) 내에 형성된 상기 최종 금속배선(326b)은 상기 제2 트렌치(320b)내에 형성된 금속 퓨즈(328b)보다 더 큰 두께를 갖도록 형성된다.
따라서, 본 발명의 실시예에 의한 경우 서로 다른 두께를 갖는 최종 금속배선(328a) 및 금속 퓨즈(328b)를 동시에 형성할 수 있게 된다. 즉, 대용량의 전류를 수송하기 위한 최종 금속배선(328a)은 두껍게 형성하고 동시에 상기 금속퓨즈 (328b)는 얇게 형성하여 후속의 리페어공정에서의 레이저 컷팅을 용이하게 할 수 있다.
도 10을 참조하면, 상기 최종 금속배선 패턴(326) 및 상기 금속 퓨즈패턴 (328)을 갖는 결과물 상에 제1 패시베이션층(330a), 제2 패시베이션층(330b) 및 제3 패시베이션층(330c)을 차례로 형성한다. 상기 제1 패시베이션층(330a) 및 상기 제3 패시베이션층(330c)은 실리콘 질화막으로 형성할 수 있다. 상기 제2 패시베이션층(330b)은 실리콘 산화막으로 형성할 수 있다. 이어서, 제3 패시베이션층 (330c), 제2 패시베이션층(330b) 및 제1 패시베이션층(330a)을 차례로 패터닝하여상기 최종 금속배선 패턴(326)의 상부면을 노출시키는 패드 개구부(332)를 형성 한다. 다음으로, 상기 패드 개구부(332)를 갖는 결과물 상에 콘포말한 패드 금속층을 형성한다. 상기 패드 금속층은 알루미늄(Al)층으로 형성할 수 있다. 이어서, 상기 패드 금속층을 패터닝하여 상기 최종 금속배선 패턴 (326)과 전기적으로 접촉하는 금속 패드(336)를 형성한다. 바람직하게는 상기 금속 패드(336)를 형성하기 전에 적어도 상기 패드 개구부(332)의 측벽 및 바닥면을 콘포말하게 덮는 제2 확산방지막(334)을 더 형성할 수 있다.
도 11을 참조하면, 상기 금속 패드(336)를 형성한 후에, 상기 제3 패시베이션층(330c) 및 상기 제2 패시베이션층(330b)을 패터닝하여 상기 금속 퓨즈 패턴 (328) 상부에 퓨즈박스(338)를 형성한다. 상기 금속 퓨즈 패턴(328) 상부에 잔존하는 상기 제1 패시베이션층(330a)은 상기 금속 퓨즈 패턴(328)을 보호하는 역할을 한다. 또한, 상기 금속 퓨즈 패턴(328) 상부의 상기 제3 패시베이션층(330c) 및 상기 제2 패시베이션층(330b)은 제거됨으로써 후속의 리페어 공정시 레이저 컷팅을 더욱 용이하게 할 수 있다.
상술한 바와 같이 본 발명에 의하면 듀얼 다마신 공정에 의하여 반도체 기억 소자의 배선을 형성함에 있어서 동일한 층 내에 서로 다른 두께를 갖는 배선을 동시에 형성할 수 있게 된다.
따라서, 본 발명에 의하여 반도체 기억소자의 최종금속 배선 및 금속 퓨즈를 형성하는 경우 상기 최종 금속배선은 대용량의 전류를 수송하기 위하여 두껍게 형성하고 동시에 상기 금속퓨즈는 얇게 형성하여 후속의 리페어 공정을 용이하게 할 수 있다.

Claims (9)

  1. 제1 도전층이 형성된 제1 영역 및 제2 도전층이 형성된 제2 영역을 갖는 하지층을 준비하고,
    상기 제1 도전층 및 상기 제2 도전층을 갖는 상기 하지층 상에 하부 식각저지막 및 제1 층간절연막을 차례로 형성하고,
    상기 제1 영역의 상기 제1 층간절연막을 선택적으로 소정두께 리세스시키고,
    선택적으로 리세스된 상기 제1 층간절연막 상에 콘포말한 상부 식각저지막을 형성하고,
    상기 상부 식각저지막 상에 제2 층간절연막을 형성하되, 상기 제2 층간절연막은 상기 제1 영역의 상기 제1 층간절연막이 리세스된 두께 보다 더 큰 두께를 갖도록 형성하고,
    상기 제2 층간절연막의 상부면을 평탄화시키고,
    상기 제1 영역 및 상기 제2 영역의 상기 제2 층간절연막, 상기 상부 식각저지막, 상기 제1 층간절연막 및 하부 식각저지막을 패터닝하여 상기 제1 도전층을 노출시키는 제1 듀얼 다마신 개구부 및 상기 제2 도전층을 노출시키는 제2 듀얼 다마신 개구부를 동시에 형성하고,
    상기 제1 듀얼 다마신 개구부 및 상기 제2 듀얼 다마신 개구부를 각각 채우는 제1 금속패턴 및 제2 금속 패턴을 동시에 형성하는 것을 포함하는 반도체 기억소자의 배선 형성방법.
  2. 제 1 항에 있어서,
    상기 제1 영역의 상기 제1 층간절연막을 선택적으로 소정두께 리세스 시키는 것은
    상기 제2 영역의 상기 제1 층간절연막을 덮는 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 제1 층간절연막을 이방성식각하는 것을 포함하는 것을 특징으로 하는 반도체 기억소자의 배선 형성방법.
  3. 제 1 항에 있어서,
    상기 제1 듀얼 다마신 개구부 및 상기 제2 듀얼 다마신 개구부를 형성하는 것은
    상기 제1 영역 및 상기 제2 영역의 상기 제2 층간절연막, 상기 식각저지막 및 상기 제1 층간절연막을 연속적으로 패터닝하여 상기 제1 도전층 상부의 상기 하부 식각저지막을 노출시키는 제1 비아홀 및 상기 제2 도전층 상부의 상기 하부 식각저지막을 노출시키는 제2 비아홀을 동시에 형성하고,
    상기 제1 영역 및 상기 제2 영역의 상기 제2 층간절연막을 패터닝하여 상기 제2 층간절연막 내에 적어도 상기 제1 비아홀과 중첩하는 제1 트렌치 및 적어도 상기 제2 비아홀과 중첩하는 제2 트렌치를 동시에 형성하고,
    상기 비아홀들 및 상기 트렌치들에 의하여 노출된 상기 하부 식각저지막 및 상부 식각저지막을 제거하는 것을 포함하는 것을 특징으로 하는 반도체 기억소자의 배선 형성방법.
  4. 제1 하부배선이 형성된 패드영역 및 제2 하부배선이 형성된 퓨즈영역을 갖는 하지층을 준비하고,
    상기 제1 하부배선 및 상기 제2 하부배선을 갖는 상기 하지층 상에 하부 식각저지막 및 제1 층간절연막을 차례로 형성하고,
    상기 패드영역의 상기 제1 층간절연막을 선택적으로 소정두께 리세스시키고,
    선택적으로 리세스된 상기 제1 층간절연막 상에 콘포말한 상부 식각저지막을 형성하고,
    상기 상부 식각저지막 상에 제2 층간절연막을 형성하되, 상기 제2 층간절연막은 상기 패드영역의 상기 제1 층간절연막이 리세스된 두께 보다 더 큰 두께를 갖도록 형성하고,
    상기 제2 층간절연막의 상부면을 평탄화시키고,
    상기 패드영역 및 상기 퓨즈영역의 상기 제2 층간절연막, 상기 상부 식각저지막, 상기 제1 층간절연막 및 상기 하부 식각저지막을 패터닝하여 상기 제1 하부배선을 노출시키는 제1 듀얼 다마신 개구부 및 상기 제2 하부배선을 노출시키는 제2 듀얼 다마신 개구부를 동시에 형성하고,
    상기 제1 듀얼 다마신 개구부 및 상기 제2 듀얼 다마신 개구부를 각각 채우 는 최종 금속배선 패턴 및 금속 퓨즈 패턴을 동시에 형성하는 것을 포함하는 반도체 기억소자의 배선 형성방법.
  5. 제 4 항에 있어서,
    상기 패드 영역의 상기 제1 층간절연막을 선택적으로 소정두께 리세스 시키는 것은
    상기 퓨즈 영역의 상기 제1 층간절연막을 덮는 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 제1 층간절연막을 이방성식각하는 것을 포함하는 것을 특징으로 하는 반도체 기억소자의 배선 형성방법.
  6. 제 4 항에 있어서,
    상기 제1 듀얼 다마신 개구부 및 상기 제2 듀얼 다마신 개구부를 형성하는 것은
    상기 패드 영역 및 상기 퓨즈 영역의 상기 제2 층간절연막, 상기 식각저지막 및 상기 제1 층간절연막을 연속적으로 패터닝하여 상기 제1 하부배선 상부의 상기 하부 식각저지막을 노출시키는 제1 비아홀 및 상기 제2 하부배선 상부의 상기 하부 식각저지막을 노출시키는 제2 비아홀을 동시에 형성하고,
    상기 패드 영역 및 상기 퓨즈 영역의 상기 제2 층간절연막을 패터닝하여 상 기 제2 층간절연막 내에 적어도 상기 제1 비아홀과 중첩하는 제1 트렌치 및 적어도 상기 제2 비아홀과 중첩하는 제2 트렌치를 동시에 형성하고,
    상기 비아홀들 및 상기 트렌치들에 의하여 노출된 상기 하부 식각저지막 및 상부 식각저지막을 제거하는 것을 포함하는 것을 특징으로 하는 반도체 기억소자의 배선 형성방법.
  7. 제 4 항에 있어서,
    상기 최종 금속배선 패턴 및 상기 금속 퓨즈 패턴은 구리로 형성하는 것을 특징으로 하는 반도체 기억소자의 배선 형성방법.
  8. 제 4 항에 있어서,
    상기 최종 금속배선 패턴 및 상기 금속 퓨즈 패턴을 형성한 후에
    상기 최종 금속배선 패턴 및 상기 금속 퓨즈 패턴을 갖는 결과물 상에 제1 패시베이션층, 제2 패시베이션층 및 제3 패시베이션층을 차례로 형성하고,
    상기 제3, 제2 및 제1 패시베이션층을 차례로 패터닝하여 상기 최종 금속 배선 패턴을 노출시키는 패드 개구부를 형성하고,
    상기 패드 개구부를 통하여 상기 최종 금속배선 패턴과 전기적으로 접촉하는 금속 패드를 형성하는 것을 더 포함하는 반도체 기억소자의 배선 형성방법.
  9. 제 8 항에 있어서,
    상기 금속 패드를 형성한 후에 상기 금속 퓨즈 패턴 상부의 상기 제3 및 제2 패시베이션층을 차례로 패터닝하여 상기 제3 및 제2 패시베이션층 내에 퓨즈 박스를 형성하는 것을 더 포함하는 반도체 기억소자의 배선 형성방법.
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