KR101062820B1 - 반도체 장치의 퓨즈 및 그 제조방법 - Google Patents

반도체 장치의 퓨즈 및 그 제조방법 Download PDF

Info

Publication number
KR101062820B1
KR101062820B1 KR20090079749A KR20090079749A KR101062820B1 KR 101062820 B1 KR101062820 B1 KR 101062820B1 KR 20090079749 A KR20090079749 A KR 20090079749A KR 20090079749 A KR20090079749 A KR 20090079749A KR 101062820 B1 KR101062820 B1 KR 101062820B1
Authority
KR
South Korea
Prior art keywords
fuse
conductive pattern
film
blowing
semiconductor device
Prior art date
Application number
KR20090079749A
Other languages
English (en)
Other versions
KR20110022240A (ko
Inventor
이해정
조용태
이강복
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR20090079749A priority Critical patent/KR101062820B1/ko
Publication of KR20110022240A publication Critical patent/KR20110022240A/ko
Application granted granted Critical
Publication of KR101062820B1 publication Critical patent/KR101062820B1/ko

Links

Images

Abstract

본 발명은 리페어 공정 이후 컷팅된 퓨즈가 전기적으로 다시 연결되는 리페어 퓨즈 불량 발생을 방지할 수 있는 반도체 장치의 퓨즈 및 그 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 퓨즈는, 복수의 패드부 및 상기 패드부 사이를 연결하고, 상기 패드부의 확산계수보다 작은 확산계수를 갖는 블로잉부로 이루어진 도전패턴; 및 상기 도전패턴을 포함하는 구조물 전면을 덮되, 상기 블로잉부의 상부를 노출시키는 퓨즈박스가 형성된 보호막을 포함하고 있으며, 상술한 본 발명에 따르면, 퓨즈의 패드부보다 확산계수가 작은 블로잉부를 구비함으로써, 마이그레이션에 기인한 리페어 퓨즈 불량 발생을 방지할 수 있는 효과가 있다.
마이그레이션, 퓨즈, 구리, 리페어

Description

반도체 장치의 퓨즈 및 그 제조방법{FUSE IN SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 리페어 퓨즈 불량 발생을 방지할 수 있는 반도체 장치의 퓨즈 및 그 제조방법에 관한 것이다.
반도체 메모리 장치에서 수많은 셀 중 어느 한 개라도 결함(fail)이 있으면 메모리로서 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나, 반도체 메모리 장치 내의 일부 셀에만 결함이 발생하였는데도 불구하고 반도체 메모리 장치 전체를 불량품으로 폐기하는 것을 수율(yield) 측면에서 매우 비효율적인 처리방법이다. 따라서, 현재는 반도체 메모리 장치 내에 미리 마련해둔 리던던시 셀(redundancy cell)을 이용하여 불량 셀을 대체하는 리페어 공정을 통해 전체 반도체 메모리 장치를 되살려 주는 방식으로 수율 향상을 도모하고 있다. 불량 셀을 리던던시 셀로 대체하기 위하여 반도체 메모리 장치는 퓨즈를 구비하고 있으며, 불량 셀에 연결된 퓨즈에 레이져를 조사하여 퓨즈를 컷팅(cutting)하는 퓨즈 블로 잉(fuse blowing)방식을 사용하여 리페어 공정을 수행한다.
도 1a 및 도 1b는 종래기술에 따른 반도체 장치의 퓨즈를 도시한 도면으로, 도 1a는 평면도, 도 1b는 도 1a에 도시된 X-X'절취선을 따라 도시한 단면도이다. 그리고, 도 2a 및 도 2b는 종래기술에 따른 반도체 장치의 퓨즈에서 리페어 공정 이후 발생하는 문제점을 나타낸 도면으로, 도 2a는 단면도, 도 2b는 실제 이미지이다.
도 1a 및 도 1b를 참조하여 종래기술에 따른 반도체 장치의 퓨즈를 살펴보면, 소정의 구조물이 형성된 기판(11) 상의 배선층(12), 배선층(12)을 포함하는 구조물 전면을 덮는 절연막(13), 절연막(13) 상의 퓨즈(15), 절연막(13)을 관통하여 배선층(12)과 퓨즈(15)를 연결하는 플러그(14) 및 절연막(13) 상에서 퓨즈(15)를 포함하는 구조물 전면을 덮되, 리페어 공정을 위해 퓨즈(15) 일부를 노출시키는 퓨즈박스(17)가 형성된 보호막(16)을 포함한다.
통상적으로, 반도체 장치의 퓨즈는 별도의 공정을 통해 형성하지 아니하고 금속배선 형성공정시 금속배선의 일부를 이용하고 퓨즈를 형성하고 있다. 최근 알루미늄(Al) 또는 텅스텐(W)에 비하여 비저항이 낮아 신호전달특성을 향상시킬 수 있는 구리(Cu)를 사용하여 금속배선을 형성함에 따라 퓨즈(15) 역시 구리를 사용하여 형성하고 있다.
하지만, 종래기술은 도 2a 및 도 2b에 나타낸 바와 같이 리페어 공정 이후 수행되는 HAST(High Acceleratin Stress Test)와 같은 테스트시 가해지는 온도, 습도, 전압등의 테스트환경으로 인해 컷팅된 퓨즈(15) 즉, 리페어 퓨즈가 전기적으로 다시 연결되는 리페어 퓨즈 불량이 발생하여 반도체 장치의 리페어 수율 및 신뢰성을 저하시키는 문제점이 있다(도면부호 'A' 참조).
상술한 리페어 퓨즈 불량은 테스트시 컷팅된 퓨즈(15)에 EM(Electro Migration) 또는 SM(Stress Migration)과 같은 마이그레이션(migration)이 발생함에 기인한 것으로, 기존의 텅스텐 또는 알루미늄보다 구리의 확산계수(diffusion coefficient)가 크기 때문에 구리로 이루어진 퓨즈(15)에서 마이그레이션에 기인한 리페어 퓨즈 불량이 더욱 빈번하게 발생하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리페어 공정 이후 컷팅된 퓨즈가 전기적으로 다시 연결되는 것을 방지할 수 있는 반도체 장치의 퓨즈 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 퓨즈는, 복수의 패드부 및 상기 패드부 사이를 연결하고, 상기 패드부의 확산계수보다 작은 확산계수를 갖는 블로잉부로 이루어진 도전패턴; 및 상기 도전패턴을 포함하는 구조물 전면을 덮되, 상기 블로잉부의 상부를 노출시키는 퓨즈박스가 형성된 보호막을 포함한다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 퓨즈 제조방법은, 기판 상부에 복수의 패드부 및 상기 패드부 사이를 연결하고, 상기 패드부의 확산계수보다 작은 확산계수를 갖는 블로잉부로 이루어진 도전패턴을 형성하는 단계; 상기 도전패턴을 포함하는 구조물 전면을 덮는 보호막을 형성하는 단계; 및 상기 보호막을 선택적으로 식각하여 상기 블로잉부의 상부를 노출시키는 퓨즈박스를 형성하는 단계를 포함한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 퓨즈의 패드부보다 확산 계수가 작은 블로잉부를 구비함으로써, 마이그레이션에 기인한 리페어 퓨즈 불량 발생을 방지할 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 리페어 공정 이후 컷팅된 퓨즈(즉, 리페어 퓨즈)가 후속 테스트시 전기적으로 다시 연결되는 것(즉, 리페어 퓨즈 불량)을 방지할 수 있는 반도체 장치의 퓨즈 및 그 제조방법을 제공한다. 이를 위한 본 발명의 퓨즈는 동일선상으로 서로 다른 확산계수를 갖는 물질들이 교번 접합된 구조를 갖도록 형성함을 특징으로 한다.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 반도체 장치의 퓨즈를 도시한 도면으로, 도 3a는 평면도, 도 3b는 도 3a에 도시된 X-X'절취선을 따라 도시한 단면도이다.
도 3a 및 도 3b에 도시된 바와 같이, 본 발명에 따른 반도체 장치의 퓨즈는 소정의 구조물이 형성된 기판(101) 상부에 형성된 블로잉부(105B) 및 블로잉부(105B) 양측 끝단에 접하는 패드부(105A)로 이루어진 도전패턴(105)을 포함하되, 블로잉부(105B)를 구성하는 물질이 패드부(105A)를 구성하는 물질보다 확산계 수(diffusion coefficient)가 작은 물질로 이루어짐을 특징으로 한다.
도전패턴(105)은 패드부(105A), 블로잉부(105B) 및 패드부(105A) 순서로 교번 배치되어 제2방향으로 연장된 라인패턴일 수 있으며, 제1방향으로 소정 간격 이격되어 복수개가 배치될 수 있다. 구체적으로, 블로잉부(105B)는 리페어 공정시 레이져가 조사되어 컷팅이 이루어지는 영역으로, 패드부(105A)보다 확산계수가 작은 물질로 이루어짐에 따라 리페어 공정 이후 컷팅된 퓨즈가 마이그레이션에 의하여 전기적으로 다시 연결되는 것을 방지하는 역할을 수행한다. 패드부(105A)는 도전패턴(105) 상부 또는 하부에 형성된 구조물(예컨대, 배선층)과 도전패턴(105)이 전기적으로 연결되는 영역으로, 도전패턴(105)과 동일 평면상에 형성되는 배선층과 동시에 형성됨을 특징으로 한다.
도전패턴(105)의 상부 또는 하부에 형성된 구조물과의 콘택특성을 향상시킴과 동시에 리페어 공정시 퓨즈 컷팅이 용이하도록 제1방향으로의 패드부(105A) 선폭(W1)은 블로잉부(105B)의 선폭(W2)보다 크게 형성하는 것이 바람직하다. 또한, 블로잉부(105B)의 두께(T2)는 패드부(105A)의 두께(T1)와 동일하거나(T1 = T2), 또는 더 얇게 형성하는 것이 바람직하다(T1 > T2).
패드부(105A) 및 블로잉부(105B)로 이루어진 도전패턴(105)은 금속막을 포함할 수 있으며, 금속막으로는 구리막(Cu), 알루미늄막(Al), 코발트막(Co), 텅스텐막(W), 티타늄막(Ti), 탄탈륨막(Ta) 등을 사용할 수 있다. 여기서, 상술한 금속막들중에 비저항이 가장 낮고 신호전달특성을 향상시킬 수 있는 구리막으로 패드부(105A)를 형성함이 바람직하고, 블로잉부(105B)는 패드부105A) 즉, 구리막보다 확산계수가 작은 물질(예컨대, 알루미늄, 코발트, 텅스텐, 티타늄, 탄탈륨등)로 형성하는 것이 바람직하다. 참고로, 확산계수가 작은 물질은 온도, 습도, 전압등의 테스트환경에서 확산이 잘 일어나지 않는 물질 즉, 마이그레인션 현상이 잘 발생하지 않는 물질을 의미한다.
또한, 본 발명에 따른 퓨즈는 기판(101) 상에 형성된 배선층(102), 배선층(102)을 포함하는 구조물 전면을 덮는 절연막(103), 절연막(103)을 관통하여 도전패턴(105)의 패드부(105A)와 배선층(102) 사이를 연결하는 플러그(104) 및 도전패턴(105)을 포함하는 구조물 전면을 덮되, 블로잉부(105B)의 상부를 노출시키는 퓨즈박스(107)가 형성된 보호막(106)을 더 포함할 수 있다.
도전패턴(105) 하부에 형성된 배선층(102)은 비트라인, 캐패시터의 상부전극 또는 금속배선일 수 있다. 구체적으로, TLM(Triple Layers of Metal) 구조의 금속배선 즉, 제1, 제2 및 제3금속배선을 포함하는 반도체 장치에서 도전패턴(105) - 정확하게는 도전패턴(105)의 패드부(105A)- 을 제2금속배선을 이용하여 형성한 경우에 배선층(102)은 제1금속배선일 수 있으며, 도전패턴(105)을 제1금속배선을 이용하여 형성한 경우에는 배선층(102)은 비트라인 또는 캐패시터의 상부전극일 수 있다.
배선층(102)과 도전패턴(105) 사이를 연결하는 플러그(104)는 도전성물질 예컨대, 실리콘막 또는 금속성막을 포함할 수 있다. 실리콘막으로는 폴리실리콘막(poly-Si), 실리콘게르마늄막(SiGe)등을 사용할 수 있으며, 금속성막으로는 텅스텐막(W), 텅스텐실리사이드(WSi), 티타늄막(Ti), 티타늄질화막(TiN) 등을 사용할 수 있다.
퓨즈박스(107)는 도전패턴(105)의 블로잉부(105B)를 일부 노출시키도록 즉, 패드부(105A)가 노출되지 않도록 형성하는 것이 바람직하다. 구체적으로, 제2방향으로의 퓨즈박스(107) 선폭(W4)은 블로잉부(105B)의 선폭(W3)보다 작게 형성하는 것이 바람직하다.
절연막(103)은 ILD(Inter Layer Dielectric) 또는 IMD(Inter Metal Dielectric)로 저유전율을 갖는 산화막으로 형성할 수 있고, 보호막(106)은 산화막, 질화막, 산화질화막(Oxynitride), 비정질탄소막(amorphous carbon layer) 및 폴리이미드(polyimide)로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 단일막으로 형성하거나, 또는 이들이 적층된 적층막으로 형성할 수 있다.
상술한 구조를 갖는 본 발명의 퓨즈 즉, 도전패턴(105)은 서로 다른 확산계수를 갖는 금속물질로 이루어짐에 따라 정상적인 회로 구동이 가능함과 동시에 리페어 공정 이후 진행되는 테스트시 패드부(105A)보다 확산계수가 작은 물질로 이루어진 블로잉부(105B)로 인해 컷팅된 퓨즈가 전기적으로 다시 연결되는 것을 방지할 수 있다. 즉, 패드부(105A)보다 확산계수가 작은 물질로 이루어진 블로잉부(105B)를 구비함으로써, 리페어 퓨즈 불량 발생을 방지할 수 있다. 이하, 도 3c를 참조하여 상술한 구조를 갖는 본 발명의 퓨즈의 리페어 공정 및 리페어 퓨즈 불량 발생 방지원리에 대하여 구체적으로 설명한다.
도 3c는 본 발명의 일실시예에 따른 반도체 장치의 퓨즈가 컷팅된 모습을 도시한 단면도이다.
도 3c를 참조하여 본 발명에 따른 반도체 장치의 퓨즈를 이용한 리페어 공정을 살펴보면, 퓨즈박스(107)로 인해 노출된 도전패턴(105)의 블로잉부(105B)에 레이져를 조사하면, 조사된 레이져에 의하여 블로잉부(105B)의 일부가 기화되면서 끊어지게 된다. 여기서, 퓨즈박스(107)에 의하여 블로잉부(105B)가 일부 노출되는 구조를 갖기 때문에 컷팅된 도전패턴(105)에서 패드부(105A)는 노출되지 않고, 블로잉부(105B)만이 노출된다. 이때, 블로잉부(105B)는 패드부(105A)보다 확산계수가 작은 물질로 이루어져 있기 때문에 리페어 공정이 완료된 이후 진행하는 HAST(High Acceleratin Stress Test)와 같은 테스트시 가해지는 온도, 습도, 전압등의 테스트환경으로 인해 컷팅된 퓨즈가 전기적으로 다시 연결되는 것을 방지할 수 있다. 즉, 반도체 장치의 신호전달특성을 향상시키기 위하여 구리배선을 사용하고, 구리배선의 일부를 사용하여 퓨즈를 형성하더라도, 실제 리페어 공정시 블로잉되는 영역은 구리보다 확산계수가 작은 물질로 형성함으로써, 리페어 공정 이후 테스트시 퓨즈에 EM(Electro Migration) 또는 SM(Stress Migration)과 같은 마이그레이션(migration)에 기인한 리페어 퓨즈 불량 발생을 방지할 수 있다.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 반도체 장치의 퓨즈 제조방법을 도시한 공정단면도이다. 여기서는, 도 3a 내지 도 3c에 도시된 구조를 갖는 반도체 장치의 퓨즈 제조방법의 일례를 설명하기로 한다.
도 4a에 도시된 바와 같이, 소정의 구조물이 형성된 기판(21) 상에 제1배선층(22)을 형성한다. 이때, 제1배선층(22)은 비트라인, 캐패시터의 상부전극 또는 TLM(Triple Layers of Metal) 구조의 금속배선과 같이 다층 구조의 금속배선에서 최하층 금속배선(즉, 제1금속배선)일 수 있다. 이하, 본 발명의 제2실시예에서 제1배선층(22)은 TLM 구조의 금속배선에서 최하층 금속배선인 제1금속배선인 경우를 예시하여 설명한다. 따라서, 제1배선층(22)은 구리막(Cu), 알루미늄막(Al), 코발트막(Co), 텅스텐막(W), 티타늄막(Ti), 탄탈륨막(Ta)등의 금속막으로 형성할 수 있다.
다음으로, 제1배선층(22)을 포함하는 구조물 전면을 덮는 제1절연막(23)을 형성한다. 이때, 제1절연막(23)은 제1배선층(22)과 후속 공정을 통해 형성될 제2배선층 사이를 절연하는 IMD(Inter Metal Dielectric)로 작용하며, 저유전율을 갖는 산화막으로 형성할 수 있다. 여기서, 저유전율을 갖는 산화막이란 실리콘산화막(SiO2)보다 유전상수가 작은 산화막을 의미한다.
다음으로, 제1절연막(23)을 선택적으로 식각하여 제1배선층(22)을 노출시키는 콘택홀(미도시)을 형성한 후, 콘택홀을 도전물질로 매립하여 제1플러그(24)를 형성한다. 이때, 제1플러그(24)는 도전성물질 예컨대, 실리콘막 또는 금속성막으로 형성할 수 있다. 구체적으로, 실리콘막으로는 폴리실리콘막(poly-Si), 실리콘게르마늄막(SiGe)등을 사용할 수 있으며, 금속성막으로는 텅스텐막(W), 텅스텐실리사이드(WSi), 티타늄막(Ti), 티타늄질화막(TiN) 등을 사용할 수 있다.
다음으로, 제1절연막(23) 상에 제2절연막(25)을 형성한다. 이때, 제2절연막(25)은 퓨즈의 패드부 및 제2배선층을 형성함과 동시에 후속 공정을 통하여 형성 된 제3배선층과 제2배선층 사이를 절연하는 IMD로 작용하며, 저유전율을 갖는 산화막으로 형성할 수 있다. 특히, 제2절연막(25)은 제2배선층을 구리막과 같이 식각특성이 열악한 금속막을 사용하여 형성하는 경우 다마신패턴을 형성하기 위한 것이다.
다음으로, 제2절연막(25)을 선택적으로 식각하여 제1플러그(24)의 상부면을 노출시키는 다마신패턴(26)을 형성한다. 이때, 다마신패턴(26)은 퓨즈의 패드부 및 제2배선층이 형성될 영역이다.
도 4b에 도시된 바와 같이, 다마신패턴(26)을 매립하도록 도전물질 예컨대, 구리막을 증착한 후에 제2절연막(25)의 상부면이 노출되는 조건으로 평탄화공정을 실시하여 제2배선층(27B)을 형성함과 동시에 퓨즈의 패드부(27A)를 형성한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
여기서, 제2배선층(27B) 및 패드부(27A)는 금속막을 형성할 수 있으며, 금속막으로는 구리막(Cu), 알루미늄막(Al), 코발트막(Co), 텅스텐막(W), 티타늄막(Ti), 탄탈륨막(Ta)등을 사용할 수 있다. 이때, 상술한 금속막들 중 비저항이 가장 낮아 신호전달특성을 향상시킬 수 있는 구리막으로 제2배선층(27B) 및 패드부(27A)를 형성할 수 있다.
다음으로, 제2배선층(27B) 및 패드부(27A)를 포함하는 구조물 전면에 캡핑막(28)을 형성한다. 캡핑막(28)은 후속 공정간 제2배선층(27B) 및 패드부(27A)를 보호하는 역할을 수행하는 것으로, 질화막으로 형성할 수 있다. 이때, 질화막으로 는 실리콘질화막(Si3N4)을 사용할 수 있다.
다음으로, 캡핑막(28) 상에 제3절연막(29)을 형성한다. 제3절연막(29)은 제2절연막(25)과 더불어서 후속 공정을 통하여 형성될 제3배선층과 제2배선층(27B) 사이를 절연하는 IMD로 작용하며, 저유전율을 갖는 산화막으로 형성할 수 있다.
다음으로, 제3절연막(29), 캡핑막(28) 및 제2절연막(25)을 선택적으로 식각하여 제2배선층(27B)의 상부면을 노출시키는 콘택홀(30)을 형성함과 동시에 퓨즈의 블로잉부가 형성될 영역을 노출시키는 오픈영역(31)을 형성한다. 이때, 콘택홀(30)은 홀타입(Hole type)으로 형성할 수 있고, 오픈영역(31)은 패드부(27A)의 양끝단을 일부 노출시키는 라인타입(Line type)으로 형성할 수 있다.
도 4c에 도시된 바와 같이, 콘택홀(30) 및 오픈영역(31)을 매립하도록 기판(21) 전면에 도전물질을 증착한 후에 제3절연막(29)의 상부면이 노출되는 조건으로 평탄화공정을 실시하여 제2플러그(32B)을 형성함과 동시에 퓨즈의 블로잉부(32A)를 형성한다. 이때, 평탄화공정을 화학적기계적연마법을 사용하여 실시할 수 있다.
여기서, 제2플러그(32B) 및 블로잉부(32A)는 금속막으로 형성할 수 있으며, 금속막으로는 구리막(Cu), 알루미늄막(Al), 코발트막(Co), 텅스텐막(W), 티타늄막(Ti), 탄탈륨막(Ta)등을 사용할 수 있다. 이때, 리페어 공정 이후 수행되는 테스트시 마이그레이션에 기인한 리페어 퓨즈 불량 발생을 방지하기 위하여 블로잉부(32A)는 패드부(27A)를 구성하는 물질(즉, 구리)보다 확산계수가 작은 물질로 형 성하는 것이 바람직하다. 따라서, 제2플러그(32B) 및 블로잉부(32A)는 구리보다 확산계수가 작은 물질인 알루미늄막(Al), 코발트막(Co), 텅스텐막(W), 티타늄막(Ti), 탄탈륨막(Ta)등으로 형성할 수 있다.
상술한 공정과정을 통해, 패드부(27A), 블로잉부(32A), 패드부(27A) 순서로 교번 배치된 라인패턴으로 이루어진 도전패턴(33)을 형성할 수 있다. 도전패턴(33)은 퓨즈로 작용하며, 블로잉부(32A)가 패드부(27A)보다 확산계수가 작은 물질로 이루어짐에 따라 리페어 공정 이후 마이그레이션에 기인한 리페어 퓨즈 불량 발생을 방지할 수 있다. 즉, 반도체 장치의 신호전달특성을 향상시키기 위하여 구리배선을 사용하고, 구리배선의 일부를 사용하여 퓨즈를 형성하더라도, 실제 리페어 공정시 블로잉되는 영역은 구리보다 확산계수가 작은 물질로 형성함으로써, 리페어 공정 이후 테스트시 퓨즈에 EM(Electro Migration) 또는 SM(Stress Migration)과 같은 마이그레이션에 기인한 리페어 퓨즈 불량 발생을 방지할 수 있다.
다음으로, 제3절연막(29) 상에 제2플러그(32B)와 접하는 제3배선층(34)을 형성한다. 제3배선층(34)은 최상층 금속배선으로 통상적으로 본딩패드를 포함하는 금속배선이다.
도 4d에 도시된 바와 같이, 제3배선층(34)을 포함하는 구조물 전면에 보호막(35)을 형성한다. 이때, 보호막(35)은 산화막, 질화막, 산화질화막(Oxynitride), 비정질탄소막(amorphous carbon layer) 및 폴리이미드(polyimide)로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 단일막으로 형성하거나, 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 보호막(35)을 선택적으로 식각하여 도전패턴(33) 블로잉부(32A)의 상부를 노출시키는 퓨즈박스(36)를 형성한다.
다음으로, 퓨즈박스(36)로 인해 노출된 블로잉부(32A)를 일부 식각하여 블로잉부(32A)의 두께(T2)가 패드부(27A)의 두께(T1)와 동일하도록 형성하거나(T1 = T2), 또는 패드부(27A)의 두께(T1)보다 작도록 블로잉부(32A)의 두께(T2)를 감소시킨다(T1 > T2). 이는 후속 리페어 공정시 블로잉부(32A)의 컷팅을 용이하게 하기 위함이다.
다음으로, 도면에 도시하지는 않았지만, 퓨즈박스(36)로 인해 노출된 블로잉부(32A)가 손상되는 것을 방지하는 역할을 수행하는 절연막을 추가 증착할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래기술에 따른 반도체 장치의 퓨즈를 도시한 도면.
도 2a 및 도 2b는 종래기술에 따른 반도체 장치의 퓨즈에서 리페어 공정 이후 발생하는 문제점을 나타낸 도면.
도 3a 및 도 3b는 본 발명의 일실시예에 따른 반도체 장치의 퓨즈를 도시한 도면.
도 3c는 본 발명의 일실시예에 따른 반도체 장치의 퓨즈가 컷팅된 모습을 도시한 단면도.
도 4a 내지 도 4d는 본 발명의 일실시예에 따른 반도체 장치의 퓨즈 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
101, 21 : 기판 102 : 배선층
103 : 절연막 104 : 플러그
105, 33 : 도전패턴 105A, 27A : 패드부
105B, 32A : 블로잉부 106, 35 : 보호막
107, 36 : 퓨즈박스

Claims (12)

  1. 복수의 패드부 및 상기 패드부 사이를 연결하고, 상기 패드부의 마이그레이션 확산계수보다 작은 마이그레이션 확산계수를 갖는 블로잉부로 이루어진 도전패턴; 및
    상기 도전패턴을 포함하는 구조물 전면을 덮되, 상기 블로잉부를 일부 노출시키는 퓨즈박스가 형성된 보호막
    을 포함하는 반도체 장치의 퓨즈.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 도전패턴은 금속막을 포함하는 반도체 장치의 퓨즈.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서,
    상기 패드부는 구리를 포함하는 반도체 장치의 퓨즈.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 도전패턴은 상기 패드부, 상기 블로잉부 및 상기 패드부 순서로 배치된 라인패턴인 반도체 장치의 퓨즈.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 블로잉부의 두께는 상기 패드부의 두께와 동일하거나, 또는 상기 패드부의 두께보다 작은 반도체 장치의 퓨즈.
  6. 기판 상부에 복수의 패드부 및 상기 패드부 사이를 연결하고, 상기 패드부의 마이그레이션 확산계수보다 작은 마이그레이션 확산계수를 갖는 블로잉부로 이루어진 도전패턴을 형성하는 단계;
    상기 도전패턴을 포함하는 구조물 전면을 덮는 보호막을 형성하는 단계; 및
    상기 보호막을 선택적으로 식각하여 상기 블로잉부를 일부 노출시키는 퓨즈박스를 형성하는 단계
    를 포함하는 반도체 장치의 퓨즈 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 도전패턴은 금속막을 포함하는 반도체 장치의 퓨즈 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 도전패턴은 상기 패드부, 상기 블로잉부 및 상기 패드부 순서로 배치된 라인패턴으로 형성하는 반도체 장치의 퓨즈 제조방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 블로잉부의 두께는 상기 패드부의 두께와 동일하도록 형성하거나, 또는 상기 패드부의 두께보다 작게 형성하는 반도체 장치의 퓨즈 제조방법.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 도전패턴을 형성하는 단계에서,
    상기 패드부와 동일 평면상에 위치하는 배선층을 형성함과 동시에 상기 패드부를 형성하는 반도체 장치의 퓨즈 제조방법.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 패드부 상부에 위치하는 배선층과 상기 패드부와 동일 평면상에 위치하는 배선층 사이를 연결하는 플러그를 형성함과 동시에 상기 블로잉부를 형성하는 반도체 장치의 퓨즈 제조방법.
KR20090079749A 2009-08-27 2009-08-27 반도체 장치의 퓨즈 및 그 제조방법 KR101062820B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR20090079749A KR101062820B1 (ko) 2009-08-27 2009-08-27 반도체 장치의 퓨즈 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR20090079749A KR101062820B1 (ko) 2009-08-27 2009-08-27 반도체 장치의 퓨즈 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20110022240A KR20110022240A (ko) 2011-03-07
KR101062820B1 true KR101062820B1 (ko) 2011-09-07

Family

ID=43930687

Family Applications (1)

Application Number Title Priority Date Filing Date
KR20090079749A KR101062820B1 (ko) 2009-08-27 2009-08-27 반도체 장치의 퓨즈 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR101062820B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123725B2 (en) 2012-12-04 2015-09-01 Samsung Electronics Co., Ltd. Semiconductor device having fuse pattern

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123725B2 (en) 2012-12-04 2015-09-01 Samsung Electronics Co., Ltd. Semiconductor device having fuse pattern
US9449918B2 (en) 2012-12-04 2016-09-20 Samsung Electronics Co., Ltd. Semiconductor device having fuse pattern

Also Published As

Publication number Publication date
KR20110022240A (ko) 2011-03-07

Similar Documents

Publication Publication Date Title
TW522538B (en) Semiconductor device and method of manufacturing the semiconductor device
US6124194A (en) Method of fabrication of anti-fuse integrated with dual damascene process
US7556989B2 (en) Semiconductor device having fuse pattern and methods of fabricating the same
JP2001015403A (ja) 半導体装置
JP2004235416A (ja) 半導体装置、および半導体装置の製造方法
JP2002093911A (ja) 半導体装置および製造方法
US7449764B2 (en) Semiconductor device and method of manufacturing the same
US7893465B2 (en) Semiconductor device and method of manufacturing same
US6750529B2 (en) Semiconductor devices including fuses and multiple insulation layers
US20030173597A1 (en) Semiconductor device
KR101079204B1 (ko) 반도체 장치의 퓨즈 및 그 제조방법
KR20110002707A (ko) 반도체 장치의 퓨즈 및 그 제조방법
JP3551944B2 (ja) 半導体装置
KR101062820B1 (ko) 반도체 장치의 퓨즈 및 그 제조방법
JP2005142351A (ja) 半導体装置およびその製造方法
CN1988144A (zh) 半导体器件
US20070170544A1 (en) Semiconductor device with metal fuses
KR100558493B1 (ko) 반도체 기억소자의 배선 형성방법
JP3506369B2 (ja) 半導体集積回路装置及びその製造方法
CN113394193B (zh) 半导体结构及其形成方法、激光熔丝的熔断方法
CN113394195B (zh) 半导体结构及其形成方法、熔丝阵列
KR100838920B1 (ko) 금속 퓨즈를 갖는 반도체 디바이스
US11217496B2 (en) Test pad with crack stop protection
TW529147B (en) Structure of metal fuse of semiconductor device
KR100861305B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee