KR101079204B1 - 반도체 장치의 퓨즈 및 그 제조방법 - Google Patents

반도체 장치의 퓨즈 및 그 제조방법 Download PDF

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Abstract

본 발명은 리페어 공정 이후 컷팅된 퓨즈가 전기적으로 다시 연결되는 리페어 퓨즈 불량 발생을 방지할 수 있는 반도체 장치의 퓨즈 및 그 제조방법에 관한 것으로, 이를 위한 본 발명의 퓨즈는, 블로잉부 및 상기 블로잉부 양측에 접하고, 상기 블로잉부보다 큰 두께를 갖는 패드부로 이루어진 도전패턴; 상기 도전패턴을 포함하는 구조물 전면을 덮는 보호막; 및 상기 보호막에 형성되어 상기 블로잉부 상에 소정두께의 상기 보호막이 잔류하도록 상기 블로잉부 상부를 노출시키는 퓨즈박스를 포함하고 있으며, 상술한 본 발명에 따르면, 퓨즈 컷팅 이후 도전패턴에서 상대적으로 얇은 두께를 갖는 영역의 측벽이 노출되도록 형성함으로써, 리페어 공정 이후 노출되는 도전패턴(즉, 퓨즈)의 측벽 면적을 감소시켜 테스트시 컷팅된 퓨즈가 전기적으로 다시 연결되는 리페어 퓨즈 불량이 발생하는 것을 방지할 수 있는 효과가 있다.
퓨즈, 리페어, 산화, 마이그레이션, 컷팅

Description

반도체 장치의 퓨즈 및 그 제조방법{FUSE IN SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 리페어 퓨즈 불량 발생을 방지할 수 수 있는 반도체 장치의 퓨즈 및 그 제조방법에 관한 것이다.
반도체 메모리 장치에서 수많은 셀 중 어느 한 개라도 결함(fail)이 있으면 메모리로서 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나, 반도체 메모리 장치 내의 일부 셀에만 결함이 발생하였는데도 불구하고 반도체 메모리 장치 전체를 불량품으로 폐기하는 것을 수율(yield) 측면에서 매우 비효율적인 처리방법이다. 따라서, 현재는 반도체 메모리 장치 내에 미리 마련해둔 리던던시 셀(redundancy cell)을 이용하여 불량 셀을 대체하는 리페어 공정을 통해 전체 반도체 메모리 장치를 되살려 주는 방식으로 수율 향상을 도모하고 있다. 불량 셀을 리던던시 셀로 대체하기 위하여 반도체 메모리 장치는 퓨즈를 구비하고 있으며, 불량 셀에 연결된 퓨즈에 레이져를 조사하여 퓨즈를 컷팅(cutting)하는 퓨즈 블로 잉(fuse blowing)방식을 사용하여 리페어 공정을 수행한다.
통상적으로, 퓨즈는 별도의 공정을 통해 형성하지 아니하고 금속배선의 일부를 연장하여 퓨즈로 사용한다. 최근에는 기존의 알루미늄(Al) 또는 텅스텐(W)에 비하여 비저항이 낮아 신호전달특성을 향상시킬 수 있는 구리(Cu)를 사용하여 금속배선을 형성함에 따라 퓨즈도 구리배선으로 형성하고 있다.
도 1은 종래기술에 따른 반도체 장치의 퓨즈를 도시한 평면도이고, 도 2a 내지 도 2c는 종래기술에 따른 반도체 장치의 퓨즈 제조방법 및 리페어 방법을 도 1에 도시된 I-I'절취선을 따라 도시한 단면도이다. 그리고, 도 3은 종래기술에 따른 퓨즈의 문제점을 나타낸 이미지이다.
도 2a에 도시된 바와 같이, 소정의 구조물 예컨대, 퓨즈와 기판(11)에 형성된 구조물 사이를 전기적으로 연결하는 복수의 플러그(12)를 포함하는 기판상에 절연막(13)을 형성한 후, 절연막(13)을 선택적으로 식각하여 플러그(12)를 노출시키는 다마신패턴(14)을 형성한다.
도 2b에 도시된 바와 같이, 다마신패턴(14)을 매립하도록 금속막 예컨대, 구리막(Cu)을 증착한 후, 절연막(13)의 상부면이 노출되도록 평탄화공정을 실시하여 다마신패턴(14)을 매립하는 퓨즈(15)를 형성한다.
다음으로, 퓨즈(15)를 포함하는 절연막(13) 전면에 보호막(16)을 형성한 후, 보호막(16)을 선택적으로 식각하여 퓨즈(15)의 상부를 일부 노출시키는 퓨즈박스(17)를 형성한다. 이때, 노출되는 퓨즈(15)를 보호하기 위해 퓨즈(15) 상에 소정 두께의 보호막(16)이 잔류하도록 퓨즈박스(17)를 형성한다.
도 2c에 도시된 바와 같이, 테스트를 통해 리페어 대상 퓨즈(15)를 선별한 후에, 리페어 대상 퓨즈(15)에 레이져를 조사하여 퓨즈(15)를 컷팅한다.
하지만, 종래기술은 도 2c의 도면부호 'A' 및 도 3에 나타낸 바와 같이 리페어 공정 이후 수행되는 HAST(High Acceleratin Stress Test)와 같은 테스트시 가해지는 온도, 습도, 전압등의 테스트환경으로 인해 컷팅된 퓨즈(15)가 전기적으로 다시 연결되는 리페어 퓨즈 불량이 발생하여 반도체 장치의 리페어 수율 및 신뢰성을 저하시키는 문제점이 있다.
구체적으로, 온도 및 습도를 조절하는 테스트환경에서 컷팅된 퓨즈(15) 즉, 리페어 퓨즈(15)의 노출된 측벽(S)이 산화되어 도전성산화물이 형성되고, 형성된 도전성산화물이 차츰 성장하여 컷팅된 퓨즈(15)가 전기적으로 다시 연결되는 문제점이 발생한다. 또한. 전압 또는 온도를 조절하는 테스트환경에서 컷팅된 퓨즈(15)에 EM(Electro Migration) 또는 SM(Stress Migration)과 같은 마이그레이션(migration)이 발생하여 컷팅된 퓨즈(15)가 전기적으로 다시 연결되는 문제점이 발생한다.
상술한 문제점은 금속배선의 일부를 연장하여 퓨즈(15)를 형성함에 따라 퓨즈(15)의 두께가 두껍고, 이에 따라 컷팅 이후 노출되는 퓨즈(15)의 측벽(S) 면적이 크기 때문에 테스트시 산소와의 반응 및 마이그레이션 발생이 용이하기 때문에 발생한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리페어 공정 이후 컷팅된 퓨즈가 전기적으로 다시 연결되는 리페어 퓨즈 불량 발생을 방지할 수 있는 반도체 장치의 퓨즈 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 퓨즈는, 블로잉부 및 상기 블로잉부 양측에 접하고, 상기 블로잉부보다 큰 두께를 갖는 패드부로 이루어진 도전패턴; 상기 도전패턴을 포함하는 구조물 전면을 덮는 보호막; 및 상기 보호막에 형성되어 상기 블로잉부 상에 소정두께의 상기 보호막이 잔류하도록 상기 블로잉부 상부를 노출시키는 퓨즈박스를 포함한다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 퓨즈는, 블로잉부와 상기 블로잉부 양측에 배치된 패드부 및 상기 블로잉부와 상기 패드부 사이를 연결하고, 상기 블로잉부보다 작은 두께를 갖는 연결부로 이루어진 도전패턴; 상기 도전패턴을 포함하는 구조물 전면을 덮는 보호막; 및 상기 보호막에 형성되어 상기 블로잉부 상에 소정두께의 상기 보호막이 잔류하도록 상기 블로잉부 상부를 노출시키는 퓨즈박스를 포함한다.
상기 목적을 달성하기 위한 또 다른 일 측면에 따른 본 발명의 퓨즈 제조방법은, 기판 상에 블로잉부 및 상기 블로잉부 양측에 접하고, 상기 블로잉부보다 큰 두께를 갖는 패드부로 이루어진 도전패턴을 형성하는 단계; 상기 도전패턴을 포함하는 구조물 전면을 덮는 보호막을 형성하는 단계; 및 상기 보호막을 선택적으로 식각하여 상기 블로잉부 상에 소정 두께의 상기 보호막이 잔류하도록 상기 블로잉부 상부를 노출시키는 퓨즈박스를 형성하는 단계를 포함한다.
상기 목적을 달성하기 위한 또 다른 일 측면에 따른 본 발명의 퓨즈 제조방법은, 기판 상에 블로잉부와 상기 블로잉부 양측에 배치된 패드부 및 상기 블로잉부와 상기 패드부 사이를 연결하고, 상기 블로잉부보다 작은 두께를 갖는 연결부로 이루어진 도전패턴을 형성하는 단계; 상기 도전패턴을 포함하는 구조물 전면을 덮는 보호막을 형성하는 단계; 및 상기 보호막을 선택적으로 식각하여 상기 블로잉부 상에 소정두께의 상기 보호막이 잔류하도록 상기 블로잉부 상부를 노출시키는 퓨즈박스를 형성하는 단계를 포함한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 퓨즈로 작용하는 도전패턴의 블로잉부를 상대적으로 얇게 형성하거나, 또는 블로잉부에 접하는 연결부를 상대적으로 얇게 형성하여 퓨즈 컷팅 이후에 도전패턴에서 상대적으로 얇은 두께를 갖는 영역의 측벽이 노출되도록 형성함으로써, 리페어 공정 이후 노출되는 도전패턴(즉, 퓨즈)의 측벽 면적을 감소시켜 테스트시 산소와의 반응 및 마이그레이션 발생을 억제할 수 있는 효과가 있다.
이로써, 본 발명은 테스트시 컷팅된 퓨즈가 전기적으로 다시 연결되는 리페 어 퓨즈 불량이 발생하는 것을 방지하여 반도체 장치의 리페어 수율 및 신뢰성을 향상시킬 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 리페어 공정 이후 컷팅된 퓨즈(즉, 리페어 퓨즈)가 후속 테스트시 전기적으로 다시 연결되는 것(즉, 리페어 퓨즈 불량)을 방지할 수 있는 반도체 장치의 퓨즈 및 그 제조방법을 제공한다.
도 4a 내지 도 4c는 본 발명의 제1실시예에 따른 반도체 장치의 퓨즈를 도시한 도면으로, 도 4a는 평면도, 도 4b는 도 4a에 도시된 I-I'절취선을 따라 도시한 단면도, 도 4c는 본 발명의 제1실시예에 따른 퓨즈의 컷팅된 모습을 도시한 단면도이다.
도 4a 및 도 4b에 도시된 바와 같이, 본 발명의 제1실시예에 따른 퓨즈는 소정의 구조물이 형성된 기판(101) 상에 블로잉부(105B)와 블로잉부(105B) 양측에 접하고, 블로잉부(105B)보다 큰 두께(T1 > T2)를 갖는 패드부(105A)로 이루어진 도전패턴(105), 도전패턴(105)를 포함하는 구조물 전면을 덮는 보호막(106) 및 보호막(106)에 형성되어 블로잉부(105B) 상부를 노출시키는 퓨즈박스(107)를 포함한다.
여기서, 퓨즈박스(107)로 인해 노출되는 도전패턴(105)을 보호하기 위해 노출된 도전패턴(105) 상부에는 소정 두께의 보호막(106)이 잔류할 수 있다. 퓨즈박스(107)로 인해 노출된 도전패턴(105) 상부에 잔류하는 보호막(106)은 도전패턴(105)을 보호하는 역할을 수행한다. 특히, 퓨즈박스(107)로 인해 노출되는 도전패턴(105)이 산화되거나, 리페어 공정시 인접한 퓨즈의 블로잉으로 인한 충격 및 도전성부산물에 기인한 손상(또는 불량)을 방지하는 역할을 수행한다.
또한, 패드부(105A)의 상부 또는 하부에 접하는 콘택부(102)를 더 포함할 수 있다. 참고로, 본 발명의 제1실시예에 따른 도면에서는 콘택부(102)가 패드부(105A) 하부에 접하는 경우만을 도시하였으나, 반도체 장치에 따라 콘택부(102)는 패드부(105A) 상부에 접할 수도 있다.
패드부(105A)와 블로잉부(105B)로 이루어진 도전패턴(105)은 실질적인 퓨즈로 작용하며, 패드부(105A)-블로잉부(105B)-패드부(105A) 순서로 배치된 라인패턴(Line pattern)일 수 있다. 이때, 블로잉부(105B) 양측에 위치한 패드부(105A)는 상부 또는 하부에 형성된 구조물과의 전기전인 연결을 위한 영역이고, 패드부(105A) 사이에 배치된 블로잉부(105B)은 리페어 공정시 레이져가 조사되는 영역으로, 패드부(105A)에 비하여 두께(T1 > T2)가 작기 때문에 리페어 공정 이후 노출되는 퓨즈 측벽의 면적을 감소시켜 리페어 퓨즈 불량 발생을 방지하는 역할을 수행한다.
퓨즈로 작용하는 도전패턴(105)을 금속배선을 일부 사용하여 형성하는 경우에, 패드부(105A)의 두께(T1)는 금속배선의 두께와 동일하고, 블로잉부(105B)의 두 께(T2)는 금속배선의 두께보다 작다.
도전패턴(105)은 금속막을 포함할 수 있다. 구체적으로, 도전패턴(105)은 구리막(Cu), 알루미늄막(Al), 코발트막(Co), 텅스텐막(W), 티타늄막(Ti), 탄탈륨막(Ta)등을 포함할 수 있으며, 상술한 물질들 중에서 비저항이 가장 낮아 반도체 장치의 신호전달특성을 향상시킬 수 있는 구리막으로 도전패턴(105)을 형성하는 것이 바람직하다.
퓨즈박스(107)가 형성되는 보호막(106)은 산화막, 질화막, 산화질화막(oxynitride), 비정질탄소막(amorphous carbon layer) 및 폴리이미드(polyimide)로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막을 수 있다.
상술한 구조를 갖는 본 발명의 퓨즈는 리페어 공정시 패드부(105A)에 비하여 두께(T1 > T2)가 작은 블로잉부(105B)가 컷팅됨에 따라 리페어 공정 이후 진행되는 테스트시 컷팅된 퓨즈가 전기적으로 다시 연결되는 것을 방지할 수 있다. 이하, 도 4c를 참조하여 본 발명의 제1실시예에 따른 구조를 갖는 본 발명의 리페어 불량 발생 방지원리에 대하여 구체적으로 설명한다.
먼저, 종래기술에 따른 퓨즈는 두께가 일정한 도전패턴으로 이루어진다. 그래서, 리페어 공정시 퓨즈가 컷팅됨에 따라 노출되는 퓨즈의 측벽 면적이 커 HAST(High Acceleratin Stress Test)와 같은 테스트시 가해지는 온도, 습도, 전압등의 테스트환경으로 인해 컷팅된 퓨즈가 전기적으로 다시 연결되는 리페어 퓨즈 불량이 발생하였다(도 2c 및 도 3 참조).
하지만, 도 4c에 도시된 바와 같이 본 발명의 퓨즈는 서로 다른 두께를 갖는 패드부(105A) 및 블로잉부(105B)가 교번 배치된 도전패턴(105)으로 이루어지고, 패드부(105A)보다 두께가 작은 블로잉부(105B)가 리페어 공정시 컷핑되어 측벽(S)이 노출됨에 따라 종래보다 리페어 공정 이후 노출되는 퓨즈 즉, 도전패턴(105)의 측벽(S) 면적을 감소시킬 수 있다.
이와 같이, 리페어 공정 이후 노출되는 퓨즈의 측벽(S) 면적을 감소시킴으로써, 후속 테스트시 온도, 습도, 전압등을 조절하는 테스트환경에서 산소와의 반응 및 마이그레이션 발생을 억제하여 컷팅된 퓨즈가 전기적으로 다시 연결되는 리페어 퓨즈 불량 발생을 방지할 수 있다.
이하, 후술한 본 발명의 제2실시예에서는 제1실시예보다 퓨즈의 신호전달특성을 향상시킴과 동시에 리페어 퓨즈 불량 발생을 방지할 수 있는 반도체 장치의 퓨즈에 대하여 설명한다. 여기서는, 설명의 편의를 위하여 제1실시예와 동일한 부분에 대해서는 자세한 설명을 생략하고, 제1실시예와 동일한 구성에 대하여 동일 도면부호를 사용하여 설명한다.
도 5a 내지 도 5c는 본 발명의 제2실시예에 따른 반도체 장치의 퓨즈를 도시한 도면으로, 도 5a는 평면도, 도 5b는 도 5a에 도시된 I-I'절취선을 따라 도시한 단면도, 도 5c는 본 발명의 제2실시예에 따른 퓨즈의 컷팅된 모습을 도시한 단면도이다.
도 5a 및 도 5b에 도시된 바와 같이, 본 발명의 제2실시예에 따른 퓨즈는 소 정의 구조물이 형성된 기판(101) 상에 블로잉부(105B)와 블로잉부(105B) 양측에 배치된 패드부(105A) 및 블로잉부(105B)와 패드부(105A) 사이를 연결하고, 블로잉부(105B)보다 작은 두께(T1 > T2)를 갖는 연결부(105C)로 이루어진 도전패턴(105), 도전패턴(105)을 포함한 구조물 전면을 덮는 보호막(106) 및 보호막(106)에 형성되어 블로잉부(105B)의 상부를 노출시키는 퓨즈박스(107)를 포함한다. 이때, 퓨즈박스(107)로 인해 노출되는 도전패턴(105)을 보호하기 위해 노출된 도전패턴(105) 상부에는 소정 두께의 보호막(106)이 잔류할 수 있다.
또한, 패드부(105A)의 상부 또는 하부에 접하는 콘택부(102)를 더 포함할 수 있다. 참고로, 본 발명의 제1실시예에 따른 도면에서는 콘택부(102)가 패드부(105A) 하부에 접하는 경우만을 도시하였으나, 반도체 장치에 따라 콘택부(102)는 패드부(105A) 상부에 접할 수도 있다.
패드부(105A), 블로잉부(105B) 및 연결부(105C)로 이루어진 도전패턴(105)은 실질적인 퓨즈로 작용하며, 패드부(105A)-연결부(105C)-블로잉부(105B)-연결부(105C)-패드부(105A) 순서로 교번 배치된 라인패턴(Line pattern)일 수 있다. 이때, 도전패턴(105) 양측 가장자리에 위치한 패드부(105A)은 상부 또는 하부에 형성된 구조물과의 전기전인 연결을 위한 영역으로 작용한다. 연결부(105C) 사이에 위치하는 블로잉부(105B)는 리페어 공정시 레이져가 조사되는 영역이다. 그리고, 블로잉부(105B) 양측에 접하는 연결부(105C)는 블로잉부(105B)보다 두께(T1 > T2)가 작기 때문에 리페어 공정 이후 노출되는 퓨즈 측벽의 면적을 감소시켜 리페어 퓨즈 불량 발생을 방지하는 역할을 수행한다.
퓨즈로 작용하는 도전패턴(105)을 금속배선의 일부를 사용하여 형성하는 경우에, 패드부(105A) 및 블로잉부(105B)의 두께(T1)는 금속배선의 두께와 동일할 수 있고, 연결부(105C)의 두께는 금속배선의 두께보다 작다.
상술한 구조를 갖는 본 발명의 제2실시예에 따른 도전패턴(105)은 전체 도전패턴(105) 대비 두께가 작은 영역이 - 즉, 제1실시예에서는 블로잉부(105B)이고, 제2실시예에서는 연결부(105C)임 - 차지하는 비율이 제1실시예에 따른 도전패턴(105)보다 상대적으로 작다. 따라서, 제1실시예에 따른 도전패턴(105)보다 제2실시예에 따른 도전패턴(105)이 전체 저항을 감소시킬 수 있기 때문에 제1실시예보다 효과적으로 회로구동능력을 향상시킬 수 있다.
또한, 리페어 공정시 블로잉부(105B)가 제거되면서 블로잉부(105B) 양측에 배치되고 블로잉부(105B)에 비하여 얇은 두께를 갖는 연결부(105C)의 측벽이 노출되기 때문에 리페어 공정으로 인해 노출되는 퓨즈 즉, 노출되는 도전패턴(105)의 측벽 면적을 감소시켜 테스트시 컷팅된 퓨즈가 전기적으로 다시 연결되는 것을 방지할 수 있다. 이하, 도 5c를 참조하여 본 발명의 제2실시예에 따른 구조를 갖는 본 발명의 리페어 불량 발생 방지원리에 대하여 구체적으로 설명한다.
도 5c에 도시된 바와 같이, 퓨즈로 작용하는 도전패턴(105)이 서로 다른 두께를 갖는 패드부(105A), 블로잉부(105B) 및 연결부(105C)가 교번 배치된 구조를 갖고, 블로잉부(105B)가 리페어 공정시 제거(또는 컷팅)됨에 따라 리페어 공정 이후 도전패턴(105) 내 가장 두께가 작은 연결부(105C)의 측벽(S)이 노출된다. 따라서, 노출되는 도전패턴(105) 즉, 퓨즈의 측벽(S) 면적을 감소시켜 온도, 습도, 전 압등을 조절하는 테스트환경에서 산소와의 반응 및 마이그레이션 발생을 억제하여 컷팅된 퓨즈가 전기적으로 다시 연결되는 리페어 퓨즈 불량 발생을 방지할 수 있다.
이하 후술한 본 발명의 제3실시예에서는 도 5a 및 도 5b에 도시된 구조를 갖는 반도체 장치의 퓨즈 제조방법에 대하여 설명한다. 여기서, TLM(Triple Layers of Metal) 구조의 금속배선 즉, 제1, 제2 및 제3금속배선을 구비하는 반도체 장치에서 제2금속배선을 퓨즈로 이용하는 경우를 예시하여 설명한다.
도 6a 내지 도 6c는 본 발명의 제3실시예에 따른 반도체 장치의 퓨즈 제조방법을 도 5a에 도시된 I-I'절취선을 따라 도시한 공정단면도이다.
도 6a에 도시된 바와 같이, 소정의 구조물이 형성된 기판(31) 예컨대, 후속 공정을 통해 형성될 퓨즈와 기판(31) 내 형성된 구조물(예컨대, 제1금속배선) 사이를 전기적으로 연결하는 복수의 콘택부(32) 예컨대, 플러그가 형성된 기판(31) 상에 절연막(33)을 형성한다. 이때, 절연막(33)은 금속배선 사이를 절연하는 IMD(Inter Metal Layer)일 수 있으며, 산화막으로 형성할 수 있다.
다음으로, 절연막(33)을 선택적으로 식각하여 콘택부(32)의 상부면 및 기판(31) 상부면을 노출시키는 복수의 제1패턴(34A)을 형성함과 동시에 제1패턴(34A) 사이에서 제1패턴(34A)과 연결되고 제1패턴(34A)의 깊이(H1)보다 작은 깊이(H2)를 갖는 복수의 제2패턴(34B)를 형성하여 제1 및 제2패턴(34A, 34B)으로 이루어진 다마신패턴(34)을 형성한다.
다마신패턴(34)은 후속 퓨즈가 형성될 영역으로, 서로 다른 깊이를 갖는 제1 및 제2패턴(34A, 34B)이 서로 연결되도록 교번 배치된 라인패턴으로 형성할 수 있다.
도 6b에 도시된 바와 같이, 다마신패턴(34)을 매립하고 절연막(33) 전면을 덮도록 도전물질을 증착한 후, 절연막(33)의 상부면이 노출되는 조건으로 평탄화공정을 실시하여 다마신패턴(34)를 매립하는 도전패턴(35)을 형성한다. 이때, 평탄화공정은 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
여기서, 도전패턴(35)은 콘택부(32)를 노출시키는 제1패턴(34A)에 매립된 패드부(35A), 기판(31)을 노출시키는 제1패턴(34A)에 매립된 블로잉부(35B) 및 제2패턴(34B)에 매립된 연결부(35C)를 포함할 수 있다. 이때, 도전패턴(35)은 실질적인 퓨즈로 작용하며, 패드부(35A)-연결부(35C)-블로잉부(35B)-연결부(35C)-패드부(35A) 순서로 교번 배치된 형태로 형성할 수 있다. 이때, 도전패턴(35) 양측 가장자리에 위치하여 콘택부(32)와 접하는 패드부(35A)는 상부 또는 하부에 형성된 구조물과의 전기전인 연결을 위한 영역으로 작용한다. 블로잉부(35B)는 리페어 공정시 레이져가 조사되는 영역이다. 그리고, 블로잉부(35B) 양측에 배치된 연결부(35C)는 블로잉부(35B)에 비하여 두께(T1 > T2)가 작기 때문에 리페어 공정 이후 노출되는 퓨즈 측벽의 면적을 감소시켜 리페어 퓨즈 불량 발생을 방지하는 역할을 수행한다.
패드부(35A), 블로잉부(35B) 및 연결부(35C)는 동시에 형성하기 때문에 서로 동일한 물질로 형성할 수 있다. 구체적으로, 도전패턴(35)은 금속막으로 형성할 수 있으며, 금속막으로는 구리막(Cu), 알루미늄막(Al), 코발트막(Co), 텅스텐막(W), 티타늄막(Ti), 탄탈륨막(Ta)등을 사용할 수 있다. 여기서, 상술한 물질들 중에서 비저항이 가장 낮아 반도체 장치의 신호전달특성을 향상시킬 수 있는 구리막으로 도전패턴(35)을 형성하는 것이 바람직하다.
도 6c에 도시된 바와 같이, 도전패턴(35)을 포함하는 구조물 전면에 보호막(36)을 형성한다. 이때, 보호막(36)은 산화막, 질화막, 산화질화막(oxynitride), 비정질탄소막(amorphous carbon layer) 및 폴리이미드(polyimide)로 이루어진 그룹으로부터 선택된 어느 하나로 이루어진 단일막으로 형성하거나, 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 보호막(36)을 선택적으로 식각하여 블로잉부(35B) 상부를 노출시키는 퓨즈박스(37)를 형성한다. 이때, 퓨즈박스(37)를 형성하는 과정에서 노출되는 도전패턴(35)의 상부에 소정 두께의 보호막(36)이 잔류하도록 식각공정을 조절하는 것이 바람직하다. 이는, 후속 공정간 퓨즈박스(37)로 인해 노출된 도전패턴(35)이 손상 예컨대, 산화되는 것을 방지하기 위함이다.
상술한 공정과정을 통해 본 발명의 퓨즈를 완성할 수 있다. 한편, 상술한 본 발명의 제3실시예에서는 본 발명의 제2실시예에 따른 구조를 갖는 반도체 장치의 퓨즈 제조방법을 예시하여 설명하였으나, 제3실시예에 따른 제조방법을 응용하여 본 발명의 제1실시예에 따른 구조를 갖는 반도체 장치의 퓨즈를 제조할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으 나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 종래기술에 따른 반도체 장치의 퓨즈를 도시한 평면도.
도 2a 내지 도 2c는 종래기술에 따른 반도체 장치의 퓨즈 제조방법 및 리페어 방법을 도시한 단면도.
도 3은 종래기술에 따른 퓨즈의 문제점을 나타낸 이미지.
도 4a 내지 도 4c는 본 발명의 제1실시예에 따른 반도체 장치의 퓨즈를 도시한 도면.
도 5a 내지 도 5c는 본 발명의 제2실시예에 따른 반도체 장치의 퓨즈를 도시한 도면.
도 6a 내지 도 6c는 본 발명의 제3실시예에 따른 반도체 장치의 퓨즈 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
101, 31 : 기판 102, 32 : 플러그
103, 33 : 절연막 104A, 34A : 제1패턴
104B, 34B : 제2패턴 104, 34 : 다마신패턴
105A, 35A : 제1도전패턴 105B, 35B : 제2도전패턴
105, 35 : 도전패턴 106, 36 : 보호막
107, 37 : 퓨즈박스

Claims (18)

  1. 블로잉부 및 상기 블로잉부 양측에 접하고, 상기 블로잉부보다 큰 두께를 갖는 패드부로 이루어진 도전패턴;
    상기 도전패턴을 포함하는 구조물 전면을 덮는 보호막; 및
    상기 보호막에 형성되어 상기 블로잉부 상에 소정두께의 상기 보호막이 잔류하도록 상기 블로잉부 상부를 노출시키는 퓨즈박스
    을 포함하는 반도체 장치의 퓨즈.
  2. 제1항에 있어서,
    상기 패드부의 상부 또는 하부에 접하는 콘택부를 더 포함하는 반도체 장치의 퓨즈.
  3. 제1항에 있어서,
    상기 도전패턴은 동일선상으로 상기 패드부, 상기 블로잉부 및 상기 패드부 순서로 배치된 라인패턴인 반도체 장치의 퓨즈.
  4. 제1항에 있어서,
    상기 도전패턴은 구리막을 포함하는 반도체 장치의 퓨즈.
  5. 블로잉부와 상기 블로잉부 양측에 배치된 패드부 및 상기 블로잉부와 상기 패드부 사이를 연결하고, 상기 블로잉부보다 작은 두께를 갖는 연결부로 이루어진 도전패턴;
    상기 도전패턴을 포함하는 구조물 전면을 덮는 보호막; 및
    상기 보호막에 형성되어 상기 블로잉부 상에 소정두께의 상기 보호막이 잔류하도록 상기 블로잉부 상부를 노출시키는 퓨즈박스
    을 포함하는 반도체 장치의 퓨즈.
  6. 제5항에 있어서,
    상기 패드부의 상부 또는 하부에 접하는 콘택부를 더 포함하는 반도체 장치의 퓨즈.
  7. 제5항에 있어서,
    상기 도전패턴은 동일선상으로 상기 패드부, 상기 연결부, 상기 블로잉부, 상기 연결부 및 상기 패드부 순서로 배치된 라인패턴인 반도체 장치의 퓨즈.
  8. 제5항에 있어서,
    상기 도전패턴은 구리막을 포함하는 반도체 장치의 퓨즈.
  9. 기판 상에 블로잉부 및 상기 블로잉부 양측에 접하고, 상기 블로잉부보다 큰 두께를 갖는 패드부로 이루어진 도전패턴을 형성하는 단계;
    상기 도전패턴을 포함하는 구조물 전면을 덮는 보호막을 형성하는 단계; 및
    상기 보호막을 선택적으로 식각하여 상기 블로잉부 상에 소정 두께의 상기 보호막이 잔류하도록 상기 블로잉부 상부를 노출시키는 퓨즈박스를 형성하는 단계
    를 포함하는 반도체 장치의 퓨즈 제조방법.
  10. 제9항에 있어서,
    상기 도전패턴을 형성하기 이전 또는 상기 도전패턴을 형성한 이후에,
    상기 패드부에 접하는 콘택부를 형성하는 단계를 더 포함하는 반도체 장치의 퓨즈 제조방법.
  11. 제9항에 있어서,
    상기 도전패턴은 동일선상으로 상기 패드부, 상기 블로잉부 및 상기 패드부 순서로 배치된 라인패턴으로 형성하는 반도체 장치의 퓨즈 제조방법.
  12. 제9항에 있어서,
    상기 도전패턴을 형성하는 단계는,
    상기 기판상에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 복수의 제1패턴을 형성함과 동시에 상기 제1패턴 사이에 상기 제1패턴과 연결되고 상기 제1패턴보다 깊이가 작은 제2패턴을 형성하는 단계; 및
    상기 제1 및 제2패턴을 매립하도록 도전물질을 증착하는 단계
    를 포함하는 반도체 장치의 퓨즈 제조방법.
  13. 제9항에 있어서,
    상기 도전패턴은 구리막을 포함하는 반도체 장치의 퓨즈 제조방법.
  14. 기판 상에 블로잉부와 상기 블로잉부 양측에 배치된 패드부 및 상기 블로잉부와 상기 패드부 사이를 연결하고, 상기 블로잉부보다 작은 두께를 갖는 연결부로 이루어진 도전패턴을 형성하는 단계;
    상기 도전패턴을 포함하는 구조물 전면을 덮는 보호막을 형성하는 단계; 및
    상기 보호막을 선택적으로 식각하여 상기 블로잉부 상에 소정두께의 상기 보호막이 잔류하도록 상기 블로잉부 상부를 노출시키는 퓨즈박스를 형성하는 단계
    를 포함하는 반도체 장치의 퓨즈 제조방법.
  15. 제14항에 있어서,
    상기 도전패턴을 형성하기 이전 또는 상기 도전패턴을 형성한 이후에,
    상기 패드부에 접하는 콘택부를 형성하는 단계를 더 포함하는 반도체 장치의 퓨즈 제조방법.
  16. 제14항에 있어서,
    상기 도전패턴은 동일선상으로 상기 패드부, 상기 연결부, 상기 블로잉부, 상기 연결부 및 상기 패드부 순서로 배치된 라인패턴으로 형성하는 반도체 장치의 퓨즈 제조방법.
  17. 제14항에 있어서,
    상기 도전패턴을 형성하는 단계는,
    상기 기판상에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 복수의 제1패턴을 형성함과 동시에 상기 제1패턴 사이에 상기 제1패턴과 연결되도록 상기 제1패턴보다 깊이가 작은 복수의 제2패턴을 형성하는 단계; 및
    상기 제1 및 제2패턴을 매립하도록 도전물질을 증착하는 단계
    를 포함하는 반도체 장치의 퓨즈 제조방법.
  18. 제14항에 있어서,
    상기 도전패턴은 구리막을 포함하는 반도체 장치의 퓨즈 제조방법.
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