KR101145798B1 - 반도체 장치의 퓨즈 및 그 제조방법 - Google Patents

반도체 장치의 퓨즈 및 그 제조방법 Download PDF

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Abstract

본 발명은 리페어 공정이후 컷팅된 퓨즈가 전기적으로 다시 연결되는 것을 방지할 수 있는 반도체 장치의 퓨즈 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 형성된 도전라인; 상기 기판상에 형성되어 상기 도전라인을 덮는 층간절연막; 상기 층간절연막 상에 형성되고 블로잉부를 갖는 도전패턴; 및 상기 블로잉부 양측의 상기 도전패턴 및 상기 층간절연막을 관통하여 상기 도전라인과 연결되고, 상기 도전패턴보다 비저항이 큰 물질로 이루어진 플러그를 포함하는 반도체 장치의 퓨즈를 제공하며, 상술한 본 발명에 따르면, 퓨즈로 작용하는 도전패턴의 블로잉부 양측에 도전패턴보다 큰 비저항을 갖는 플러그가 도전패턴을 관통하는 구조를 가짐으로써, 정상적인 회로 구동이 가능함과 동시에 리페어 공정 이후에 진행되는 테스트시 컷팅된 퓨즈가 전기적으로 다시 연결되는 리페어 퓨즈 불량 발생을 방지할 수 있는 효과가 있다.

Description

반도체 장치의 퓨즈 및 그 제조방법{FUSE IN SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히 리페어 퓨즈 불량 발생을 방지할 수 있는 반도체 장치의 퓨즈 및 그 제조방법에 관한 것이다.
반도체 메모리 장치에서 수많은 셀 중 어느 한 개라도 결함(fail)이 있으면 메모리로서 기능을 수행하지 못하므로 불량품으로 처리된다. 그러나, 반도체 메모리 장치 내의 일부 셀에만 결함이 발생하였는데도 불구하고 반도체 메모리 장치 전체를 불량품으로 폐기하는 것을 수율(yield) 측면에서 매우 비효율적인 처리방법이다. 따라서, 현재는 반도체 메모리 장치 내에 미리 마련해둔 리던던시 셀(redundancy cell)을 이용하여 불량 셀을 대체하는 리페어 공정을 통해 전체 반도체 메모리 장치를 되살려 주는 방식으로 수율 향상을 도모하고 있다. 불량 셀을 리던던시 셀로 대체하기 위하여 반도체 메모리 장치는 퓨즈를 구비하고 있으며, 불량 셀에 연결된 퓨즈에 레이져를 조사하여 퓨즈를 컷팅(cutting)하는 퓨즈 블로잉(fuse blowing)방식을 사용하여 리페어 공정을 수행한다.
도 1a 및 도 1b는 종래기술에 따른 반도체 장치의 퓨즈를 도시한 도면으로, 도 1a는 평면도이고, 도 1b는 도 1a에 도시된 Ⅰ-Ⅰ'절취선을 따라 도시한 단면이다.
도 1 및 도 1b를 참조하여 종래기술에 따른 반도체 장치의 퓨즈를 살펴보면, 소정의 구조물이 형성된 기판(11), 기판(11) 상에 형성된 도전라인(12), 기판(11) 상에 형성되어 도전라인(12)을 덮는 층간절연막(13), 층간절연막(13) 상에 형성된 다수의 퓨즈(15), 층간절연막(13)을 관통하여 퓨즈(15)와 도전라인(12) 사이를 연결하는 플러그(14), 층간절연막(13) 상에 형성되어 퓨즈(15)를 덮되, 리페어 공정을 위해 퓨즈(15)를 일부 노출시키는 퓨즈박스(17)를 구비하는 보호막(16)이 형성되어 있다.
통상적으로, 퓨즈(15)는 별도의 공정을 통해 형성하지 아니하고 다층의 금속배선들 중 어느 한 층의 금속배선을 퓨즈(15)로 사용한다. 최근에는 기존의 알루미늄(Al) 또는 텅스텐(W)에 비하여 비저항이 낮아 신호전달특성을 향상시킬 수 있는 구리(Cu)를 사용하여 금속배선을 형성함에 따라 퓨즈(15) 역시 구리배선으로 형성하고 있다.
하지만, 종래기술은 리페어 공정 이후 수행되는 HAST(High Acceleratin Stress Test)와 같은 테스트시 가해지는 온도, 습도, 전압등의 테스트환경으로 인해 컷팅된 퓨즈(15)가 전기적으로 다시 연결되는 리페어 퓨즈 불량이 발생하여 반도체 장치의 리페어 수율 및 신뢰성을 저하시키는 문제점이 있다(도 1a 및 도 1b의 도면부호 'A' 참조).
구체적으로, 온도 및 습도를 조절하는 테스트환경에서 컷팅된 퓨즈(15) 즉, 리페어 퓨즈(15)의 노출된 측면이 산화되어 도전성산화물이 형성되고, 형성된 도전성산화물이 차츰 성장하여 컷팅된 퓨즈(15)가 전기적으로 다시 연결되는 문제점이 발생한다. 또한, 전압 또는 온도를 조절하는 테스트환경에서 컷팅된 퓨즈(15)에 EM(Electro Migration) 또는 SM(Stress Migration)과 같은 마이그레이션(migration)이 발생하여 컷팅된 퓨즈(15)가 전기적으로 다시 연결되는 문제점이 발생한다.
특히, 구리로 이루어진 퓨즈(15)는 기존의 텅스텐, 알루미늄에 비해 산소와의 반응성이 매우 크고, 이온 이동이 용이한 물질이기 때문에 산화 및 마이그레이션에 기인한 리페어 퓨즈 불량이 더욱 빈번하게 발생하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 리페어 공정이후 컷팅된 퓨즈가 전기적으로 다시 연결되는 것을 방지할 수 있는 반도체 장치의 퓨즈 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판상에 형성된 도전라인; 상기 기판상에 형성되어 상기 도전라인을 덮는 층간절연막; 상기 층간절연막 상에 형성되고 블로잉부를 갖는 도전패턴; 및 상기 블로잉부 양측의 상기 도전패턴 및 상기 층간절연막을 관통하여 상기 도전라인과 연결되고, 상기 도전패턴보다 비저항이 큰 물질로 이루어진 플러그를 포함하는 반도체 장치의 퓨즈를 제공한다.
또한, 본 발명의 퓨즈는 상기 도전패턴 및 상기 플러그 상에 형성된 캡핑막; 상기 층간절연막 상에 형성되어 상기 도전패턴을 덮는 보호막; 및 상기 보호막에 형성되어 적어도 상기 블로잉부를 노출시키는 퓨즈박스를 더 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판상에 도전라인을 형성하는 단계; 상기 기판상에 상기 도전라인을 덮는 제1층간절연막을 형성하는 단계; 상기 도전라인과 연결되고, 상기 제1층간절연막을 관통하여 일부는 상기 제1층간절연막 위로 돌출된 플러그를 복수개 형성하는 단계; 상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계; 상기 제1층간절연막이 노출될때까지 상기 제2층간절연막을 선택적으로 식각하여 상기 플러그를 노출시키는 다마신패턴을 형성하는 단계; 상기 플러그보다 낮은 비저항을 갖고, 상기 다마신패턴을 매립하는 도전막을 형성하는 단계; 및 상기 플러그가 노출될때까지 상기 도전막을 평탄화하여 상기 도전막과 상기 플러그가 교번 배치된 형태의 도전패턴을 형성하는 단계를 포함하는 반도체 장치의 퓨즈 제조방법을 제공한다.
또한, 본 발명의 반도체 장치 퓨즈 제조방법은 상기 도전패턴을 포함한 구조물 전면에 캡핑막을 형성하는 단계; 상기 캡핑막 상에 보호막을 형성하는 단계; 및 상기 보호막을 선택적으로 식각하여 적어도 상기 플러그 사이의 상기 도전패턴 상부를 오픈하는 퓨즈박스를 형성하는 단계를 더 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 퓨즈로 작용하는 도전패턴의 블로잉부 양측에 도전패턴보다 큰 비저항을 갖는 플러그가 도전패턴을 관통하는 구조를 가짐으로써, 정상적인 회로 구동이 가능함과 동시에 리페어 공정 이후에 진행되는 테스트시 컷팅된 퓨즈가 전기적으로 다시 연결되는 리페어 퓨즈 불량 발생을 방지할 수 있는 효과가 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체 장치의 퓨즈를 도시한 도면.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 장치의 퓨즈를 도시한 도면.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체 장치의 퓨즈 제조방법을 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 리페어 공정이후 컷팅된 퓨즈(즉, 리페어 퓨즈)가 후속 테스트시 전기적으로 다시 연결되는 것(즉, 리페어 퓨즈 불량)을 방지할 수 있는 반도체 장치의 퓨즈 및 그 제조방법을 제공한다. 이를 위한 본 발명은 퓨즈 하부에 형성되는 도전라인과 퓨즈 사이를 연결하는 플러그를 퓨즈와 서로 다른 비저항을 갖는 물질로 형성함과 동시에 플러그가 퓨즈 블로잉부 양측에서 퓨즈를 관통하도록 형성하는 것을 특징으로 한다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따른 반도체 장치의 퓨즈를 도시한 도면으로, 도 2a는 평면도, 도 2b는 도 2a에 도시된 I-I'절취선을 따라 컷팅되지 않은 퓨즈를 도시한 단면도, 도 2c는 도 2a에 도시된 Ⅱ-Ⅱ'절취선을 따라 컷팅된 퓨즈를 도시한 단면도이다.
도 2a 내지 도 2c에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 장치의 퓨즈는 소정의 구조물이 형성된 기판(31) 상에 형성된 도전라인(32), 기판(31) 상에 형성되어 도전라인(32)을 덮는 층간절연막(33), 층간절연막(33) 상에 형성되어 블로잉부(35A)를 갖는 도전패턴(35), 블로잉부(35A) 양측 도전패턴(35) 및 층간절연막(33)을 관통하여 도전라인(32)에 연결되고 도전패턴(35)보다 비저항이 큰 물질로 이루어진 플러그(34), 도전패턴(35) 및 플러그(34) 상에 형성된 캡핑막(capping layer, 38), 층간절연막(33) 상에 형성되어 도전패턴(35)을 포함한 구조물 전면을 덮는 보호막(36) 및 보호막(36)에 형성되어 적어도 블로잉부(35A) 상의 캡핑막(38)을 노출시키는 퓨즈박스(37)를 포함한다.
도전라인(32)은 퓨즈로 작용하는 도전패턴(35) 아래 형성된 금속배선일 수 있다. 예컨대, TLM(Triple Layers of Metal) 구조의 금속배선 즉, 제1 내지 제3금속배선을 구비하는 반도체 장치에서 도전패턴(35)을 제2금속배선으로 구성하는 경우에 도전라인(32)은 최하층 금속배선인 제1금속배선일 수 있다.
도전패턴(35)은 퓨즈로 작용하며, 금속배선을 이용하여 형성된 것일 수 있다. 여기서, 도전패턴(35)의 블로잉부(35A)는 퓨즈 블로잉 공정시 레이져가 조사되는 영역을 의미한다.
층간절연막(33) 상에서 도전패턴(35)은 서로 다른 비저항을 갖는 물질로 구성된 도전패턴(35)과 플러그(34)가 교번 배치된 구조를 가질 수 있다. 구체적으로, 레이져 조사영역에 배치되는 블로잉부(35A)를 구비한 도전패턴(35)은 비저항이 낮아 신호전달특성을 향상시킬 수 있는 구리막(Cu)을 포함할 수 있다. 그리고, 블로잉부(35A) 양측에 배치된 플러그(34)는 도전패턴(35)보다 산소와의 반응성이 낮으며, 도전패턴(35)보다 이온 이동성이 낮은(마이그레이션이 잘 발생하지 않는) 도전막으로 형성하는 것이 바람직하다. 일례로, 플러그(34)는 도전패턴(35) 즉, 구리막보다 비저항이 큰 알루미늄막(Al), 코발트(Co), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta)등을 포함할 수 있다.
도전패턴(35) 및 플러그(34)를 덮는 캡핑막(38)은 도전패턴(35) 및 플러그(34)의 표면을 보호하는 역할을 수행한다. 특히, 캡핑막(38)은 퓨즈박스(37)에 의하여 노출되는 도전패턴(35) 및 플러그(34)의 표면이 산화되거나, 리페어 공정시 블로잉에 의한 충격 및 도전성부산물에 의하여 인접한 퓨즈가 손상되는 것을 방지하는 역할을 수행한다.
퓨즈박스(37)가 형성되는 보호막(36)은 산화막, 질화막, 산화질화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들이 적층된 적층막일 수 있다. 퓨즈박스(37)는 적어도 도전패턴(35)의 블로잉부(35A) 즉, 플러그(34) 사이의 도전패턴(35)을 노출시키는 있는 선폭을 갖는 것이 바람직하다. 아울러, 퓨즈박스(37)의 선폭은 플러그(34) 외측 도전패턴(35)이 노출되지 않는 선폭을 갖는 것이 바람직하다. 이때, 퓨즈박스(37)의 선폭은 도전패턴이 연장된 방향으로의 선폭을 의미한다.
상술한 구조를 갖는 본 발명의 퓨즈는 퓨즈로 작용하는 도전패턴(35)의 블로잉부(35A) 양측을 플러그(34)가 관통하는 구조를 가짐으로써, 정상적인 회로 구동이 가능함과 동시에 리페어 공정 이후에 진행되는 테스트시 플러그(34)에 의하여 컷팅된 퓨즈가 전기적으로 다시 연결되는 것을 방지할 수 있다. 이하, 도 2c를 참조하여 상술한 구조를 갖는 본 발명의 퓨즈 리페어 공정 및 리페어 퓨즈 불량 발생을 방지하는 원리에 대하여 구체적으로 설명한다.
먼저, 도 2c를 참조하여 본 발명의 퓨즈를 이용한 리페어 공정을 살펴보면, 퓨즈박스(27)로 인해 노출된 도전패턴(35)의 블로잉부(35A) 상부에 퓨즈 컷팅을 위해 레이져를 조사한다. 이때, 본 발명의 퓨즈는 도전패턴(35)과 플러그(34) 사이의 비저항 차이를 이용하여 퓨즈를 컷팅한다. 잘 알려진 바와 같이, 레이져를 이용한 퓨즈 블로잉 방식은 레이져에 통해 퓨즈에 전달된 에너지에 의하여 레이져 조사영역으로 전자들이 집중되고, 집중된 전자들의 거동에 의한 열에너지에 의해서 퓨즈가 컷팅된다.
따라서, 레이져에 의해 도전패턴(35)의 블로잉부(35A)에 집중되는 에너지는 플러그(34)보다 비저항이 낮은 도전물질로 이루어진 도전패턴(35)으로 더 많이 집중되기 때문에 플러그(34)의 손실을 최소화함과 동시에 플러그(34) 사이의 도전패턴(35)을 용이하게 컷팅(또는 제거)할 수 있다. 즉, 도전패턴(35)의 블로잉부(35A)를 용이하게 제거할 수 있다. 이때, 도전패턴(35)의 블로잉부(35A)가 제거됨과 동시에 그 충격으로 인해 블로잉부(35A)를 덮는 캡핑막(38)도 동시에 제거된다.
다음으로, 리페어 공정이 완료된 이후 진행하는 HAST(High Acceleratin Stress Test)와 같은 테스트시 가해지는 온도, 습도, 전압등의 테스트환경으로 인해 컷팅된 퓨즈가 전기적으로 다시 연결되는 리페어 퓨즈 불량을 방지하는 원리는 다음과 같다.
리페어 공정이후 블로잉부(35A) 이외의 도전패턴(35)은 플러그(34)에 의하여 퓨즈박스(37) 내 노출되지 않고, 플러그(34)의 측벽이 노출된다. 따라서, 온도 및 습도를 조절하는 테스트환경에서 플러그(34)가 도전패턴(35)의 장벽막으로 작용하여 산소와의 반응을 차단함으로써, 산화에 기인한 리페어 퓨즈 불량 발생을 방지할 수 있다. 아울러, 플러그(34)는 도전패턴(35)보다 산소와의 반응성이 낮은 물질로 형성하기 때문에 플러그(34)가 산화됨에 따른 리페어 퓨즈 불량 발생도 방지할 수 있다.
또한, 전압 또는 온도를 조절하는 테스트환경에서 플러그(34)가 도전패턴(35)을 구성하는 물질의 이온 이동을 막는 장벽막으로 작용하여 EM(Electro Migration) 또는 SM(Stress Migration)과 같은 마이그레이션(migration)에 기인한 리페어 퓨즈 불량 발생을 방지할 수 있다. 아울러, 플러그(34)는 도전패턴(35)보다 이온 이동성이 낮은 물질로 형성하기 때문에 플러그(34)의 마이그레이션에 기인한 리페어 퓨즈 불량 발생도 방지할 수 있다.
한편, 리페어 공정시 플러그(34) 사이에 도전패턴(35)의 블로잉부(35A)가 일부 잔류할 수 있으나, 그 양이 극히 소량이기 때문에 상술한 테스트환경에서 리페어 퓨즈 불량을 발생시키지는 않는다.
이와 같이, 본 발명의 퓨즈는 서로 다른 비저항을 갖는 도전패턴(35)의 블로잉부(35A) 양측에 도전패턴(35)을 관통하는 형태로 플러그(34)를 배치함으로써, 리페어 공정 이후 테스트시 발생하는 리페어 퓨즈 불량 발생을 방지할 수 있다.
도 3a 내지 도 3f는 본 발명의 일실시예에 따른 반도체 장치의 퓨즈 제조방법을 도시한 공정단면도이다.
도 3a에 도시된 바와 같이, 퓨즈영역과 회로영역을 갖고 소정의 구조물이 형성된 기판(61) 상에 제1도전라인(62)을 형성한다. 여기서, 회로영역은 퓨즈 이외의 구조물이 형성되는 영역을 의미하며, 디램의 경우 셀영역 및(또는) 페리영역을 의미한다.
다음으로, 기판(61) 전면에 제1도전라인(62)을 덮는 제1층간절연막(63)을 형성한다. 제1층간절연막(63)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
다음으로, 제1층간절연막(63)을 선택적으로 식각하여 제1도전라인(62)을 노출시키는 콘택홀(64)을 형성한 후, 콘택홀(64)에 도전물질을 매립하여 플러그(65)를 형성한다. 플러그(65)는 후속 공정을 통해 형성될 퓨즈보다 작은 비저항을 갖는 도전물질로 형성하는 것이 바람직하다. 아울러, 플러그(65)는 산소와의 반응성이 낮고, 이온 이동성이 낮은 도전물질로 형성하는 것이 바람직하다. 일례로, 플러그(65)는 알루미늄막(Al), 코발트(Co), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta)등으로 형성할 수 있다.
도 3b에 도시된 바와 같이, 제1층간절연막(63)을 소정 두께 리세스식각(recess etch)하여 플러그(65)를 제1층간절연막(63) 위로 돌출시킨다. 이때, 식각되는 제1층간절연막(63)의 두께는 후속 공정을 통해 형성될 퓨즈 및 제2도전라인의 두께를 고려하여 조절할 수 있다. 이하, 리세스식각된 제1층간절연막(63)의 도면부호를 '63A'로 변경하여 표기한다.
도 3c에 도시된 바와 같이, 제1층간절연막(63) 상에 돌출된 플러그(65)를 덮도록 제2층간절연막(66)을 형성한다. 제2층간절연막(66)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
다음으로, 제1층간절연막(63)이 노출될때까지 제2층간절연막(66)을 선택적으로 식각하여 퓨즈영역에는 퓨즈가 형성될 공간을 제공하는 제1다마신패턴(67A)을 형성함과 동시에 회로영역에는 제2도전라인이 형성될 공간을 제공하는 제2다마신패턴(67B)을 형성한다.
도 3d에 도시된 바와 같이, 제1 및 제2다마신패턴(67A, 67B)을 매립하는 도전막(68)을 형성한다. 이때, 제1다마신패턴(67A)에 매립된 도전막(68)은 후속 공정을 통해 퓨즈로 작용하고, 제2다마신패턴(67B)에 매립된 도전막(68)은 제2도전라인으로 작용한다. 따라서, 도전막(68)은 도전라인의 특성 측면에서 신호전달특성을 향상시키기 위해 비저항이 낮고, 퓨즈 측면에서 블로잉 효율을 향상시키기 위해 플러그(65)보다 작은 비저항을 갖는 물질로 형성하는 것이 바람직하다. 일례로, 도전막(68)은 구리막으로 형성할 수 있다.
도 3e에 도시된 바와 같이, 플러그(65)가 노출될때까지 평탄화공정을 실시하여 퓨즈영역에 퓨즈로 작용하는 도전패턴(68A)을 형성함과 동시에 회로영역에 제2도전라인(68B)을 형성한다. 이때, 평탄화공정을 화학적기계적연마법(CMP)을 사용하여 실시할 수 있으며, 평탄화공정을 통해 형성된 퓨즈는 플러그(65)가 도전패턴(68A)을 관통하고 이들이 교번 배치된 구조를 갖는다.
도 3f에 도시된 바와 같이, 도전패턴(68A) 및 제2도전라인(68B)이 형성된 기판(61) 전면에 캡핑막(69)을 형성한다. 캡핑막(69)은 플러그(65), 도전패턴(68A) 및 제2도전라인(68B)의 표면을 보호하는 역할을 수행한다. 캡핑막(69)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나로 형성할 수 있다.
다음으로, 캡핑막(69) 상에 보호막(70)을 형성한다. 보호막(70)은 산화막, 질화막, 산화질화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나 또는 이들이 적층된 적층막으로 형성할 수 있다.
다음으로, 퓨즈영역의 보호막(70)을 선택적으로 식각하여 플러그(65) 사이의 도전패턴(68A) 상부를 오픈하는 퓨즈박스(71)를 형성한다.
상술한 공정과정을 통해 형성된 본 발명의 퓨즈는 서로 다른 비저항을 갖는 도전패턴(68A)을 관통하는 형태로 플러그(65)를 형성함으로써, 리페어 공정 이후 테스트시 발생하는 리페어 퓨즈 불량 발생을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31 : 기판 32 : 도전라인
33 : 층간절연막 34 : 플러그
35 : 도전패턴 35A : 블로잉부
36 : 보호막 37 : 퓨즈박스
38 : 캡핑막

Claims (10)

  1. 기판상에 형성된 도전라인;
    상기 기판상에 형성되어 상기 도전라인을 덮는 층간절연막;
    상기 층간절연막 상에 형성되고 블로잉부를 갖는 도전패턴; 및
    상기 블로잉부 양측의 상기 도전패턴 및 상기 층간절연막을 관통하여 상기 도전라인과 연결되고, 상기 도전패턴보다 비저항이 큰 물질로 이루어진 플러그
    를 포함하는 반도체 장치의 퓨즈.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 도전패턴 및 상기 플러그 상에 형성된 캡핑막;
    상기 층간절연막 상에 형성되어 상기 도전패턴을 덮는 보호막; 및
    상기 보호막에 형성되어 적어도 상기 블로잉부를 노출시키는 퓨즈박스
    를 더 포함하는 반도체 장치의 퓨즈.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 플러그 및 상기 도전패턴은 금속을 포함하고,
    상기 플러그에 포함된 금속은 상기 도전패턴에 포함된 금속보다 산소와의 반응성이 낮은 금속인 반도체 장치의 퓨즈.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 플러그 및 상기 도전패턴은 금속을 포함하고,
    상기 플러그에 포함된 금속은 상기 도전패턴에 포함된 금속보다 이온 이동성이 낮은 금속인 반도체 장치의 퓨즈.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 도전패턴은 구리를 포함하고, 상기 플러그는 텅스텐을 포함하는 반도체 장치의 퓨즈.
  6. 기판상에 도전라인을 형성하는 단계;
    상기 기판상에 상기 도전라인을 덮는 제1층간절연막을 형성하는 단계;
    상기 도전라인과 연결되고, 상기 제1층간절연막을 관통하여 일부는 상기 제1층간절연막 위로 돌출된 플러그를 복수개 형성하는 단계;
    상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계;
    상기 제1층간절연막이 노출될때까지 상기 제2층간절연막을 선택적으로 식각하여 상기 플러그를 노출시키는 다마신패턴을 형성하는 단계;
    상기 플러그보다 낮은 비저항을 갖고, 상기 다마신패턴을 매립하는 도전막을 형성하는 단계; 및
    상기 플러그가 노출될때까지 상기 도전막을 평탄화하여 상기 도전막과 상기 플러그가 교번 배치된 형태의 도전패턴을 형성하는 단계
    를 포함하는 반도체 장치의 퓨즈 제조방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서,
    상기 도전패턴을 포함한 구조물 전면에 캡핑막을 형성하는 단계;
    상기 캡핑막 상에 보호막을 형성하는 단계;
    상기 보호막을 선택적으로 식각하여 적어도 상기 플러그 사이의 상기 도전패턴 상부를 오픈하는 퓨즈박스를 형성하는 단계
    를 더 포함하는 반도체 장치의 퓨즈 제조방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 플러그 및 상기 도전패턴은 금속을 포함하고,
    상기 플러그에 포함된 금속은 상기 도전패턴에 포함된 금속보다 산소와의 반응성이 낮은 금속으로 형성하는 반도체 장치의 퓨즈 제조방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 플러그 및 상기 도전패턴은 금속을 포함하고,
    상기 플러그에 포함된 금속은 상기 도전패턴에 포함된 금속보다 이온 이동성이 낮은 금속으로 형성하는 반도체 장치의 퓨즈 제조방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제7항에 있어서,
    상기 도전패턴은 구리를 포함하고, 상기 플러그는 텅스텐을 포함하는 반도체 장치의 퓨즈 제조방법.
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