KR100703983B1

KR100703983B1 - 반도체 소자 및 그 제조 방법

Info

Publication number: KR100703983B1
Application number: KR1020060011572A
Authority: KR
Inventors: 김보성
Original assignee: 삼성전자주식회사
Priority date: 2006-02-07
Filing date: 2006-02-07
Publication date: 2007-04-09
Also published as: US20070181968A1; US7449764B2; US20090026575A1

Abstract

리페어 페일을 방지할 수 있는 반도체 소자가 제공된다. 반도체 소자는 반도체 기판 상부에 소정 간격 이격되어 형성되며 상면에 보호막이 형성된 다수의 제 1 퓨즈들, 제 1 퓨즈들 사이를 채우고 보호막을 노출시키는 제 1 층간 절연막, 제 1 퓨즈들 사이의 제 1 층간 절연막 상에 형성된 다수의 제 2 퓨즈들 및 제 1 층간 절연막 상의 제 2 층간 절연막으로, 제 2 퓨즈들을 완전히 노출시키고, 제 1 퓨즈들 상의 보호막을 노출시키는 퓨즈 윈도우를 구비하는 제 2 층간 절연막을 포함한다.

퓨즈, 보호막, 복층

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for fabricating the same}

도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.

도 2는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이며, 도 1의 Ⅱ-Ⅱ' 선을 따라 자른 단면도이다.

도 3 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서대로

도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이며, 도 1의 Ⅱ-Ⅱ' 선을 따라 자른 단면도이다.

도 7 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법의 순서에 따른 평면도이다.

<도면의 주요 부분에 관한 부호의 설명>

100, 200: 반도체 기판 110a, 210a: 제 1 퓨즈

110b, 210b: 제 1 가드링 패턴 120, 220: 보호막

130, 230: 제 1 층간 절연막 132, 232: 가드링 콘택

140a, 240a: 제 2 퓨즈 140b, 240b: 제 2 가드링 패턴

150, 250: 제 2 층간 절연막 160, 260: 패시베이션막

170, 270: 가드링 180, 280: 퓨즈 윈도우

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 리페어 페일을 방지할 수 있는 반도체 소자 및 그 제조 방법이 제공된다.

일반적으로 반도체 소자는 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀(cell)들을 형성하는 패브리케이션(fabrication; FAB) 공정과, 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정을 수행하여 제조된다.

그리고 패브리케이션 공정과 어셈블리 공정 사이에는 기판 상에 형성된 셀들의 전기적 특성을 검사하는 공정(electrical die sorting; EDS)을 수행한다.

각 셀들의 전기적 특성을 검사하는 공정을 통하여 불량 셀을 선별할 수 있다. 여기서, 선별된 불량 셀들은 리페어(repair) 공정을 수행함으로써 미리 제작된 리던던시 셀(redundancy cell)로 대체되므로, 실제 칩 동작시 정상적으로 동작하여 반도체 소자의 수율을 향상시킬 수 있다.

이러한 리페어 공정은 불량 셀에 연결된 배선 부분에 레이저 빔을 조사하여 단선시킴으로써 수행된다. 이 때, 레이저 빔에 의해 끊어지는 배선을 퓨즈(fuse)라 하며, 이러한 퓨즈들 밀집된 부분을 퓨즈 영역이라 한다.

이와 같은 퓨즈 영역은 반도체 소자의 셀 영역에 형성되는 워드 라인 또는 비트 라인을 형성할 때 함께 형성될 수 있다. 그리고 반도체 소자의 집적도가 높아짐에 따라 퓨즈를 반도체 장치 내에서 비교적 하부에 위치하는 워드 라인 또는 비트 라인에 형성할 경우, 퓨즈 오픈 공정시 식각 깊이가 증가되므로 최근에는 반도체 소자 내에서 상대적으로 상부에 위치하는 금속 배선이나 캐패시터의 전극용 도전층을 퓨즈로 사용한다.

이러한 퓨즈는 퓨즈 컷팅시 인접하는 퓨즈 간의 브릿지(bridge) 발생을 방지하기 위해 퓨즈 간의 피치를 증가시킬 경우 퓨즈 영역의 면적이 증가된다. 이와 반대로 퓨즈 간의 피치를 감소시킬 경우, 퓨즈 컷팅시 인접한 퓨즈가 손상될 수 있으며, 퓨즈 컷팅 후 퓨즈 부산물(residue)로 인한 인접 퓨즈 간의 브릿지가 발생될 수 있다. 이와 같은 현상은 반도체 메모리 소자의 집적도가 증가함에 따라 더 심화될 수 있으며, 이에 따라 리페어 페일(fail) 및 반도체 메모리 소자의 신뢰성을 저하시킨다.

본 발명이 이루고자 하는 기술적 과제는 리페어 페일을 방지할 수 있는 반도체 소자를 제공하는데 있다.

또한, 본 발명이 이루고자 하는 다른 기술적 과제는 이러한 반도체 소자 제조 방법을 제공하는데 있다.

본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판 상부에 소정 간격 이격되어 형성되며 상면에 보호막이 형성된 다수의 제 1 퓨즈들, 제 1 퓨즈들 사이를 채우고 보호막을 노출시키는 제 1 층간 절연막, 제 1 퓨즈들 사이의 제 1 층간 절연막 상에 형성된 다수의 제 2 퓨즈들 및 제 1 층간 절연막 상의 제 2 층간 절연막으로, 제 2 퓨즈들을 완전히 노출시키고, 제 1 퓨즈들 상의 보호막을 노출시키는 퓨즈 윈도우를 구비하는 제 2 층간 절연막을 포함한다.

상기 기술적 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 소자는 반도체 기판 상부에 소정 간격 이격되어 형성된 다수의 제 1 퓨즈들, 제 1 퓨즈들이 형성된 반도체 기판 상에 컨포말하게 형성된 보호막, 제 1 퓨즈들 사이를 채우고 제 1 퓨즈들 상부의 보호막을 노출시키는 제 1 층간 절연막 제 1 퓨즈들 사이의 제 1 층간 절연막 상에 형성된 다수의 제 2 퓨즈들 및 제 1 층간 절연막 상의 제 2 층간 절연막으로, 제 2 퓨즈들을 완전히 노출시키고, 제 1 퓨즈들 상의 보호막을 노출시키는 퓨즈 윈도우를 구비하는 제 2 층간 절연막을 포함한다.

상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은 반도체 기판 상부에 소정 간격 이격되고 상면에 보호막이 형성된 다수의 제 1 퓨즈들을 형성하고, 제 1 퓨즈들을 덮는 제 1 층간 절연막을 형성하고, 제 1 퓨즈들 사이의 제 1 층간 절연막 상에 다수의 제 2 퓨즈들을 형성하고, 제 2 퓨즈들을 덮는 제 2 층간 절연막을 형성하고, 제 1 및 제 2 층간 절연막 을 순차적으로 식각하여 다수의 제 2 퓨즈들과 제 1 퓨즈들 상의 보호막을 노출시키는 퓨즈 윈도우를 형성하는 것을 포함한다.

상기 다른 기술적 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법은 반도체 기판 상부에 소정 간격 이격된 다수의 제 1 퓨즈들을 형성하고, 제 1 퓨즈들이 형성된 반도체 기판 상에 컨포말하게 보호막을 형성하고, 보호막 상부에 제 1 층간 절연막을 형성하고, 제 1 퓨즈들 사이의 제 1 층간 절연막 상에 다수의 제 2 퓨즈들을 형성하고, 제 2 퓨즈들을 덮는 제 2 층간 절연막을 형성하고, 제 1 및 제 2 층간 절연막을 순차적으로 식각하여 다수의 제 2 퓨즈들과 제 1 퓨즈들 상의 보호막을 노출시키는 퓨즈 윈도우를 형성하는 것을 포함한다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및 /또는 평면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.

이하, 도 1 내지 도 5를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 구조 및 제조 방법에 대해 상세히 설명한다.

도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이며, 도 1의 Ⅱ-Ⅱ' 선을 따라 자른 단면도이다.

도 1 및 도 2에 도시된 바와 같이, 반도체 기판(100)의 퓨즈 영역 상에는 제 1 및 제 2 층간 절연막(130, 150)이 적층되어 있으며, 제 1 층간 절연막(130) 하부에도 다수의 층간 절연막이 위치할 수 있다. 여기서, 다수의 층간 절연막들(130, 150)은 BPSG(Boronphosphorous silicate glass), PSG(Phosphorous silicate glass), SOG(Spin On Glass), TEOS(Tetra ethly ortho silicate)등으로 이루어진 산화막으로 형성될 수 있다. 그리고, 최상층의 층간 절연막(150) 상에는 질화막으로 형성된 패시베이션막(160)이 위치한다.

이와 같은 퓨즈 영역의 반도체 기판(100) 상부에는 소정 간격 이격되어 형성 된 다수의 제 1 퓨즈들(110a)이 위치한다. 제 1 퓨즈들(110a)은 반도체 소자의 셀 영역에 형성되는 배선(미도시)과 동일 층에 위치한다.

그리고 제 1 퓨즈(110a)들은 직선 형태로써 일정 간격 이격되어 서로 평행하게 배치되어 있으며, 금속 물질로 형성되어 있다. 구체적으로, 제 1 퓨즈(110a)들은 배리어막(112a), 금속막(114a) 및 캐핑막(116a)이 적층된 형태로써, 금속막(114a)은 알루미늄(Al), 텅스텐(W) 또는 구리(Cu) 등으로 형성될 수 있으며, 배리어막(112a) 및 캐핑막(116a)으로는 티타늄(Ti)막 및 질화 티타늄(TiN)막이 적층되어 형성될 수 있다.

이와 같은 제 1 퓨즈(110a)들의 상면에는 퓨즈 윈도우(170) 형성시 식각 정지막 역할을 하며, 상부에 위치하는 제 2 퓨즈(140a')들을 레이저 컷팅할 때 제 1 퓨즈(110a)들의 어택을 방지할 수 있는 보호막(120)이 위치한다. 여기서 보호막(120)은 질화막으로 형성될 수 있으며, 제 1 퓨즈(110a)들의 레이저 컷팅시 컷팅될 수 있는 두께로 형성되어 있다.

그리고 반도체 기판(100) 상부에는 제 1 퓨즈(110a)들 사이를 채우며, 제 1 퓨즈(110a)들 상면의 보호막(120)을 노출시키는 제 1 층간 절연막(130)이 위치한다.

제 1 퓨즈(110a)들 사이에 위치하는 제 1 층간 절연막(130) 상에는 제 2 퓨즈(140a')들이 형성되어 있다. 이 때, 제 2 퓨즈(140a')들은 하부의 제 1 퓨즈(110a)들과 평행하게 형성되어 있으며, 배리어막(142a')과 금속막(144a')이 적층된 구조를 갖는다. 즉, 퓨즈 영역의 반도체 기판(100) 상에는 퓨즈(110a, 140a')들이 상하로 위치되며, 상하의 제 1 퓨즈(110a)와 제 2 퓨즈(140a')가 교대로 배치되어 있다.

그리고 제 1 층간 절연막(130) 상에는 제 2 층간 절연막(150)이 위치하며, 제 2 층간 절연막(150)에는 제 2 퓨즈(140a')들을 완전히 노출시키고 제 1 퓨즈(110a)들 상의 보호막(120)을 노출시키는 퓨즈 윈도우(180)가 형성되어 있다. 따라서 리페어 공정시 레이저 빔이 퓨즈 윈도우(180) 내로 조사된다.

또한, 퓨즈 윈도우(180) 둘레에는 가드링(170)이 형성되어 있어 퓨즈 윈도우(180)를 통한 흡습을 방지할 수 있다. 이러한 가드링(170)은 제 1 및 제 2 퓨즈(110a, 140a')들과 동일 층에 형성된 제 1 및 제 2 가드링 패턴(110b, 140b)과 가드링 패턴(110b, 140b)들을 연결하는 가드링 콘택(132)으로 이루어져 있다.

이와 같은 반도체 소자는 제 1 퓨즈(110a) 상면에 보호막(120)이 형성되어 있어 상부에 위치한 제 2 퓨즈(140a')를 컷팅할 때, 제 2 퓨즈(140a')와 인접한 제 1 퓨즈(110a)가 손상되는 것을 방지할 수 있다. 그리고, 제 2 퓨즈(140a')를 컷팅시 발생되는 부산물이 분산되어도 제 1 퓨즈(110a)들 상면에 보호막(120)이 위치하므로 브릿지가 발생되는 것을 방지할 수 있다.

이어서, 도 3 내지 도 5 및 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에 대해 상세히 설명한다.

도 3 내지 도 5는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 순서대로 나타낸 도면이다.

먼저, 도 3에 도시된 바와 같이, 반도체 기판(100) 상부에 배리어막(112a), 금속막(114a) 및 캐핑막(116a)을 순차적으로 형성한다. 배리어막(112a) 및 캐핑막(116a)은 금속막(114a)의 금속 물질이 확산되거나 산화되는 것을 방지하기 위한 것으로써 내화 금속 또는 내화 금속 화합물로 형성할 수 있다. 예를 들어, 배리어막(112a) 및 캐핑막(116a)은 티타늄(Ti)막과 질화 티타늄(TiN)막을 적층하여 형성할 수 있다. 그리고 금속막(114a)은 알루미늄(Al), 텅스텐(W) 또는 구리(Cu) 등으로 형성할 수 있다.

그리고 나서 캐핑막(116a) 상부에 퓨즈 윈도우(180) 형성시 식각 저지막 역할을 하며, 상부에 형성될 제 2 퓨즈(140a') 컷팅시 제 1 퓨즈(110a)들을 보호하는 보호막(120)을 형성한다. 이 때, 보호막(120)은 질화막을 증착하여 형성할 수 있으며, 제 1 퓨즈(110a)의 레이저 컷팅시 충분히 컷팅될 수 있는 두께로 형성한다.

이 후, 보호막(120) 상부에 제 1 퓨즈(110a)들 및 제 1 가드링 패턴을 형성하기 위한 마스크(미도시)를 형성하고 패터닝한다. 이에 따라 소정 간격 이격되고 서로 평행하게 나열되며 상면에 보호막(120)이 형성된 제 1 퓨즈(110a)들이 완성된다. 그리고 제 1 퓨즈(110a)들이 형성된 영역 둘레에는 제 1 퓨즈(110a)들과 동일한 적층 구조를 갖는 제 1 가드링 패턴(110b)이 완성된다.

다음으로, 도 4에 도시된 바와 같이, 제 1 퓨즈(110a)들이 형성된 반도체 기판(100) 상부에 제 1 퓨즈(110a)들을 완전히 매립시키도록 제 1 층간 절연막(130)을 형성한다. 제 1 층간 절연막(130)은 산화물을 전면에 증착하고 평탄화함으로써 형성될 수 있다. 그리고 제 1 층간 절연막(130)에 제 1 가드링 패턴(110b) 상부를 노출시키는 콘택홀을 형성한 후 도전 물질을 매립하여 가드링 콘택(132)을 형성한 다.

이 후, 제 1 층간 절연막(130) 상에 배리어막(142a), 금속막(144a) 및 캐핑막(146a)을 순차적으로 적층하고 패터닝하여 제 2 퓨즈(140a)들 및 제 2 가드링 패턴(140b)을 형성한다. 이 때, 제 2 퓨즈(140a)들은 하부의 제 1 퓨즈(110a)들 사이의 제 1 층간 절연막(130) 상에 위치하며 제 1 퓨즈(110a)들과 평행하게 형성한다. 그리고 제 2 가드링 패턴(140b)은 제 2 퓨즈(140a)들 둘레에 형성하고 하부의 가드링 콘택(132)과 연결된다.

이어서, 도 5에 도시된 바와 같이, 제 1 층간 절연막(130) 상에 제 2 퓨즈(140a)들 및 제 2 가드링 콘택(140b)을 덮는 제 2 층간 절연막(150)을 형성한다. 그리고 제 2 층간 절연막(150) 상에는 질화물을 증착하여 패시베이션막(160)을 형성할 수 있다.

이와 같이 패시베이션막(160)까지 형성한 다음에는, 제 1 및 제 2 퓨즈(110a, 140a)들을 노출시키는 퓨즈 윈도우(180)를 형성하기 위한 마스크(165)를 형성한다. 여기서, 마스크(165)는 제 1 및 제 2 퓨즈(110a, 140a)들 상부의 패시베이션막(160)을 노출시킨다.

그리고 나서, 마스크(165)를 이용하여 패시베이션막(160) 및 제 2 층간 절연막(150) 및 제 1 층간 절연막(130) 일부를 식각한다. 이 때, 제 1 퓨즈(110a)들 상면의 보호막(120)을 식각 정지막으로 이용하여 보호막(120)이 노출될 때까지 제 1 층간 절연막(130)을 식각한다. 이와 같이 퓨즈 윈도우(180)를 형성할 때, 과도 식각을 수행하므로 제 2 퓨즈(140a)들 상부의 캐핑막(146a) 및 금속막(144a) 일부가 식각될 수 있다. 따라서 도 2에 도시된 바와 같이, 제 2 퓨즈(140a')들이 완전히 노출되며 제 1 퓨즈(110a)들 상면의 보호막(120)이 노출된 퓨즈 윈도우(180)가 완성된다.

이하, 도 1 및 도 6 내지 도 10을 참조하여 본 발명의 다른 실시예에 따른 반도체 소자의 구조 및 제조 방법에 대해 상세히 설명한다.

도 1 및 도 6에 도시된 바와 같이, 퓨즈 영역의 반도체 기판(200) 상에는 배리어막(212a), 금속막(214a) 및 캐핑막(216a)이 적층된 제 1 퓨즈(210a)들이 형성되어 있으며, 제 1 퓨즈(210a)들은 소정 간격 이격되어 평행하게 배치되어 있다. 이 때, 배리어막(212a) 및 캐핑막(216a)은 내화 금속 또는 내화 금속 화합물로 형성될 수 있다. 예를 들어, 배리어막(212a) 및 캐핑막(216a)은 티타늄(Ti)막과 질화 티타늄(TiN)막을 적층하여 형성할 수 있다. 그리고 금속막(214a)은 알루미늄(Al), 텅스텐(W) 또는 구리(Cu) 등으로 형성될 수 있다.

그리고 제 1 퓨즈(210a)들이 형성된 반도체 기판(200) 상에는 제 1 퓨즈(210a)들 및 반도체 기판(200)의 표면을 따라 컨포말하게 보호막(220)이 형성되어 있다. 이 때, 보호막(220)은 질화막으로 형성될 수 있으며, 제 1 퓨즈(210a)들의 레이저 컷팅시 컷팅될 수 있는 두께로 형성되어 있다. 이와 같은 보호막(220)은 상부에 위치하는 제 2 퓨즈(240a')들 컷팅시 레이저 빔에 의한 손상을 방지할 수 있으며, 제 2 퓨즈(240a')들 컷팅시 발생하는 부산물들에 의한 브릿지를 방지할 수 있다. 또한, 퓨즈 윈도우(280) 형성시 과도 식각으로 인해 제 1 퓨즈(210a)들이 노출되는 것을 방지할 수 있다.

그리고 제 1 퓨즈(210a)들 사이의 보호막(220) 상에는 제 1 퓨즈(210a)들 상면의 보호막(220)을 노출시키는 제 1 층간 절연막(230)이 위치한다. 즉, 제 1 퓨즈(210a)들 사이를 제 1 층간 절연막(230)이 채우고 있다.

그리고 제 1 층간 절연막(230) 상에는 제 2 퓨즈(240a')들이 형성되어 있다. 이 때, 제 2 퓨즈(240a')들은 하부의 제 1 퓨즈(210a)들과 평행하게 형성되어 있으며, 배리어막(242a')과 금속막(244a')이 적층된 구조를 갖는다. 즉, 퓨즈 영역의 반도체 기판(200) 상에는 퓨즈(210a, 240a')들이 상하로 위치하며, 상하의 제 1 퓨즈(210a)와 제 2 퓨즈(240a')가 서로 교대로 배치된다.

그리고 제 1 층간 절연막(230) 상에는 제 2 층간 절연막(250)이 위치하며, 제 2 층간 절연막(250)에는 제 2 퓨즈(240a')들을 완전히 노출시키고 제 1 퓨즈(210a)들 상의 보호막(220)을 노출시키는 퓨즈 윈도우(280)가 형성되어 있다. 따라서 리페어 공정시 레이저 빔이 퓨즈 윈도우(280) 내로 조사된다.

또한, 퓨즈 윈도우(280) 둘레에는 가드링(270)이 형성되어 있어 퓨즈 윈도우(280)를 통한 흡습을 방지할 수 있다. 이러한 가드링(270)은 제 1 및 제 2 퓨즈(210a, 240a')들과 동일 층에 형성된 제 1 및 제 2 가드링 패턴(210b, 240b)과 가드링 패턴(210b, 240b)들을 연결하는 가드링 콘택(232)으로 이루어져 있다.

이와 같은 반도체 소자는 제 1 퓨즈(210a)의 표면을 따라 보호막(220)이 형성되어 있어 상부에 위치한 제 2 퓨즈(240a')를 컷팅할 때, 제 2 퓨즈(240a')와 인 접한 제 1 퓨즈(210a)가 손상되는 것을 방지할 수 있다. 그리고, 제 2 퓨즈(240a')를 컷팅시 발생되는 부산물이 분산되어도 제 1 퓨즈(210a)들 표면에 보호막(220)이 위치하므로 브릿지가 발생되는 것을 방지할 수 있다.

먼저, 도 7에 도시된 바와 같이, 퓨즈 영역의 반도체 기판(200) 상부에 배리어막(212a), 금속막(214a) 및 캐핑막(216a)을 순차적으로 적층한다. 이 때, 배리어막(212a) 및 캐핑막(216a)은 내화 금속 또는 내화 금속 화합물로 형성될 수 있다. 예를들어 배리어막(212a) 및 캐핑막(216a)은 티타늄(Ti)막과 질화 티타늄(TiN)막을 적층하여 형성할 수 있다. 그리고 금속막(214a)은 알루미늄(Al), 텅스텐(W) 또는 구리(Cu) 등으로 형성할 수 있다.

이 후, 캐핑막(216a) 상에 제 1 퓨즈(210a)들 및 제 1 가드링 패턴을 형성하기 위한 마스크를 형성하고 배리어막(212a), 금속막(214a) 및 캐핑막(216a)을 패터닝하여 제 1 퓨즈(210a)들 및 제 1 가드링 패턴(210b)을 완성한다.

다음으로, 도 8에 도시된 바와 같이, 제 1 퓨즈(210a)들 및 제 1 가드링 패턴(210b)이 형성된 반도체 기판(200) 상에 컨포말하게 보호막(220)을 형성한다. 이 때, 보호막(220)은 질화물을 증착하여 형성할 수 있으며, 제 1 퓨즈(210a)의 레이저 컷팅시 컷팅될 수 있는 두께로 형성한다. 이와 같이 형성된 보호막(220)은 상부에 형성될 제 2 퓨즈(240a')의 레이저 컷팅시 제 1 퓨즈(210a)들을 보호하며 브릿지를 방지한다.

그리고 나서, 도 9에 도시된 바와 같이 보호막(220) 상부에 절연 물질을 증착하고 평탄화하여 제 1 층간 절연막(230)을 형성한다. 여기서, 절연 물질로는 BPSG(Boronphosphorous silicate glass), PSG(Phosphorous silicate glass), SOG(Spin On Glass), TEOS(Tetra ethly ortho silicate)등으로 이루어진 산화물을 증착하여 형성할 수 있다.

제 1 층간 절연막(230)을 형성한 다음에는 제 1 가드링 패턴(210b) 상면을 노출시키는 콘택 홀을 형성하고 콘택 홀 내에 도전 물질을 매립하여 가드링 콘택(232)을 형성한다.

이 후, 제 1 퓨즈(210a)들 및 제 1 가드링 패턴(210b)을 덮으며 가드링 콘택(232)이 형성된 제 1 층간 절연막(230) 상에 제 2 퓨즈(240a)들을 형성하기 위한 배리어막(242a), 금속막(244a) 및 캐핑막(246a)을 적층한다. 그리고 나서, 제 2 퓨즈(240a)들이 하부의 제 1 퓨즈(210a)들과 교대로 배치되도록 배리어막(242a), 금속막(244a) 및 캐핑막(246a)을 패터닝한다. 이 때, 제 2 퓨즈(240a)들 둘레에는 가드링 콘택(232)과 연결되는 제 2 가드링 패턴(240b)을 형성한다.

다음으로, 도 10에 도시된 바와 같이, 제 1 층간 절연막(230) 상에 제 2 퓨즈(240b)들 및 제 2 가드링 패턴(240b)을 덮는 제 2 층간 절연막(250)을 형성한다. 그리고 제 2 층간 절연막(250) 상에는 질화물을 증착하여 패시베이션막(260)을 형성한다.

그리고 패시베이션막(260) 상부에 제 1 및 제 2 퓨즈(210a, 240a)들을 노출시키는 퓨즈 윈도우(280)를 형성하기 위한 마스크(265)를 형성한다. 여기서, 마스 크(265)는 제 1 및 제 2 퓨즈(240a)들 상부의 패시베이션막(260)을 노출시킨다.

그리고 나서, 마스크(265)를 이용하여 패시베이션막(260), 제 2 층간 절연막(250) 및 제 1 층간 절연막(230) 일부를 식각한다. 이 때, 제 1 퓨즈(210a)들 상면의 보호막(220)이 노출될 때까지 식각함으로써 제 2 퓨즈(240a')들을 완전히 노출시키고 제 1 퓨즈(210a)들 상면의 보호막(220)을 노출시키는 퓨즈 윈도우(280)가 완성된다. 이와 같이 퓨즈 윈도우(280)를 형성할 때, 과도 식각을 수행하므로 제 2 퓨즈(240a')들 상부의 캐핑막(246a) 및 금속막(244a) 일부가 식각될 수 있다. 그리고 제 1 퓨즈(210a)들이 보호막(220)에 둘러싸여 있으므로 제 1 퓨즈(210a)들이 퓨즈 윈도우(280)에 노출되지 않으며, 제 1 퓨즈(210a)들을 컷팅시에는 레이저 빔에 의해 보호막(220)이 컷팅된 다음 제 1 퓨즈(210a)들이 컷팅된다.

이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

상기한 바와 같이 본 발명의 반도체 소자 및 그 제조 방법에 따르면 복층에 걸쳐 퓨즈들을 형성하고, 상하의 퓨즈들을 교대로 배치함으로써 디자인룰 감소에 따른 퓨즈들 간의 피치 감소로 인하 브릿지 발생을 방지할 수 있다.

그리고, 하부에 형성된 퓨즈 상면에 보호막을 형성함으로써 상부에 위치하는 퓨즈들을 컷팅할 때 하부 퓨즈가 손상되는 것을 방지할 수 있다.

또한, 상부에 위치하는 퓨즈들 컷팅시 발생된 부산물에 의해 인접 퓨즈의 브릿지 발생을 방지할 수 있다.

Claims

반도체 기판 상부에 소정 간격 이격되어 형성되며 상면에 보호막이 형성된 다수의 제 1 퓨즈들;

상기 제 1 퓨즈들 사이를 채우고 상기 보호막을 노출시키는 제 1 층간 절연막;

상기 제 1 퓨즈들 사이의 상기 제 1 층간 절연막 상에 형성된 다수의 제 2 퓨즈들; 및

상기 제1 층간 절연막 상의 제 2 층간 절연막으로, 상기 제 2 퓨즈들을 완전히 노출시키고, 상기 제1 퓨즈들 상의 보호막을 노출시키는 퓨즈 윈도우를 구비하는 제 2 층간 절연막을 포함하는 반도체 소자.
제 1 항에 있어서,

상기 보호막은 질화막으로 형성된 반도체 소자.
제 1 항에 있어서,

상기 제 1 및 제 2 퓨즈들은 금속 물질로 형성된 반도체 소자.
제 1 항에 있어서,

상기 제 1 퓨즈들은 배리어막, 금속막, 및 캐핑막이 적층된 반도체 소자.
제 1 항에 있어서,

상기 제 2 퓨즈들은 배리어막 및 금속막이 적층된 반도체 소자.
제 1 항에 있어서,

상기 퓨즈 윈도우 둘레에 형성된 가드링을 더 포함하는 반도체 소자.
반도체 기판 상부에 소정 간격 이격되어 형성된 다수의 제 1 퓨즈들;

상기 제 1 퓨즈들이 형성된 반도체 기판 상에 컨포말하게 형성된 보호막;

상기 제 1 퓨즈들 사이를 채우고 상기 제 1 퓨즈들 상부의 보호막을 노출시키는 제 1 층간 절연막;

상기 제 1 퓨즈들 사이의 상기 제 1 층간 절연막 상에 형성된 다수의 제 2 퓨즈들; 및

상기 제1 층간 절연막 상의 제 2 층간 절연막으로, 상기 제 2 퓨즈들을 완전히 노출시키고, 상기 제1 퓨즈들 상의 보호막을 노출시키는 퓨즈 윈도우를 구비하는 제 2 층간 절연막을 포함하는 반도체 소자.
제 7 항에 있어서,

상기 보호막은 질화막으로 형성된 반도체 소자.
제 7 항에 있어서,

상기 제 1 및 제 2 퓨즈들은 금속 물질로 형성된 반도체 소자.
제 7 항에 있어서,

상기 제 1 퓨즈들은 배리어막, 금속막, 캐핑막 및 보호막이 적층된 반도체 소자.
제 7 항에 있어서,

상기 제 2 퓨즈들은 배리어막 및 금속막이 적층된 반도체 소자.
제 7 항에 있어서,

상기 퓨즈 윈도우 둘레에 형성되어 흡습을 방지하는 가드링을 더 포함하는 반도체 소자.
반도체 기판 상부에 소정 간격 이격되고 상면에 보호막이 형성된 다수의 제 1 퓨즈들을 형성하고,

상기 제 1 퓨즈들을 덮는 제 1 층간 절연막을 형성하고,

상기 제 1 퓨즈들 사이의 상기 제 1 층간 절연막 상에 다수의 제 2 퓨즈들을 형성하고,

상기 제 2 퓨즈들을 덮는 제 2 층간 절연막을 형성하고,

상기 제 1 및 제 2 층간 절연막을 순차적으로 식각하여 상기 다수의 제2 퓨즈들과 상기 제1 퓨즈들 상의 보호막을 노출시키는 퓨즈 윈도우를 형성하는 것을 포함하는 반도체 소자 제조 방법.
제 13 항에 있어서,

상면에 상기 보호막이 형성된 상기 제 1 퓨즈들을 형성하는 것은,

상기 제 1 층간 절연막 상에 배리어막, 금속막, 캐핑막 및 질화막을 순차적으로 형성하고 패터닝하는 반도체 소자 제조 방법.
제 13 항에 있어서,

상기 제 2 퓨즈들을 형성하는 것은,

상기 제 2 층간 절연막 상에 배리어막, 금속막, 캐핑막을 순차적으로 형성하고 패터닝하는 반도체 소자 제조 방법.
제 13 항에 있어서,

상기 퓨즈 윈도우 둘레에 흡습을 방지하기 위한 가드링을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
반도체 기판 상부에 소정 간격 이격된 다수의 제 1 퓨즈들을 형성하고,

상기 제 1 퓨즈들이 형성된 상기 반도체 기판 상에 컨포말하게 보호막을 형 성하고,

상기 보호막 상부에 제 1 층간 절연막을 형성하고,

상기 제 1 퓨즈들 사이의 상기 제 1 층간 절연막 상에 다수의 제 2 퓨즈들을 형성하고,

상기 제 2 퓨즈들을 덮는 제 2 층간 절연막을 형성하고,

상기 제 1 및 제 2 층간 절연막을 순차적으로 식각하여 상기 다수의 제2 퓨즈들과 상기 제1 퓨즈들 상의 보호막을 노출시키는 퓨즈 윈도우를 형성하는 것을 포함하는 반도체 소자 제조 방법.
제 17 항에 있어서,

상기 제 1 및 제 2 퓨즈들을 형성하는 것은,

상기 제 1 및 제 2 층간 절연막 상에 배리어막, 금속막 및 캐핑막을 순차적으로 형성하고 패터닝하는 반도체 소자 제조 방법.
제 17 항에 있어서,

상기 보호막은 질화막으로 형성하는 반도체 소자 제조 방법.
제 17 항에 있어서,

상기 퓨즈 윈도우 둘레에 흡습을 방지하기 위한 가드링을 형성하는 것을 더 포함하는 반도체 소자 제조 방법.