KR100725368B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

리페어 페일을 방지할 수 있는 반도체 소자가 제공된다. 반도체 소자는 기판 상의 층간 절연막, 층간 절연막 하부에 횡으로 일정 간격 이격되어 배열된 다수의 런너 라인들을 포함하는 런너부, 층간 절연막 상에 런너 라인들의 간격보다 넓은 간격으로 이격되어 횡으로 배열되고, 런너 라인의 길이 방향을 따라 신장된 다수의 퓨즈 라인을 포함하는 퓨즈 절단부 및 층간 절연막 내에 각 퓨즈 라인과 각 런너 라인을 연결하는 비아들을 포함한다.
퓨즈 라인, 런너 라인, 피치

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for fabricating the same}
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ' 선을 따라 자른 단면도이다.
도 3은 도 1의 Ⅲ-Ⅲ' 선을 따라 자른 단면도이다.
도 4a 및 도 7a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 순서에 따른 평면도이다.
도 4b 및 도 7b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 따른 단면도이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 기판 110: 제 1 층간 절연막
112a, 112b: 배선 114a, 114b: 콘택
120: 제 2 층간 절연막 122a: 패드
122b: 런너 라인 124a, 124b: 비아
130: 패시베이션막 132a: 퓨즈 라인
140: 가드링 150a: 제 1 런너부
150b: 제 2 런너부 160a: 제 1 퓨즈 절단부
160b: 제 2 퓨즈 절단부 170: 퓨즈 윈도우
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 리페어 페일을 방지할 수 있는 반도체 소자가 제공된다.
일반적으로 반도체 소자는 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀(cell)들을 형성하는 패브리케이션(fabrication; FAB) 공정과, 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정을 수행하여 제조된다.
그리고 패브리케이션 공정과 어셈블리 공정 사이에는 기판 상에 형성된 셀들의 전기적 특성을 검사하는 공정(electrical die sorting; EDS)을 수행한다.
각 셀들의 전기적 특성을 검사하는 공정을 통하여 불량 셀을 선별할 수 있다. 여기서, 선별된 불량 셀들은 리페어(repair) 공정을 수행함으로써 미리 제작된 리던던시 셀(redundancy cell)로 대체되므로, 실제 칩 동작시 정상적으로 동작하여 반도체 소자의 수율을 향상시킬 수 있다.
이러한 리페어 공정은 불량 셀에 연결된 배선 부분에 레이저 빔을 조사하여 단선시킴으로써 수행된다. 이 때, 레이저 빔에 의해 끊어지는 배선을 퓨즈(fuse)라 하며, 이러한 퓨즈들 밀집된 부분을 퓨즈 영역이라 한다.
이와 같은 퓨즈 영역은 반도체 소자의 셀 영역에 형성되는 워드 라인 또는 비트 라인을 형성할 때 함께 형성될 수 있다. 그러나 반도체 소자의 집적도가 높아짐에 따라 퓨즈를 반도체 장치 내에서 비교적 하부에 위치하는 워드 라인 또는 비트 라인에 형성할 경우 퓨즈 오픈 공정시 식각 깊이가 증가되므로 최근에는 반도체 소자 내에서 상대적으로 상부에 위치하는 금속 배선이나 캐패시터의 전극용 도전층을 퓨즈로 사용한다.
그리고, 퓨즈는 형태에 따라 일자 형태(linear type)이거나 곡선 형태(curved type)일 수 있으며, 곡선 형태의 퓨즈가 동일한 피치(pitch)를 가지더라도 작은 면적을 차지하므로 곡선 형태의 퓨즈를 주로 사용한다.
그러나, 곡선 형태의 퓨즈인 경우 컷팅(cutting) 영역과 언컷팅(uncutting) 영역으로 구분될 수 있는데 언컷팅 영역의 경우 퓨즈들이 조밀하게 형성되어 있어 컷팅 영역에서 컷팅된 퓨즈 부산물이 조밀하게 형성된 언컷팅 영역의 퓨즈로 산란될 수 있다. 이에 따라 언컷팅 영역에서 인접한 퓨즈들이 전기적으로 쇼트(short)될 수 있다. 따라서 반도체 소자의 오동작을 유발시킬 수 있으며, 반도체 소자의 수율이 감소된다.
본 발명이 이루고자 하는 기술적 과제는 리페어 페일을 방지할 수 있는 반도체 소자를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 이러한 반도체 소자 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자는 기판 상의 층간 절연막, 층간 절연막 하부에 횡으로 일정 간격 이격되어 배열된 다수의 런너 라인들을 포함하는 런너부, 층간 절연막 상에 런너 라인들의 간격보다 넓은 간격으로 이격되어 횡으로 배열되고, 런너 라인의 길이 방향을 따라 신장된 다수의 퓨즈 라인을 포함하는 퓨즈 절단부 및 층간 절연막 내에 각 퓨즈 라인과 각 런너 라인을 연결하는 비아들을 포함한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 소자는 기판 상의 층간 절연막, 층간 절연막 하부에 횡으로 일정 간격 이격되어 배열된 다수의 런너 라인들을 포함하는 제 1 런너부, 층간 절연막 상에 런너 라인들의 간격보다 넓은 간격으로 이격되어 횡으로 배열되고, 상기 런너 라인의 길이 방향을 따라 신장된 다수의 퓨즈 라인을 포함하는 제 1 퓨즈 절단부, 제 1 퓨즈 절단부와 인접한 영역 하부에 위치하는 제 2 런너부, 제 1 런너부와 인접한 영역 하부에 위치하는 제 2 퓨즈 절단부 및 층간 절연막 내에 제 1 런너부의 각 런너 라인들과 제 1 퓨즈 절단부의 각 퓨즈 라인들을 연결하고, 제 2 런너부의 각 런너 라인들과 제 2 퓨즈 절단부의 각 퓨즈 라인들을 연결하는 비아들을 포함한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은 기판 상에 제 1 층간 절연막을 형성하고, 제 1 층간 절연막 상에 횡으로 일정 간격 이격되어 배열된 다수의 런너 라인들을 포함하는 런너부들을 형성하고, 런너부들을 매립시키는 제 2 층간 절연막을 형성하고, 제 2 층간 절연막 내에 각 런너 라인들과 연결되는 비아들을 형성하고, 런너부들 사이의 제 2 층간 절연막 상에 간격보다 넓은 간격으로 이격되어 횡으로 배열되고, 각 비아들과 연결되며 런너 라인의 길이 방향을 따라 신장된 다수의 퓨즈 라인을 포함는 퓨즈 절단부를 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도 1 내지 도 3을 참조하여 본 발명의 일 실시예에 의한 반도체 소자의 구조에 대해 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 2는 도 1의 Ⅱ-Ⅱ' 선을 따라 자른 단면도이다. 도 3은 도 1의 Ⅲ-Ⅲ' 선을 따라 자른 단면도이다.
도 1 내지 도 3에 도시된 바와 같이, 퓨즈 영역의 기판(100) 상에는 반도체 소자들과 연결되는 배선들(112a, 112b)의 끝단이 대향되게 형성되어 있다. 이 때, 배선들(112a, 112b)은 횡으로 일정 간격 이격되어 배열되어 있으며, 배선들(112a, 112b) 상부에는 배선들(112a, 112b)을 매립시키는 제 1 층간 절연막(110)이 위치한다.
그리고, 제 1 층간 절연막(110) 상에는 횡으로 일정 간격 이격되어 배열된 다수의 런너 라인들(122b)을 포함하는 런너부(150a, 150b)들이 위치한다. 보다 상세히 설명하면, 런너부(150a, 150b)들은 제 1 및 제 2 런너부(150a, 150b)로 구분할 수 있으며 제 1 런너부(150a)와 제 2 런너부(150b)는 서로 평행한 두 일직선 상에 위치하며, 서로 엇갈리게 배치된다. 그리고, 동일선 상에 위치하는 런너부들(150a, 150b)은 일정 간격으로 이격되어 배치된다.
또한, 런너부들(150a, 150b)에 포함되는 각 런너 라인들(122b)의 일단은 하 부에 위치하는 배선들(112a, 112b)과 콘택(114b)을 통해 연결된다. 즉, 제 1 런너부(150a) 내에 포함된 런너 라인들(122b)은 배선들(112a)과 연결되며, 제 2 런너부(150b)에 포함된 런너 라인들(122b)은 반대편의 배선들(112b)과 연결된다. 이 때, 런너부들(150a, 150b) 사이의 하부에 위치하는 배선들(112a, 112b)은 런너 라인(122b)과 동일층에 형성된 패드(122a)과 연결된다.
그리고 런너부들(150a, 150b) 내의 런너 라인들(122b)은 배선들(112a, 112b) 간의 간격보다 좁은 간격으로 배열될 수 있으므로, 배선들(112a, 112b)과 연결되는 런너 라인(122b)의 일단은 구부러진 형태로 형성되어 있다. 그리고 배선들(112a, 112b)과 연결되지 않은 일단은 상부에 형성될 퓨즈 라인(132a)과 연결되도록 구부러져 형성되어 있다.
이와 같은 런너부들(150a, 150b) 상에는 제 2 층간 절연막(120)이 형성되어 있으며, 제 2 층간 절연막(120) 상에는 퓨즈 절단부들(160a, 160b)이 형성되어 있다. 보다 상세히 설명하면, 퓨즈 절단부들(160a, 160b)은 제 1 및 제 2 퓨즈 절단부(160a, 160b)로 구분될 수 있으며, 각 퓨즈 절단부들(160a, 160b)은 하부에 위치한 런너부들(150a, 150b) 사이 영역의 상부에 배치된다.
따라서, 하부에 위치한 런너부들(150a, 150b)이 배치된 것과 동일하게, 제 1 및 제 2 퓨즈 절단부(160a, 160b)는 서로 평행한 두 일직선 상에 위치하며 서로 엇갈리게 배치되어 있고, 동일선 상에 위치한 퓨즈 절단부들(160a, 160b)은 일정 간격 이격되어 있다. 즉, 제 1 퓨즈 절단부들(160a)은 제 2 런너부(150b)들 사이의 상부에 위치하며, 제 2 퓨즈 절단부들(160b)은 제 1 런너부들(150a) 사이의 상부에 위치한다.
이와 같은 퓨즈 절단부들(160a, 160b)은 하부에 위치하는 런너 라인(122b)의 길이 방향을 따라 신장되고, 횡으로 배열된 다수의 퓨즈 라인(132a)을 포함한다. 그리고 퓨즈 절단부(160a, 160b) 내의 퓨즈 라인들(132a)은 런너 라인들(122b) 간의 간격보다 넓은 간격으로 이격되어 배치되어 있다. 그리고 퓨즈 절단부들(160a, 160b)은 퓨즈 절단부(160a, 160b) 내의 퓨즈 라인들(132a) 간의 간격과 동일한 간격으로 이격되어 배치될 수 있다.
그리고, 제 2 층간 절연막(120) 상에 형성된 퓨즈 라인들(132a)의 일단은 비아(124a, 124b)를 통해 하부의 런너 라인(122b)과 연결되며, 반대편 일단은 비아(124a)와 콘택(114a)을 통해 기판 상에 형성된 배선들(112a, 112b)과 연결된다. 보다 상세히 설명하면, 제 1 퓨즈 절단부(160a) 내의 퓨즈 라인(132a)들 일단은 하부의 비아(124b)를 통해 제 1 런너부(150a) 내의 런너 라인들(122b)과 각각 연결된다. 그리고 런너 라인(122b)과 연결되지 않은 퓨즈 라인(132a)의 일단은 비아(124a)를 통해 제 1 층간 절연막(110) 상에 형성되어 있는 패드(122a)와 각각 연결된다. 즉, 기판(100) 상의 배선(112a)과 연결된다. 제 2 퓨즈 절단부(160b)도 이와 같은 형태로 제 2 런너부(122b)와 연결된다.
또한, 제 2 층간 절연막(120) 상에는 도 7a 및 도 7b에 도시된 바와 같이, 가드링 패턴(132c)을 덮는 패시베이션막(130)이 형성되어 있으며, 패시베이션막(130)에는 퓨즈 절단부들(160a, 160b)을 노출시키는 퓨즈 윈도우(170)가 형성되어 있다. 따라서, 퓨즈 윈도우(fuse window; 170)를 통해 피치가 넓게 형성된 퓨즈 라인들(132a)이 노출된다.
이와 같이, 퓨즈 라인들(132a)과 연결된 런너 라인들(122b)을 퓨즈 라인들(132a) 하부의 제 2 층간 절연막(120) 상에 형성함으로써 퓨즈 라인(132a) 컷팅시 부산물이 런너 라인들(122b)로 산란되는 것을 방지할 수 있다. 그리고 런너 라인들(122b)을 하부에 형성함으로써 퓨즈 라인들(132a) 간의 피치를 보다 크게 확보할 수 있다. 따라서 퓨즈 라인(132a) 컷팅시 인접하는 퓨즈 라인들(132a)이 손상되는 것을 방지할 수 있다.
이하, 도 4a 내지 도 7a 및 도 4b 내지 도 7b를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 상세히 설명한다.
도 4a 및 도 7a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 순서에 따른 평면도이다. 도 4b 및 도 7b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 따른 단면도이다.
먼저, 도 4a 및 도 4b에 도시된 바와 같이, 기판(100) 상에 도전 물질을 증착하고 패터닝하여, 횡으로 일정 간격 이격되어 배열된 배선들(112a, 112b)을 형성한다. 이 때, 횡으로 배열된 배선들(112a, 112b)은 퓨즈 영역 상에서 서로 대향되도록 형성한다.
다음으로, 도 5a 및 도 5b에 도시된 바와 같이, 배선들(112a, 112b)이 형성 된 기판(100) 상에 제 1 층간 절연막(110)을 형성한다. 제 1 층간 절연막(110)은 기판(100) 전면에 산화물을 증착하고 평탄화하여 형성될 수 있다. 예를 들어, 제 1 층간 절연막(110)은 BSG(Borosilicate Glass)막, PSG(PhosphoSilicate Glass) 막, BPSG(BoroPhosphoSilicate Glass)막, USG(Undoped Silicate Glass)막, TEOS(TetraEthlyOrthoSilicate Glass)막, O3-TEOS막 또는 PE(Plasma Enhanced)-TEOS막 등을 이용하여 형성될 수 있다.
그리고 나서, 하부에 위치하는 각각의 배선들(112a, 112b)과 연결되는 콘택들(114a, 114b)을 제 1 층간 절연막(110) 내에 형성한다. 즉, 제 1 층간 절연막(110)을 부분적으로 식각하여 배선들(112a, 112b)의 끝단을 각각 노출시키는 콘택홀을 형성한다. 그리고 콘택홀을 매립시키는 도전 물질을 증착한 다음, 에치백(etch back) 또는 화학 기계적 연마(CMP) 공정과 같은 평탄화 공정을 수행하여 콘택들(114a, 114b)을 완성한다.
이어서, 제 1 층간 절연막(110) 상에 도전 물질을 증착하고 패터닝하여 런너부들(150a, 150b)을 형성한다. 이 때, 런너부들(150a, 150b) 내에는 횡으로 일정 간격 이격되어 배열된 다수의 런너 라인들(122b)이 형성된다. 보다 상세히 설명하면, 런너부(150a, 150b)는 제 1 및 제 2 런너부(150a, 150b)로 구분될 수 있으며, 제 1 및 제 2 런너부(150a, 150b)는 각각 다른 일직선 상에 배치되고, 각 런너부들(150a, 150b)을 일정 간격으로 이격되어 형성된다. 그리고 런너부(150a, 150b) 내의 각 런너 라인들(122b)의 일단이 콘택(114b)을 통해 하부의 배선들(112a, 112b) 과 연결된다.
또한, 런너부(150a, 150b) 내의 런너 라인들(122b) 간의 간격이 배선들(112a, 112b) 간의 간격보다 더 좁을 수 있다. 따라서 런너 라인들(122b)의 일단은 구부러진 형태로 패터닝한다. 그리고 후속 공정에서 형성될 퓨즈 라인(132a) 간의 간격이 넓으므로 배선들(112a, 112b)과 연결되지 않은 런너 라인(122b)의 반대편 일단 또한 구부러진 형태로 패터닝한다.
이와 같이 런너부들(150a, 150b)이 서로 이격되어 배치되므로 런너 라인(122b)의 일단과 연결되지 않은 콘택(114a) 상에는 런너 라인(122b) 형성시 런너 라인(122b)과 동일한 두께를 가지는 패드(122a)가 형성된다.
또한, 런너 라인들(122b)과 함께 배선들(112a, 112b) 상에 형성되며 퓨즈 영역을 정의할 수 있는 가드링 패턴(122c)이 형성될 수 있다.
이와 같이, 런너 라인(122b), 패드(122a) 및 가드링 패턴(122c)을 형성하는 도전 물질로는 도전 물질로는 불순물이 도핑된 폴리실리콘 또는 텅스텐, 알루미늄 티타늄과 같은 금속 물질이거나, 질화 티타늄, 텅스텐 실리사이드와 같은 금속 화합물이 이용될 수 있다.
다음으로, 도 6a 및 도 6b에 도시된 바와 같이, 제 1 층간 절연막(110) 전면에 절연 물질을 증착하고 평탄화하여 제 2 층간 절연막(120)을 형성한다. 그리고, 제 2 층간 절연막(120)을 부분적으로 식각하여 하부에 위치하는 패드(122a)와 런너 라인(122b)의 일단을 노출시키는 비아홀들을 형성한다.
이 때, 런너 라인(122b)의 일단을 노출시키는 비아홀들은 콘택(114b)과 연결된 런너 라인(122b)의 반대편 일단을 노출시킨다. 그리고 비아홀 형성시 하부의 가드링 패턴(122c)을 노출시키는 가드링 콘택홀 또한 함께 형성한다.
그리고 나서 전면에 비아홀 및 가드링 콘택홀을 채우도록 도전 물질을 증착하고 평탄화하여 비아들(124a, 124b)과 가드링 콘택(124c)을 형성한다.
이어서, 제 2 층간 절연막(120) 상에 도전 물질을 증착하고 패터닝하여 비아들(124a, 124b)과 연결되는 퓨즈 라인들(132a)과 가드링 패턴(122c)을 형성한다. 이 때, 퓨즈 라인(132a) 및 가드링 패턴(122c)을 형성하는 도전 물질로는 도전 물질로는 불순물이 도핑된 폴리실리콘 또는 텅스텐, 알루미늄 티타늄과 같은 금속 물질이거나, 질화 티타늄, 텅스텐 실리사이드와 같은 금속 화합물이 이용될 수 있다.
그리고, 각 퓨즈 라인들(132a)의 일단은 비아(124b)를 통해 각 런너 라인들(122b)의 일단과 연결되며, 반대편 일단은 비아(124a)를 통해 패드(122a)와 연결되어 하부의 각 배선들(112a, 112b)과 연결된다. 또한, 퓨즈 라인들(132a)은 횡으로 배열되며 하부의 런너 라인들(122b)보다 넓은 간격으로 이격되도록 형성한다. 이와 같이 형성된 퓨즈 라인들(132a)은 퓨즈 절단부(160a, 160b)를 구성할 수 있으며, 퓨즈 절단부들(160a, 160b)은 각각 하부의 런너부들(150a, 150b) 사이 영역 상에 위치하게 된다. 그리고 퓨즈 절단부들(160a, 160b)은 퓨즈 절단부들(160a, 160b) 사이의 간격이 퓨즈 절단부들(160a, 160b) 내의 퓨즈 라인(132) 간의 간격과 동일하도록 형성한다.
이와 같이, 퓨즈 라인(132a)을 형성할 때, 하부의 가드링 콘택(124c)과 연결 되는 가드링 패턴(132c)도 함께 형성될 수 있다. 따라서 퓨즈 영역을 정의하며 리페어 공정시 반도체 소자로 습기가 침투하는 것을 방지할 수 있는 가드링(140)이 완성된다.
그리고 나서, 도 7a 및 도 7b에 도시된 바와 같이, 제 2 층간 절연막(120) 상에 패시베이션막(130)을 형성하고, 하부의 퓨즈 절단부들(160a, 160b)을 노출시키기 위한 감광막 패턴(미도시)을 형성한다. 그리고 나서 감광막 패턴(미도시)을 식각 마스크로 이용하여 하부의 퓨즈 절단부들(160a, 160b)이 노출되도록 패시베이션막(130)을 식각함으로써 퓨즈 윈도우(170)를 형성한다. 따라서, 퓨즈 윈도우(170)를 통해 피치가 넓게 형성된 퓨즈 라인들(132a)이 노출된다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 소자 및 그 제조 방법에 따르면 퓨즈 라인들과 연결된 런너 라인들을 하부 층간 절연막 상에 형성함으로써 퓨즈 라인들 간의 피치를 증가시킬 수 있다. 그러므로 퓨즈 라인 컷팅시 레이저 빔에 의해 인접 퓨즈가 손상되는 것을 방지할 수 있다.
그리고, 런너 라인이 퓨즈 라인보다 하부에 위치함으로써 퓨즈 라인 컷팅시 부산물이 산란되어 피치가 작은 런너 라인들이 전기적으로 쇼트되는 것을 방지할 수 있다.

Claims (25)

  1. 기판 상의 층간 절연막;
    상기 층간 절연막 하부에 횡으로 일정 간격 이격되어 배열된 다수의 런너 라인들을 포함하는 런너부;
    상기 층간 절연막 상에 상기 런너 라인들의 간격보다 넓은 간격으로 이격되어 횡으로 배열되고, 상기 런너 라인의 길이 방향을 따라 신장된 다수의 퓨즈 라인을 포함하는 퓨즈 절단부; 및
    상기 층간 절연막 내에 상기 각 퓨즈 라인과 상기 각 런너 라인을 연결하는 비아들을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 퓨즈 절단부는 다수개이고, 상기 런너부는 상기 퓨즈 절단부 사이 영역 하부에 배열되는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 퓨즈 절단부 사이 간격과 상기 퓨즈 라인 간격이 동일한 반도체 소자.
  4. 제 1 항에 있어서,
    상기 퓨즈 라인들은 금속 물질로 형성된 반도체 소자.
  5. 제 1 항에 있어서,
    상기 런너 라인들의 일단은 구부러진 형태인 반도체 소자.
  6. 삭제
  7. 삭제
  8. 기판 상의 층간 절연막;
    상기 층간 절연막 하부에 횡으로 일정 간격 이격되어 배열된 다수의 런너 라인들을 포함하는 제 1 런너부;
    상기 층간 절연막 상에 상기 런너 라인들의 간격보다 넓은 간격으로 이격되어 횡으로 배열되고, 상기 런너 라인의 길이 방향을 따라 신장된 다수의 퓨즈 라인을 포함하는 제 1 퓨즈 절단부;
    상기 제 1 퓨즈 절단부와 인접한 영역 하부에 위치하는 제 2 런너부;
    상기 제 1 런너부와 인접한 영역 상부에 위치하는 제 2 퓨즈 절단부; 및
    상기 층간 절연막 내에 상기 제 1 런너부의 각 런너 라인들과 상기 제 1 퓨즈 절단부의 각 퓨즈 라인들을 연결하고, 상기 제 2 런너부의 각 런너 라인들과 상기 제 2 퓨즈 절단부의 각 퓨즈 라인들을 연결하는 비아들을 포함하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제 1 또는 제 2 퓨즈 절단부는 상기 퓨즈 절단부의 사이 간격과 상기 퓨즈 라인 간격이 동일한 반도체 소자.
  10. 제 8 항에 있어서,
    상기 퓨즈 라인들은 금속 물질로 형성된 반도체 소자.
  11. 제 8 항에 있어서,
    상기 런너 라인들의 일단은 구부러진 형태인 반도체 소자.
  12. 삭제
  13. 삭제
  14. 기판 상에 제 1 층간 절연막을 형성하고,
    상기 제 1 층간 절연막 상에 횡으로 일정 간격 이격되어 배열된 다수의 런너 라인들을 포함하는 런너부들을 형성하고,
    상기 런너부들을 매립시키는 제 2 층간 절연막을 형성하고,
    상기 제 2 층간 절연막 내에 상기 각 런너 라인들과 연결되는 비아들을 형성하고,
    상기 런너부들 사이의 상기 제 2 층간 절연막 상에 상기 런너 라인들의 간격보다 넓은 간격으로 이격되어 횡으로 배열되고, 상기 각 비아들과 연결되며 상기 런너 라인의 길이 방향을 따라 신장된 다수의 퓨즈 라인을 포함는 퓨즈 절단부를 형성하는 것을 포함하는 반도체 소자 제조 방법.
  15. 제 14 항에 있어서,
    상기 런너부를 형성하는 것은, 상기 런너 라인들의 일단을 구부러진 형태로 형성하는 반도체 소자 제조 방법.
  16. 삭제
  17. 제 14 항에 있어서,
    상기 퓨즈 절단부를 형성하는 것은, 상기 퓨즈 절단부 사이 간격과 상기 퓨 즈 라인 간격이 동일하게 형성하는 반도체 소자 제조 방법.
  18. 제 14 항에 있어서,
    상기 퓨즈 절단부를 형성하는 것은, 상기 퓨즈 라인들을 금속 물질로 형성하는 반도체 소자 제조 방법.
  19. 삭제
  20. 기판 상의 층간 절연막;
    상기 층간 절연막 하부에 횡으로 일정 간격 이격되어 배열된 다수의 런너 라인들을 포함하는 런너부;
    상기 층간 절연막 상에 상기 런너 라인들의 간격보다 넓은 간격으로 이격되어 횡으로 배열되고, 상기 런너 라인의 길이 방향을 따라 신장된 다수의 퓨즈 라인을 포함하는 퓨즈 절단부; 및
    상기 층간 절연막 내에 상기 각 퓨즈 라인과 상기 각 런너 라인을 연결하는 비아들을 포함하되,
    상기 런너부 및 상기 퓨즈 절단부는 다수 개이고, 상기 런너부 및 상기 퓨즈 절단부는 횡방향으로 서로 교대로 배열되도록 각각 지그 재그로 배치되는 는 반도체 소자.
  21. 제 20 항에 있어서,
    상기 퓨즈 절단부 사이 간격과 상기 퓨즈 라인 간격이 동일한 반도체 소자.
  22. 기판 상의 층간 절연막;
    상기 층간 절연막 하부에 횡으로 일정 간격 이격되어 배열된 다수의 런너 라인들을 포함하는 제 1 런너부;
    상기 층간 절연막 상에 상기 런너 라인들의 간격보다 넓은 간격으로 이격되어 횡으로 배열되고, 상기 런너 라인의 길이 방향을 따라 신장된 다수의 퓨즈 라인을 포함하는 제 1 퓨즈 절단부;
    상기 제 1 퓨즈 절단부와 인접한 영역 하부에 위치하는 제 2 런너부;
    상기 제 1 런너부와 인접한 영역 상부에 위치하는 제 2 퓨즈 절단부; 및
    상기 층간 절연막 내에 상기 제 1 런너부의 각 런너 라인들과 상기 제 1 퓨즈 절단부의 각 퓨즈 라인들을 연결하고, 상기 제 2 런너부의 각 런너 라인들과 상기 제 2 퓨즈 절단부의 각 퓨즈 라인들을 연결하는 비아들을 포함하되,
    상기 제 1 런너부와 상기 제 2 퓨즈 절단부가 횡으로 반복되어 배열되고, 상기 제 2 런너부와 상기 제 1 퓨즈 절단부가 횡으로 반복되어 배열된 반도체 소자.
  23. 제 22 항에 있어서,
    상기 퓨즈 절단부 사이 간격과 상기 퓨즈 라인 간격이 동일한 반도체 소자.
  24. 기판 상에 제 1 층간 절연막을 형성하고,
    상기 제 1 층간 절연막 상에 횡으로 일정 간격 이격되어 배열된 다수의 런너 라인들을 포함하는 런너부들을 형성하되, 상기 런너부들이 지그 재그로 배치되도록 형성하고,
    상기 런너부들을 매립시키는 제 2 층간 절연막을 형성하고,
    상기 제 2 층간 절연막 내에 상기 각 런너 라인들과 연결되는 비아들을 형성하고,
    상기 런너부들 사이의 상기 제 2 층간 절연막 상에 상기 런너 라인들의 간격보다 넓은 간격으로 이격되어 횡으로 배열되고, 상기 각 비아들과 연결되며 상기 런너 라인의 길이 방향을 따라 신장된 다수의 퓨즈 라인을 포함는 퓨즈 절단부들을 형성하되, 상기 퓨즈 절단부들이 하부에 상기 런너부들이 위치하지 않는 제 2 층간 절연막 상에 지그 재그로 배치되도록 형성하는 것을 포함하는 반도체 소자 제조 방법.
  25. 제 24 항에 있어서,
    상기 퓨즈 절단부를 형성하는 것은, 상기 퓨즈 절단부들 간의 간격과 상기 퓨즈 라인들 간의 간격이 동일하게 형성하는 반도체 소자 제조 방법.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101043841B1 (ko) * 2008-10-14 2011-06-22 주식회사 하이닉스반도체 반도체 메모리 장치의 퓨즈
US20100106646A1 (en) * 2008-10-23 2010-04-29 Passeri Stacy M System and method for asset identification, evaluation, and control
US20120286390A1 (en) * 2011-05-11 2012-11-15 Kuei-Sheng Wu Electrical fuse structure and method for fabricating the same
US9536829B2 (en) 2014-09-11 2017-01-03 Internatonal Business Machines Corporation Programmable electrical fuse in keep out zone

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0917872A (ja) * 1995-06-27 1997-01-17 Fujitsu Ltd 半導体装置
JP2001274251A (ja) 2000-03-23 2001-10-05 Nec Corp ヒューズ切断方法および装置、ヒューズ回路装置、回路製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5905295A (en) * 1997-04-01 1999-05-18 Micron Technology, Inc. Reduced pitch laser redundancy fuse bank structure
KR100275750B1 (ko) * 1998-11-05 2000-12-15 윤종용 반도체 메모리 장치의 레이저 퓨즈 박스의 배선 배치
JP2000357873A (ja) 1999-06-17 2000-12-26 Hitachi Ltd 多層配線基板及びその製造方法
KR100317533B1 (ko) * 1999-11-10 2001-12-24 윤종용 반도체 집적회로 장치에서의 레이저 퓨즈박스의 구조 및그에 따른 제조 방법
JP2002151593A (ja) 2000-11-14 2002-05-24 Nec Microsystems Ltd 半導体装置
JP2002164433A (ja) * 2000-11-27 2002-06-07 Mitsubishi Electric Corp 半導体装置とその製造方法
KR100448909B1 (ko) * 2002-09-27 2004-09-16 삼성전자주식회사 퓨즈 구조 및 그것을 이용한 집적 회로 장치
KR100476694B1 (ko) * 2002-11-07 2005-03-17 삼성전자주식회사 반도체 장치의 퓨즈 구조물 및 그 제조 방법
JP2005032916A (ja) 2003-07-10 2005-02-03 Renesas Technology Corp 半導体装置
JP4511211B2 (ja) * 2004-02-12 2010-07-28 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0917872A (ja) * 1995-06-27 1997-01-17 Fujitsu Ltd 半導体装置
JP2001274251A (ja) 2000-03-23 2001-10-05 Nec Corp ヒューズ切断方法および装置、ヒューズ回路装置、回路製造方法

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