KR100678634B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR100678634B1
KR100678634B1 KR1020050101983A KR20050101983A KR100678634B1 KR 100678634 B1 KR100678634 B1 KR 100678634B1 KR 1020050101983 A KR1020050101983 A KR 1020050101983A KR 20050101983 A KR20050101983 A KR 20050101983A KR 100678634 B1 KR100678634 B1 KR 100678634B1
Authority
KR
South Korea
Prior art keywords
fuse
runner
insulating film
barrier layer
forming
Prior art date
Application number
KR1020050101983A
Other languages
English (en)
Inventor
한명희
이종섭
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050101983A priority Critical patent/KR100678634B1/ko
Priority to US11/552,928 priority patent/US7679161B2/en
Application granted granted Critical
Publication of KR100678634B1 publication Critical patent/KR100678634B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 소자 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 소자는 퓨즈 라인들이 횡으로 인접하여 배열된 제1 퓨즈 절단부, 퓨즈 라인들과 연결된 런너 라인들이 횡으로 인접하되 퓨즈 라인들보다 좁은 간격으로 배열된 제1 런너부 및 퓨즈 라인과 상기 런너 라인 사이의 연결 라인들을 포함하는 제1 연결부를 포함하는 제1 퓨즈부, 제1 런너부와 횡으로 인접하는 제2 퓨즈 절단부, 제1 퓨즈 절단부와 횡으로 인접하는 제2 런너부 및 제2 퓨즈 절단부와 제2 런너부를 연결하는 제2 연결부를 포함하는 제2 퓨즈부 및 제1 연결부와 제2 연결부를 덮는 제1 절연성 베리어층을 포함한다.
반도체 소자, 퓨즈부, 절연성 베리어층

Description

반도체 소자 및 그 제조 방법{Semiconductor device and Method for fabricating the same}
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈부를 도시한 레이아웃도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈 영역을 도시한 레이아웃도이다.
도 3a 및 3b은 본 발명의 실시예들에 따른 반도체 소자의 단면도이다.
도 4a 내지 도 4e는 상기 도 3a에 도시된 반도체 소자를 제조공정을 순차적으로 나타낸 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
10: 퓨즈 11: 퓨즈 라인
13: 연결 라인 15: 런너 라인
20, A: 제1 퓨즈부 30, B: 제2 퓨즈부
21, 310A: 제1 퓨즈 절단부 23, 330A: 제1 연결부
25, 350A: 제1 런너부 31, 310B: 제2 퓨즈 절단부
33, 330B: 제2 연결부 35, 350B: 제2 런너부
200: 제 4 층간 절연막 205: 제 1 배선
300: 제 5 층간 절연막 305: 제 2 배선
340: 제1 절연성 베리어층 360, 360': 제2 절연성 베리어층
341,361,361': 제1 절연막 패턴부 343,363,363':도전막 패턴부
345,365,365 : 제2 절연막 패턴부 400: 패시베이션층
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 리페어 공정시 잔류물이 발생하는 것을 방지할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 소자는 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀(cell)들을 형성하는 패브리케이션(fabrication; FAB) 공정과, 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정을 수행하여 제조된다.
그리고 패브리케이션 공정과 어셈블리 공정 사이에는 기판 상에 형성된 셀들의 전기적 특성을 검사하는 공정(electrical die sorting; EDS)을 수행한다.
각 셀들의 전기적 특성을 검사하는 공정을 통하여 불량 셀을 선별할 수 있다. 여기서, 선별된 불량 셀들은 리페어(repair) 공정을 수행함으로써 미리 제작된 리던던시 셀(redundancy cell)로 대체되므로, 실제 칩 동작시 정상적으로 동작하여 반도체 소자의 수율을 향상시킬 수 있다.
이러한 리페어 공정은 불량 셀에 연결된 배선 부분에 레이저 빔을 조사하여 단선시킴으로써 수행된다. 이 때, 레이저 빔에 의해 끊어지는 배선을 퓨즈(fuse)라 하며, 이러한 퓨즈들 밀집된 부분을 퓨즈 영역이라 한다.
이러한 퓨즈는 최근에 반도체 소자의 집적도가 높아짐에 따라 반도체 소자 내에서 상대적으로 상부에 위치하는 금속 배선이나 캐패시터의 전극용 도전층을 사용한다. 또한, 그러나 금속 배선을 이용하는 종래의 퓨즈는 리페어 공정 수행시 공정 후 잔류물(residue)이 발생되어 반도체 소자에 누설 전류(leakage current)가 발생될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 리페어 공정시 불량 발생을 개선하여 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 퓨즈 라인들이 횡으로 인접하여 배열된 제1 퓨즈 절단부, 상기 퓨즈 라인들과 연결된 런너 라인들이 횡으로 인접하되 상기 퓨즈 라인들보다 좁은 간격으로 배열된 제1 런너부 및 상기 퓨즈 라인과 상기 런너 라인 사이의 연결 라인들을 포함하는 제1 연결부를 포함하는 제1 퓨즈부, 상기 제1 런너부와 횡으로 인접하는 제2 퓨즈 절단부, 상기 제1 퓨즈 절단부와 횡으로 인접하는 제2 런너부 및 상기 제2 퓨즈 절단부와 상기 제2 런너부를 연결하는 제2 연결부를 포함하는 제2 퓨즈부 및 상기 제1 연결부 및 상기 제2 연결부를 덮는 제1 절연성 베리어층을 포함한다.
또한, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 퓨즈 라인들이 횡으로 인접하여 배열된 제1 퓨즈 절단부, 상기 퓨즈 라인들과 연결된 런너 라인들이 횡으로 인접하되 상기 퓨즈 라인들보다 좁은 간격으로 배열된 제1 런너부 및 상기 퓨즈 라인과 상기 런너 라인 사이의 연결 라인들을 포함하는 제1 연결부를 포함하는 제1 퓨즈부 및 상기 제1 런너부와 횡으로 인접하는 제2 퓨즈 절단부, 상기 제1 퓨즈 절단부와 횡으로 인접하는 제2 런너부 및 상기 제2 퓨즈 절단부 및 상기 제2 런너부를 연결하는 제2 연결부를 포함하는 제2 퓨즈부를 형성하고, 상기 제1 연결부 및 상기 제2 연결부를 덮는 제1 절연성 베리어층을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태 로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자에서 사용될 수 있는 퓨즈 영역을 개략적으로 도시한 레이아웃도이다. 도 1을 참조하면, 퓨즈 영역에는 다수의 퓨즈(10)들이 횡으로 인접하여 형성된 제1 퓨즈부(20) 및 제2 퓨즈부(30)가 포함된다. 여기서, 각각의 퓨즈(10)들은 리페어 공정에서 레이저 빔에 의해 절단되는 퓨즈 라인(11), 리페어 공정시 절단되지는 않으며 퓨즈 라인의 신호를 전달하는 런너 라인(runner line)(15), 퓨즈 라인(11)과 런너 라인(15)을 연결하는 연결 라인(13)을 포함하여 이루어진다.
퓨즈 라인(11)들은 절단시 불량 발생을 최소화하기 위하여 소정의 간격으로 이격되어 형성되며, 런너 라인(15)들은 퓨즈 라인(11)들 보다는 좁은 간격으로 배열된다.
제1 퓨즈부(20)는 제1 퓨즈 절단부(21), 제1 런너부(25) 및 제1 연결부(23)를 포함한다. 여기서, 제1 퓨즈 절단부(21)는 리페어 공정시 레이저에 의해 절단되는 영역인 다수의 퓨즈 라인(11)이 횡으로 인접하여 이루어진 것을 의미한다. 또한, 제1 런너부(25)는 퓨즈 라인(11)과 연결되어 퓨즈 라인(11)의 신호를 전달하는 경로인 다수의 런너 라인(15)들이 횡으로 인접하여 형성된 것을 의미한다. 또한, 제1 연결부(23)는 퓨즈 라인(11)과 런너 라인(15)을 연결하는 다수의 연결 라인(13)들로 이루어진 것을 의미한다.
이러한 제1 퓨즈부(20)와 실질적으로 동일한 구조를 갖는 제2 퓨즈부(30)는 제2 퓨즈 절단부(31), 제2 런너부(35) 및 제2 연결부(33)를 포함한다. 여기서, 제1 퓨즈부(20)와 제2 퓨즈부(30)는 퓨즈 절단부가 서로 반대 방향에 위치하도록 교대로 배열될 수 있다. 즉, 제1 퓨즈부의 제1 런너부(25)는 제2 퓨즈부(30)의 제2 퓨즈 절단부(31)와, 제1 퓨즈 절단부(21)는 제2 런너부(35)와, 제1 연결부(23)는 제2 연결부(33)와 횡으로 인접하도록 형성될 수 있다. 나아가, 이러한 제2 퓨즈부(30)는 또 다른 제1 퓨즈부(20)와 횡으로 인접하도록 교대로 배열될 수 있으며, 또 다른 제1 퓨즈부(20)는 다른 제2 퓨즈부(30)와 인접하도록 배열될 수 있다. 이와 같이, 퓨즈 절단부와 런너부는 횡 방향으로 교대로 반복하여 위치하는데, 이는 공간적 효율을 극대화하여 반도체 소자의 크기를 줄이기 위한 구조일 수 있다.
본 명세서에서는 도 1에 도시된 바와 같이 서로 다른 퓨즈부의 퓨즈 절단부 와 런너부가 횡으로 인접하여 형성되는 구조를 "이중 퓨즈"로 명명하기로 한다. 나아가, 또 다른 영역에 퓨즈 절단부를 구비하는 퓨즈부를 제1 퓨즈부 및 제2 퓨즈부와 함께 횡으로 배열하여, 삼중 퓨즈 혹은 그 이상의 다중 퓨즈를 구현할 수 있음은 물론이다.
이하에서는 편의적으로 이중 퓨즈 구조를 이용하여 본 발명의 실시예들을 설명하기로 한다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니며, 삼중 퓨즈 구조 혹은 그 이상의 다중 퓨즈 구조에 적용될 수 있음은 물론이다. 또한, 이하의 실시예들에서는 편의적으로 퓨즈들을 제1 배선과 동일한 막질로 형성되는 것을 설명하지만 이에 한정되는 것은 아니며, 제2 배선 또는 그 이상의 상부 배선과 동일한 막질로 형성될 수도 있음은 물론이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 퓨즈 영역을 개략적으로 나타낸 레이아웃도이고, 도 3a와 도 3b는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다. 도 3a와 3b에서 I 영역은 셀 어레이 영역을 도시한 것이며, II-II 영역은 도 2의 II-II 선을 따라 절단한 퓨즈 영역의 절단면을 도시한 것이고, III-III 영역은 도 2의 III-III 선을 따라 절단한 퓨즈 영역의 절단면을 도시한 것이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자는 퓨즈 영역에 제1 퓨즈부(A)와 제2 퓨즈부(B)를 포함하며, 제1 퓨즈부(A)의 제1 연결부(330A)와 제2 퓨즈부(B)의 제2 연결부(330B)를 덮는 제1 절연성 베리어층(340)을 포함한다. 이러한 제1 절연성 베리어층(340)은 제1 연결부(330A)와 제2 연결부 (330B)를 내부에 포함하며 각각의 연결 라인(331, 333)들을 절연하므로, 퓨즈 절단부 보다 좁은 간격으로 라인들이 형성된 연결부에서 퓨즈 절단시 퓨즈 절단부의 잔류물이나 절단된 퓨즈 재료로 인한 퓨즈간 단락 현상을 억제할 수 있다.
구체적으로, 도 3a을 참조하면, 제1 절연성 베리어층(340)은 제1 및 제2 연결부들에 포함된 연결 라인(331, 333)들을 절연하는 제1 절연막 패턴부(341)를 포함한다. 예를 들어, 전술한 제1 절연막 패턴부(341) 상에 도전막 패턴부(343)와, 도전막 패턴부(343)를 둘러싸는 제2 절연막 패턴부(345)가 더 위치함으로써 제1 절연성 베리어층(340)를 소정의 높이로 구현할 수 있다.
이 때, 퓨즈부(A, B)는 예를 들면 셀 어레이 영역(I)의 제4 층간 절연막(200) 상에 형성되는 제1 배선(301, 305)과 동일한 막질로 형성될 수 있다. 예를 들면, 알루미늄, 텅스텐, 구리 등의 재질을 이용할 수 있는데, 내수성이 우수한 알루미늄 재질을 사용하는 것이 바람직하다. 또한, 제1 절연막 패턴부(341)는 예를 들어 셀 어레이 영역(I)의 제5 층간 절연막(300)과 동일한 막질로 형성될 수 있으며, 도전막 패턴부(343)는 예를 들어 셀 어레이 영역(I)의 제2 배선(305)과 동일한 막질로 형성될 수 있다. 또한, 제2 절연막 패턴부(345)는 예를 들어 셀 어레이 영역(I)의 보호막인 패시베이션층(400)으로 형성될 수 있다.
한편, 도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자는 제1 런너부(350A) 및 제2 런너부(350B)를 내부에 포함하도록 형성되며, 각 런너 라인들을 절연하는 제2 절연성 베리어층(360)을 더 포함할 수 있다. 일반적으로 각각의 런너부에 포함된 런너 라인들은 퓨즈 라인들 보다 좁은 간격으로 형성되므로 퓨 즈 절단시 발생하는 잔류물로 인하여 퓨즈간 단락이 발생할 우려가 있다. 이와 같이, 본 발명의 일 실시예에 의하면 각각의 런너 라인들을 절연하는 제2 절연성 베리어층(360)을 구비함으로써 퓨즈 절단시 잔류물로 인한 불량 발생을 최소화할 수 있다.
구체적으로, 도 3a에 도시된 바와 같이, 제2 절연성 베리어층(360)은 각각의 런너 라인(320a, 320b, 320c, 320d)들을 절연하는 제1 절연막 패턴부(361)를 포함한다. 이러한 제1 절연막 패턴부(361)는 예를 들면 셀 어레이 영역(I)의 제5 층간 절연막(300)과 동일한 막질로 이루어질 수 있다. 또한, 제1 절연막 패턴부(361) 상에는 도전막 패턴부(363)가 형성되며, 이러한 도전막 패턴부(363)는 제2 절연막 패턴부(365)로 측면 및 상면을 둘러싸일 수 있다. 여기서, 도전막 패턴부(363)는 셀 어레이 영역(I)의 제2 배선(305)과 동일한 막질로 형성될 수 있으며, 제2 절연막 패턴부(365)는 보호막인 패시베이션층(400)과 동일한 막질일 수 있다.
한편, 도 3b에 도시된 바와 같이, 제2 절연성 베리어층(360')의 제2 절연막 패턴부(365')는 도전막 패턴부(363)의 상면이 노출되도록 형성될 수 있다. 이 때 제2 절연성 베리어층(360')의 도전막 패턴부(363')는 제1 절연성 베리어층(340)의 도전막 패턴부(343) 보다 낮은 높이로 형성될 수 있다. 제2 절연성 베리어층(360')의 구조를 제외한 다른 구성 요소들은 전술한 도 3a를 참조하여 설명한 바와 실질적으로 동일하므로, 그 설명을 생략하기로 한다.
이하에서는 도 3a에 도시된 셀 어레이 영역(I)에 대하여 간략하게 설명하기로 한다. 이러한 셀 어레이 영역(I)은 예시적인 것으로서, 반도체 소자에 따라 적 절하게 변형될 수 있는 것임은 물론이다.
셀 어레이 영역(I)은 도 3a에 도시된 바와 같이, 기판(100)에는 활성 영역과 필드 영역을 구분하는 소자 분리막(102)이 형성되어 있으며, 셀 어레이 영역 및 주변 회로 영역의 기판(100) 상에는 게이트 전극(104a. 104b)들이 위치한다. 그리고 게이트 전극(104a, 104b)들 사이의 기판(100)에는 불순물 영역(미도시)이 위치한다.
이와 같은 게이트 전극들(104a, 104b) 상부에는 게이트 전극들(104a, 104b)을 덮는 제 1 층간 절연막(110)이 위치하며, 제 1 층간 절연막(110) 내에는 불순물 영역(미도시)과 비트 라인(124a)을 전기적으로 연결하기 위한 비트 라인 콘택 패드(112a)와 캐패시터(140)의 하부 전극(142)과 불순물 영역(미도시)을 전기적으로 연결하기 위한 하부 전극 콘택 패드(112b)가 형성되어 있다.
제1 층간 절연막(110) 상에는 비트 라인(124a)과 비트 라인 콘택 패드(112a)를 전기적으로 연결하는 비트 라인 콘택(122a)을 포함하는 제 2 층간 절연막(120)이 위치한다. 그리고 주변 회로 영역의 제 1 층간 절연막(110)과 제 2 층간 절연막(120) 내에는 주변 회로 영역의 배선(124b)을 불순물 영역(미도시) 및 게이트 전극(104b)과 연결하기 위한 콘택들(122b, 122c)이 형성되어 있다.
제2 층간 절연막(120) 상에는 비트 라인 콘택(122a)과 연결되는 비트 라인(124a) 및 주변 회로 영역에 위치하는 콘택(122b, 122c)들과 연결되는 배선(124b)을 포함하는 제 3 층간 절연막(130)이 위치한다. 그리고 셀 어레이 영역의 제2 및 제3 층간 절연막(120, 130) 내에는 제 1 층간 절연막(110) 내에 위치하는 하부 전 극 콘택 패드(112b)와 하부 전극(142)을 연결하는 하부 전극 콘택(132)이 형성되어 있다.
그리고, 제 3 층간 절연막(130) 상에는 하부 전극 콘택(132)과 전기적으로 연결되는 하부 전극(142)과, 하부 전극(142)을 따라 컨포말하게 형성된 유전막(144) 및 상부 전극(146)으로 구성된 실린더형(cylinder type) 캐패시터(140)가 위치한다. 캐패시터(140)는 스택형(stack type) 과 같이 다른 형태를 가질 수 있다. 그리고 캐패시터(140) 상부에는 제4 층간 절연막(200)이 위치한다.
또한, 제4 층간 절연막(200) 상의 셀 어레이 영역에는 제1 배선(205)이 위치하며, 제1 배선(205)을 덮는 제5 층간 절연막(300)이 위치한다. 제5 층간 절연막(300) 상에는 제2 배선(305)이 형성되고, 제1 배선(205)과 제2 배선(305)을 연결하는 비아(207)가 제5 층간 절연막(300) 내에 위치한다. 또한, 제2 배선(305)의 상부에는 보호막으로서 패시베이션층(400)이 위치한다.
이하에서는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해서 예시적으로 설명하고자 한다. 이하 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
먼저 도 4a에 도시된 바와 같이, 셀 어레이 영역(I)의 커패시터(140)를 덮는 제4 층간 절연막(200) 상에 제1 퓨즈부(A) 및 제2 퓨즈부(B)를 형성한다. 이러한 제1 퓨즈부(A)와 제2 퓨즈부(B)는 제4 층간 절연막(200) 상에 제1 배선(205)과 동일한 도전막으로 형성될 수 있다. 예를 들어, 퓨즈부(A, B)들은 알루미늄(Al), 텅 스텐(W) 또는 구리(Cu)와 같은 금속 배선 물질로 이루어질 수 있는데, 내수성이 강한 알루미늄을 사용하는 것이 바람직하다.
순차적인 도면으로 나타내지는 않았으나, 도 4a에서 퓨즈부 형성 이전의 반도체 소자의 제조는 일반적인 공정순서에 따라서 형성될 수 있는데, 예를 들어 설명하면 다음과 같다.
먼저, 기판(100) 상에 각 메모리 셀을 분리하기 위한 소자 분리 공정을 수행하여 소자 분리막(102)을 형성한다. 이에 따라 기판(100)을 활성 영역과 필드 영역으로 구분할 수 있다. 소자 분리 공정에 이용되는 공정으로는 LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정이 이용된다.
그리고, 소자 분리막(102)이 형성된 기판(100) 상에 일반적인 방법을 이용하여 게이트 전극들(104a, 104b)을 형성한다. 이 때, 게이트 전극들(104a, 104b)은 셀 어레이 영역 및 주변 회로 영역 상에 위치한다.
그리고 나서, 게이트 전극(104a, 104b)들을 이온 주입 마스크로 이용하여 기판(100)에 붕소(B) 또는 인(P)을 이온 주입함으로써 불순물 영역들(미도시)을 형성한다. 그리고 게이트 전극들(104a, 104b)이 형성된 기판(100) 상에 질화 실리콘막을 증착한 다음 이방성 식각하여 게이트 전극들(104a, 104b) 측벽에 게이트 스페이서를 형성한다.
다음으로, 기판(100) 상에 산화물로 이루어진 절연막을 증착한 다음 화학 기계적 연마 공정에 의해 평탄화시킴으로써 제1 층간 절연막(110)을 형성한다. 그리 고 제 1 층간 절연막(110) 상부에 비트 라인 콘택 패드(112a) 및 하부 전극 콘택 패드(112b)를 형성하기 위한 포토레지스트 패턴(미도시)을 형성하고, 제1 층간 절연막(110)을 부분 식각함으로써 셀 어레이 영역의 불순물 영역(미도시)을 노출시킨다. 그리고 나서, 전면에 화학 기상 증착 공정을 수행하여 도전성 물질을 증착한 다음 제1 층간 절연막(110)이 노출될 때까지 전면에 화학 기계적 연마 공정이나 에치 백 공정을 수행한다. 이와 같이 수행함으로써 비트 라인 콘택 패드(112a) 및 하부 전극 콘택 패드(112b)가 형성된다. 이와 같이 형성된 비트 라인 콘택 패드(112a) 및 하부 전극 콘택 패드(112b)는 불순물 영역(미도시)과 전기적으로 연결된다. 이 때, 비트 라인 콘택 패드(112a) 및 하부 전극 콘택 패드(112b)를 형성하는 도전성 물질로는 불순물이 도핑된 폴리 실리콘 또는 텅스텐 등이 이용된다.
다음으로, 결과물 상부에 제2 층간 절연막(120)을 형성하고, 제2 층간 절연막(120) 상부에 비트 라인 콘택(122a) 및 주변 회로 영역의 배선 콘택(122b)을 형성하기 위한 포토레지스트 패턴(미도시)을 형성한다. 그리고 나서, 제 2 층간 절연막(120)을 부분 식각하여 비트 라인 콘택 패드(112a)를 노출시키고, 주변 회로 영역의 제 2 층간 절연막(120) 및 제 1 층간 절연막(110)을 순차적으로 부분 식각하여 주변 회로 영역의 게이트 전극(104b) 및 주변 회로 영역의 불순물 영역(미도시)을 노출시킨다. 그리고 나서 전면에 도전성 물질을 증착하고 평탄화하여 비트 라인 콘택(122a) 및 주변 회로 영역의 배선 콘택(122b)을 형성한다.
다음으로 제2 층간 절연막(120) 상에 도전막을 증착하고 사진 식각 공정을 수행함으로써 비트 라인(124a)과 주변 회로 영역의 배선(124b)을 형성한다. 이 때, 제 2 층간 절연막(120) 상에 위치하는 비트 라인(124a) 및 주변 회로 영역의 배선(124b)은 제 2 층간 절연막(120) 내에 형성된 비트 라인 콘택(122a) 및 주변 회로 영역의 배선 콘택(122b)과 전기적으로 연결된다. 그리고 결과물 전면에 평탄화된 제3 층간 절연막(130)을 형성한다.
그리고, 제 3 층간 절연막(130) 상에 포토레지스트 패턴(미도시)을 형성하고 제 3 층간 절연막(130) 및 제 2 층간 절연막(120)을 순차적으로 부분 식각함으로써 하부에 위치한 하부 전극 콘택 패드(112a)를 노출시킨다. 그리고 결과물 전면에 도전성 물질을 증착한 다음 평탄화 공정을 수행하여 하부 전극 콘택 패드(112a)와 전기적으로 연결되는 하부 전극 콘택(132)을 형성한다.
다음으로 제3 층간 절연막(130) 상에 캐패시터(140)를 형성한다. 이 때, 캐패시터(140)는 스택형(stack type), 실린더형(cylinder type) 등의 다양한 형태로 형성될 수 있다. 본 발명의 일 실시예에서는 실린더형 캐패시터(140)를 형성한다.
따라서, 제3 층간 절연막(130) 상에 몰드용 희생막(미도시)을 형성하고 몰드의 측벽 및 상부에 하부 전극용 도전막을 증착한 다음 갭 필링 특성이 좋은 절연막(미도시)을 증착한다. 그리고 나서, 몰드용 희생막(미도시)이 노출될 때까지 평탄화하고 절연막 및 몰드용 희생막을 제거하여 실린더 형태의 하부 전극(142)을 형성한다. 그리고 하부 전극(142)의 표면에 유전막(144) 및 상부 전극용 도전막(146)을 증착한 다음 패터닝 하여 캐패시터(140)를 완성한다.
이와 같이, 셀 어레이 영역(I)에 위치하는 캐패시터(140)를 형성한 다음, 결과물 전면에 산화물로 이루어진 절연막을 증착한다. 그리고 화학 기계적 연마 또는 에치 백과 같은 평탄화 공정을 수행하여 제4 층간 절연막(200)을 형성하여, 도 4a에 도시된 반도체 소자의 셀 어레이 영역을 형성할 수 있다.
다음으로, 도 4b에 도시된 바와 같이, 제1 퓨즈부(A) 및 제2 퓨즈부(B)를 덮는 제1 절연막(341a, 361a)을 형성한다. 여기서 제1 절연막(341a, 361a)은 셀 어레이 영역(I)의 제5 층간 절연막(300)과 동일한 막질로 형성될 수 있다. 예를 들어 제1 절연막(341a, 361a)는 BSG(Borosilicate Glass)막, PSG(PhosphoSilicate Glass) 막, BPSG(BoroPhosphoSilicate Glass)막, USG(Undoped Silicate Glass)막, TEOS(TetraEthlyOrthoSilicate Glass)막, O3-TEOS막 또는 PE(Plasma Enhanced)-TEOS막으로 형성될 수 있는데 이에 한정되는 것은 아니다.
다음으로, 도 4c에 도시된 바와 같이, 제1 절연막(341a, 361a) 상에 도전막 패턴부(343, 363)를 형성한다. 이러한 도전막 패턴부(343, 363)는 하부에 위치하는 런너부 및 연결부와 실질적으로 동일하거나 이보다 넓은 폭으로 형성될 수 있다. 또한 도전막 패턴부(343, 363)는 셀 어레이 영역(I)의 제5 층간 절연막(300) 상에 제2 배선(305) 형성시 동일층에 동일한 도전막으로 형성될 수 있다. 이러한 도전막 패턴부(343, 363)는 런너부와 연결부 상에 동시에 형성될 수 있으나, 필요한 경우 별도의 공정으로 이루어질 수도 있음은 물론이다.
이어서, 도 4d에 도시된 바와 같이, 도전막 패턴부(343, 363)를 덮는 제2 절연막(345a, 365a)을 형성한다. 이러한 제2 절연막(345a, 365a)은 셀 어레이 영역(I)의 패시베이션층(400)일 수 있다.
다음으로, 도 4e에 도시된 바와 같이, 제2 절연막(345a, 365a)과 제1 절연막(341a, 361a) 을 순차적으로 패터닝하여 제1 절연성 베리어층(340)과 제2 절연성 베리어층(360)을 완성한다. 이러한 패터닝 공정에 의해 퓨즈 절단부(A)의 각 퓨즈 라인(310a, 310b, 310c, 310d)들이 노출되며, 퓨즈 라인들은 상면으로부터 일부 식각되어 높이가 낮아질 수 있다.
이 때 패터닝은 통상적인 건식 식각에 의해 이루어질 수 있으며, 이러한 식각에 의해 도전막 패턴부(343, 363)의 상면 및 측면을 덮는 제2 절연막 패턴(345, 365)이 형성된다. 또한, 별도의 도면으로 도시하지는 않았으나, 상부에 형성되는 식각 마스크막의 패턴에 따라서, 제2 절연성 베리어층(360)의 도전막 패턴부(363)의 상부가 노출될 수 있다.
전술한 바와 같이, 제1 절연성 베리어층(340)과 제2 절연성 베리어층(360)은 동시에 형성하는 것이 공정상 유리할 수 있으나 이에 한정되는 것은 아니며, 필요한 경우 각각을 별도의 공정에 의해 순차적으로 형성할 수도 있음은 물론이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 반도체 소자는 레이저 리페어 공정시 금속 패턴의 잔류물에 의한 누설 전류의 발생을 최소화할 수 있으므로, 반도체 소자의 신뢰성을 향상시킬 수 있다.

Claims (19)

  1. 퓨즈 라인들이 횡으로 인접하여 배열된 제1 퓨즈 절단부, 상기 퓨즈 라인들과 연결된 런너 라인들이 횡으로 인접하되 상기 퓨즈 라인들보다 좁은 간격으로 배열된 제1 런너부 및 상기 퓨즈 라인과 상기 런너 라인 사이의 연결 라인들을 포함하는 제1 연결부를 포함하는 제1 퓨즈부;
    상기 제1 런너부와 횡으로 인접하는 제2 퓨즈 절단부, 상기 제1 퓨즈 절단부와 횡으로 인접하는 제2 런너부 및 상기 제2 퓨즈 절단부와 상기 제2 런너부를 연결하는 제2 연결부를 포함하는 제2 퓨즈부; 및
    상기 제1 연결부 및 상기 제2 연결부를 덮는 제1 절연성 베리어층을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 런너부 및 상기 제2 런너부를 덮는 제2 절연성 베리어층을 더 구비하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제2 절연성 베리어층은 상기 제1 및 제2 런너부를 내부에 포함하도록 형성되되 각각의 런너 라인들을 절연하는 제1 절연막 패턴부를 포함하는 반도체 소자.
  4. 제2항에 있어서,
    상기 제1 절연막 패턴부의 상부에 도전막 패턴부 및 상기 도전막 패턴부를 둘러싸는 제2 절연막 패턴부를 더 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제2 절연막 패턴부는 패시베이션층 패턴부인 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 절연성 베리어층은 상기 제1 및 제2 연결부를 내부에 포함하도록 형성되되 각각의 연결 라인들을 절연하는 제1 절연막 패턴부를 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 제1 절연성 베리어층은 상기 제1 절연막 패턴부 상에 형성된 도전막 패턴부 및 상기 도전막 패턴부를 둘러싸는 제2 절연막 패턴을 더 구비하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제2 절연막 패턴부는 패시베이션층 패턴부인 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 퓨즈부와 상기 제2 퓨즈부는 교대로 배열된 반도체 소자.
  10. 퓨즈 라인들이 횡으로 인접하여 배열된 제1 퓨즈 절단부, 상기 퓨즈 라인들과 연결된 런너 라인들이 횡으로 인접하되 상기 퓨즈 라인들보다 좁은 간격으로 배열된 제1 런너부 및 상기 퓨즈 라인과 상기 런너 라인 사이의 연결 라인들을 포함하는 제1 연결부를 포함하는 제1 퓨즈부 및 상기 제1 런너부와 횡으로 인접하는 제2 퓨즈 절단부, 상기 제1 퓨즈 절단부와 횡으로 인접하는 제2 런너부 및 상기 제2 퓨즈 절단부 및 상기 제2 런너부를 연결하는 제2 연결부를 포함하는 제2 퓨즈부를 형성하고,
    상기 제1 연결부 및 상기 제2 연결부를 덮는 제1 절연성 베리어층을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 제1 런너부 및 상기 제2 런너부를 덮는 제2 절연성 베리어층을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 절연성 베리어층을 형성하는 것과 상기 제2 절연성 베리어층을 형 성하는 것은 동시에 수행하는 반도체 소자의 제조 방법.
  13. 제11항에 있어서,
    상기 제2 절연성 베리어층을 형성하는 것은
    상기 제1 및 상기 제2 런너부를 덮는 제1 절연막을 형성하고,
    상기 제1 절연막을 패터닝하여 상기 제1 및 제2 런너부에 포함된 각각의 런너 라인들을 절연하는 제1 절연막 패턴부를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  14. 제11항에 있어서,
    상기 제2 절연성 베리어층을 형성하는 것은
    상기 제1 및 상기 제2 런너부를 덮는 제1 절연막을 형성하고,
    상기 제1 절연막 상에 도전막 패턴부를 형성하고,
    상기 도전막 패턴부를 덮는 제2 절연막을 형성하고,
    상기 제2 절연막 및 상기 제1 절연막을 순차적으로 패터닝하는 것을 포함하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 제2 절연막은 패시베이션층인 반도체 소자의 제조 방법.
  16. 제10항에 있어서,
    상기 제1 절연성 베리어층을 형성하는 것은
    상기 제1 연결부를 덮는 제1 절연막을 형성하고,
    상기 제1 절연막을 패터닝하는 것을 포함하는 반도체 소자의 제조 방법.
  17. 제16항에 있어서,
    제1 절연성 베리어층을 형성하는 것은
    상기 제1 및 제2 연결부를 덮는 제1 절연막을 형성하고,
    상기 제1 절연막 상에 도전막 패턴부를 형성하고,
    상기 도전막 패턴부를 덮는 제2 절연막을 형성하고,
    상기 제2 절연막 및 상기 제1 절연막을 순차적으로 패터닝하는 것을 포함하는 반도체 소자의 제조 방법.
  18. 제16항에 있어서,
    상기 제2 절연막은 패시베이션층인 반도체 소자의 제조 방법.
  19. 제10항에 있어서,
    상기 제1 퓨즈부와 상기 제2 퓨즈부를 형성하는 것은 상기 제1 퓨즈부와 상기 제2 퓨즈부를 서로 교대로 배열되도록 하는 것인 반도체 소자의 제조 방법.
KR1020050101983A 2005-10-27 2005-10-27 반도체 소자 및 그 제조 방법 KR100678634B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020050101983A KR100678634B1 (ko) 2005-10-27 2005-10-27 반도체 소자 및 그 제조 방법
US11/552,928 US7679161B2 (en) 2005-10-27 2006-10-25 Semiconductor device comprising fuse sections

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050101983A KR100678634B1 (ko) 2005-10-27 2005-10-27 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR100678634B1 true KR100678634B1 (ko) 2007-02-05

Family

ID=37995157

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050101983A KR100678634B1 (ko) 2005-10-27 2005-10-27 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
US (1) US7679161B2 (ko)
KR (1) KR100678634B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101043841B1 (ko) * 2008-10-14 2011-06-22 주식회사 하이닉스반도체 반도체 메모리 장치의 퓨즈
US11502089B2 (en) * 2020-10-05 2022-11-15 Micron Technology, Inc. Three-dimensional fuse architectures and related systems, methods, and apparatuses
CN113506772B (zh) * 2021-07-08 2023-10-24 长鑫存储技术有限公司 电容阵列的形成方法及半导体结构

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09172087A (ja) 1995-12-19 1997-06-30 Toshiba Corp 半導体装置
KR100275750B1 (ko) * 1998-11-05 2000-12-15 윤종용 반도체 메모리 장치의 레이저 퓨즈 박스의 배선 배치
KR100317533B1 (ko) * 1999-11-10 2001-12-24 윤종용 반도체 집적회로 장치에서의 레이저 퓨즈박스의 구조 및그에 따른 제조 방법
KR20020024460A (ko) 2000-09-25 2002-03-30 박종섭 반도체 소자의 퓨즈 형성 방법
JP3983996B2 (ja) * 2001-04-23 2007-09-26 株式会社ルネサステクノロジ 半導体集積回路装置
JP2003142582A (ja) 2001-10-31 2003-05-16 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
US7679161B2 (en) 2010-03-16
US20070096251A1 (en) 2007-05-03

Similar Documents

Publication Publication Date Title
KR100463047B1 (ko) 반도체 장치의 퓨즈 박스 및 그 제조방법
KR100335498B1 (ko) 반도체 소자의 퓨즈부 구조 및 그 형성방법
KR100351050B1 (ko) 반도체소자의 퓨즈부 형성방법
KR100314133B1 (ko) 가장자리에 흡습방지막이 형성된 반도체 칩 및 이흡습방지막의 형성방법
KR101244161B1 (ko) 반도체 소자의 배선 구조물 및 그 형성 방법
US11876043B2 (en) Semiconductor devices having vias on a scribe lane region
US20240155830A1 (en) Semiconductor devices and methods of manufacturing the same
US6878614B2 (en) Methods of forming integrated circuit devices including fuse wires having reduced cross-sectional areas and related structures
KR100678634B1 (ko) 반도체 소자 및 그 제조 방법
US6930341B2 (en) Integrated circuits including insulating spacers that extend beneath a conductive line
US7811921B2 (en) Semiconductor devices having a trench in a side portion of a conducting line pattern and methods of forming the same
TW202230605A (zh) 具有基底穿孔的積體晶片及其形成方法
KR100714483B1 (ko) 반도체 메모리 소자 및 그 제조 방법
KR20110137227A (ko) 반도체 소자의 제조 방법
US7633136B2 (en) Semiconductor device and method of manufacturing the same
KR20050008226A (ko) 바 형태의 스토리지 노드 콘택 플러그들을 갖는 디램 셀들및 그 제조방법
KR100791343B1 (ko) 반도체 소자 및 그 제조 방법
KR100593746B1 (ko) 디램의 커패시터들 및 그 형성방법들
US20240145399A1 (en) Semiconductor wafer including monitoring pattern structure with cover pattern layer and contact patterns disposed over monitoring pattern structure
CN117410231A (zh) 一种熔丝监测结构及其制备方法、半导体晶圆
KR20020015168A (ko) 반도체 장치의 자기 정렬 콘택 형성 방법
KR20070081641A (ko) 반도체 소자 제조 방법
KR20020075002A (ko) 퓨즈 영역을 갖는 반도체 장치 및 그 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee