KR100714483B1 - 반도체 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
레이저 리페어 공정시 잔류물이 발생하는 것을 방지할 수 있는 반도체 메모리 소자 및 그 제조 방법이 제공된다. 반도체 메모리 소자는 퓨즈 영역의 기판 상에 형성된 절연막 및 절연막 상에 위치하며 레이저 빔의 에너지를 흡수하여 열 폭발하는 물질로 형성된 도전 패턴과, 도전 패턴 상에 위치하여 도전 패턴의 상면과 접촉되는 금속 패턴으로 이루어진 퓨즈를 포함한다.
퓨즈, 리페어, 열 폭발
Description
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 순서대로 나타낸 도면이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 8 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조 방법을 순서대로 나타낸 도면이다.
<도면의 주요 부분에 관한 부호의 설명>
200, 300: 제 4 층간 절연막 212a, 212c: 도전 패턴
214a, 214c, 312a, 312c: 장벽 금속 패턴
216a, 216c, 314a, 314c: 금속 패턴
218a, 316a: 캡핑 패턴 332a, 332c: 스페이서
220a, 340a: 제 1 배선 220c, 340c: 퓨즈
30, 350: 제 5 층간 절연막 240, 360: 제 2 배선
250, 370: 보호막 260, 380: 개구부
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 리페어 공정시 잔류물이 발생하는 것을 방지할 수 있는 반도체 메모리 소자 및 그 제조 방법이 제공된다.
일반적으로 반도체 메모리 소자는 기판 상에 설정된 회로 패턴을 반복적으로 형성하여 집적 회로를 갖는 셀(cell)들을 형성하는 패브리케이션(fabrication; FAB) 공정과, 셀들이 형성된 기판을 칩(chip) 단위로 패키징(packaging)하는 어셈블리(assembly) 공정을 수행하여 제조된다.
그리고 패브리케이션 공정과 어셈블리 공정 사이에는 기판 상에 형성된 셀들의 전기적 특성을 검사하는 공정(electrical die sorting; EDS)을 수행한다.
각 셀들의 전기적 특성을 검사하는 공정을 통하여 불량 셀을 선별할 수 있다. 여기서, 선별된 불량 셀들은 리페어(repair) 공정을 수행함으로써 미리 제작된 리던던시 셀(redundancy cell)로 대체되므로, 실제 칩 동작시 정상적으로 동작하여 반도체 메모리 소자의 수율을 향상시킬 수 있다.
이러한 리페어 공정은 불량 셀에 연결된 배선 부분에 레이저 빔을 조사하여 단선시킴으로써 수행된다. 이 때, 레이저 빔에 의해 끊어지는 배선을 퓨즈(fuse)라 하며, 이러한 퓨즈들 밀집된 부분을 퓨즈 영역이라 한다.
이러한 퓨즈는 최근에 반도체 메모리 소자의 집적도가 높아짐에 따라 반도체 메모리 소자 내에서 상대적으로 상부에 위치하는 금속 배선이나 캐패시터의 전극용 도전층을 사용한다.
그러나 금속 배선을 이용하는 종래의 퓨즈는 장벽 금속층(barrier metal layer)과 금속층(metal layer)에 의해 형성되어 있기 때문에 리페어 공정 수행시 장벽 금속층이 레이저 빔에 의해 완전히 컷팅(cutting)되지 않는다. 따라서 리페어 공정 후 잔류물(residue)이 발생되어 반도체 메모리 소자에 누설 전류(leakage current)가 발생될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 리페어 공정시 잔류물이 발생하는 것을 방지할 수 있는 반도체 메모리 소자를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 이러한 반도체 메모리 소자를 제조하는 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 메모리 소자는 퓨즈 영역의 기판 상에 형성된 절연막 및 절연막 상에 위치하며 레이저 빔의 에너지를 흡수하여 열 폭발하는 물질로 형성된 도전 패턴과, 도전 패턴 상에 위치하여 도전 패턴의 상면과 접촉되는 금속 패턴으로 이루어진 퓨즈를 포함한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도 체 메모리 소자 제조 방법은 퓨즈 영역의 절연막 상에 레이저 빔의 에너지를 흡수하여 열 폭발되는 물질로 이루어진 도전막을 증착하는 단계, 도전막 상에 금속막을 증착하는 단계 및 결과물을 절연막이 노출될 때까지 부분 식각하여 도전 패턴과 금속 패턴이 적층된 구조를 포함하는 퓨즈를 형성하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 메모리 소자는 퓨즈 영역의 기판 상에 위치하는 절연막 및 절연막 상에 형성되고 저면 일부가 노출된 금속 패턴과 노출된 금속 패턴의 저면과 측벽에 형성되고 레이저 빔의 에너지를 흡수하여 열 폭발하는 물질로 형성된 스페이서를 포함하는 퓨즈를 포함한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 반도체 메모리 소자 제조 방법은 퓨즈 영역의 절연막 상에 저면 일부가 노출된 금속 패턴을 형성하는 단계 및 노출된 금속 패턴의 저면과 측벽에 레이저 빔의 에너지를 흡수하여 폭발하는 물질로 이루어진 스페이서를 형성하여 퓨즈를 완성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 도 1 내지 도 6을 참조하여 본 발명의 일 실시예에 의한 반도체 메모리 소자 및 그 제조 방법에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 1에 도시된 바와 같이, 기판(100)에는 활성 영역과 필드 영역을 구분하는 소자 분리막(102)이 형성되어 있으며, 셀 어레이 영역 및 주변 회로 영역의 기판(100) 상에는 게이트 전극(104a. 104b)들이 위치한다. 그리고 게이트 전극(104a, 104b)들 사이의 기판(100)에는 불순물 영역(미도시)이 위치한다.
이와 같은 게이트 전극들(104a, 104b) 상부에는 게이트 전극들(104a, 104b)을 덮는 제 1 층간 절연막(110)이 위치하며, 제 1 층간 절연막(110) 내에는 불순물 영역(미도시)과 비트 라인(124a)을 전기적으로 연결하기 위한 비트 라인 콘택 패드(112a)와 캐패시터(140)의 하부 전극(142)과 불순물 영역(미도시)을 전기적으로 연결하기 위한 하부 전극 콘택 패드(112b)가 형성되어 있다.
제 1 층간 절연막(110) 상에는 비트 라인(124a)과 비트 라인 콘택 패드(112a)를 전기적으로 연결하는 비트 라인 콘택(122a)을 포함하는 제 2 층간 절연막(120)이 위치한다. 그리고 주변 회로 영역의 제 1 층간 절연막(110)과 제 2 층간 절연막(120) 내에는 주변 회로 영역의 배선(124b)을 불순물 영역(미도시) 및 게이트 전극(104b)과 연결하기 위한 콘택들(122b, 122c)이 형성되어 있다.
제 2 층간 절연막(120) 상에는 비트 라인 콘택(122a)과 연결되는 비트 라인(124a) 및 주변 회로 영역에 위치하는 콘택(122b, 122c)들과 연결되는 배선(124b)을 포함하는 제 3 층간 절연막(130)이 위치한다. 그리고 셀 어레이 영역의 제 2 및 제 3 층간 절연막(120, 130) 내에는 제 1 층간 절연막(110) 내에 위치하는 하부 전극 콘택 패드(112b)와 하부 전극(142)을 연결하는 하부 전극 콘택(132)이 형성되어 있다.
그리고, 제 3 층간 절연막(130) 상에는 하부 전극 콘택(132)과 전기적으로 연결되는 하부 전극(142)과, 하부 전극(142)을 따라 컨포말하게 형성된 유전막(144) 및 상부 전극(146)으로 구성된 실린더형(cylinder type) 캐패시터(140)가 위치한다. 캐패시터(140)는 스택형(stack type) 과 같이 다른 형태를 가질 수 있다. 그리고 캐패시터(140) 상부에는 제 4 층간 절연막(200)이 위치한다.
또한, 제 4 층간 절연막(200) 상의 셀 어레이 영역 및 주변 회로 영역에는 제 1 배선(220a)이 위치하고, 퓨즈 영역에는 퓨즈(220c)가 위치한다. 그리고 퓨즈(220c)는 리페어 공정시 레이저 빔의 에너지를 흡수하여 열 폭발(thermal explosion)하는 물질로 형성된 도전 패턴(212c)과 도전 패턴(212c) 상에 금속 패턴(216c)이 적층된 구조로 형성되어 있다. 또한 퓨즈(220c)에는 도전 패턴(212c)과 금속 패턴(216c) 사이에 금속 패턴(216c)의 산화를 방지하기 위한 장벽 금속 패턴(214c)이 형성되어 있다.
이 때, 열 폭발이란 리페어 공정시 레이저 빔의 에너지를 흡수하여 도전 패턴(212c)의 온도가 일정 온도 이상 증가하면 고체 상태의 도전 패턴(212c)이 기체 상태로 변화하면서 상부에 위치하는 금속 패턴(214c, 216c)을 블로잉(blowing)하는 것이다. 따라서, 반도체 메모리 소자의 리페어 공정시 도전 패턴(212c)이 레이저 빔의 에너지를 흡수하여 열 폭발함으로써 상부에 위치하는 금속 패턴(216c) 및 장벽 금속 패턴(214c)의 잔류물이 잔류하는 것을 방지할 수 있다.
이와 같은 도전 패턴(212c)은 폴리 실리콘으로 형성되며, 금속 패턴(216c은 알루미늄(Al), 텅스텐(W) 또는 구리(Cu)로 형성된다. 장벽 금속 패턴(214c)은 티타늄(Ti), 탄탈륨(Ta), 질화 티타늄(TiN), 질화 타탈륨(TaN) 등과 같은 내화 금속 또는 내화 금속 화합물로 형성되거나, 내화 금속 및 내화 금속 화합물로 이루어진 복합막으로 형성된다.
그리고, 셀 어레이 영역 및 주변 회로 영역의 제 5 층간 절연막(200) 상에 위치하는 제 1 배선(220a) 또한 퓨즈(220c)와 동일층에 형성됨으로써 퓨즈(220c)와 동일하게 도전 패턴(212a)과 장벽 금속 패턴(214a) 및 금속 패턴(216a)의 적층 구조로 형성된다. 그리고 제 1 배선(220a)은 금속 패턴(218a) 상부에 금속 패턴(216a)의 손상을 방지하는 캡핑 패턴(218a)을 더 포함하고 있다. 이 때, 제 1 배선(220a)의 장벽 금속 패턴(214a) 하부에 위치하는 도전 패턴(212a)과 제 5 층간 절연막(200) 내에는 캐패시터의(140) 상부 전극(146) 또는 주변 회로 영역의 배선과(124b) 제 1 배선(220a)을 전기적으로 연결하는 콘택들(202a, 202b)이 위치한다.
또한, 제 1 배선(220a)의 상부에는 제 5 층간 절연막(230)이 위치하며, 셀 어레이 영역의 제 5 층간 절연막(230) 상에는 제 1 배선(220a)과 전기적으로 연결되는 제 2 배선(240)이 위치한다. 그리고 제 2 배선(240) 상에는 제 2 배선(240)을 덮는 보호막(250)이 위치한다. 이 때, 제 5 층간 절연막(230) 및 보호막(150)의 퓨즈 영역에는 퓨즈(220c)를 노출시키는 개구부(260)가 형성되어 있다.
이하, 도 2 내지 도 6을 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 소자 제조 방법에 대해 설명하면 다음과 같다. 도 2 내지 도 6은 본 발명의 일 실시예에 따른 반도체 메모리 제조 방법을 순서대로 나타낸 도면이다.
먼저, 도 2에 도시된 바와 같이, 기판(100) 상에 각 메모리 셀을 분리하기 위한 소자 분리 공정을 수행하여 소자 분리막(102)을 형성한다. 이에 따라 기판(100)을 활성 영역과 필드 영역으로 구분할 수 있다. 소자 분리 공정에 이용되는 공정으로는 LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정이 이용된다.
그리고, 소자 분리막(102)이 형성된 기판(100) 상에 일반적인 방법을 이용하여 게이트 전극들(104a, 104b)을 형성한다. 이 때, 게이트 전극들(104a, 104b)은 셀 어레이 영역 및 주변 회로 영역 상에 위치한다.
그리고 나서, 게이트 전극(104a, 104b)들을 이온 주입 마스크로 이용하여 기판(100)에 붕소(B) 또는 인(P)을 이온 주입함으로써 불순물 영역들(미도시)을 형성한다. 그리고 게이트 전극들(104a, 104b)이 형성된 기판(100) 상에 질화 실리콘막을 증착한 다음 이방성 식각하여 게이트 전극들(104a, 104b) 측벽에 게이트 스페이서를 형성한다.
다음으로, 기판(100) 상에 산화물로 이루어진 절연막을 증착한 다음 화학 기계적 연마 공정에 의해 평탄화시킴으로써 제 1 층간 절연막(110)을 형성한다. 그리 고 제 1 층간 절연막(110) 상부에 비트 라인 콘택 패드(112a) 및 하부 전극 콘택 패드(112b)를 형성하기 위한 포토레지스트 패턴(미도시)을 형성하고, 제 1 층간 절연막(110)을 부분 식각함으로써 셀 어레이 영역의 불순물 영역(미도시)을 노출시킨다. 그리고 나서, 전면에 화학 기상 증착 공정을 수행하여 도전성 물질을 증착한 다음 제 1 층간 절연막(110)이 노출될 때까지 전면에 화학 기계적 연마 공정이나 에치 백 공정을 수행한다. 이와 같이 수행함으로써 비트 라인 콘택 패드(112a) 및 하부 전극 콘택 패드(112b)가 형성된다. 이와 같이 형성된 비트 라인 콘택 패드(112a) 및 하부 전극 콘택 패드(112b)는 불순물 영역(미도시)과 전기적으로 연결된다. 이 때, 비트 라인 콘택 패드(112a) 및 하부 전극 콘택 패드(112b)를 형성하는 도전성 물질로는 불순물이 도핑된 폴리 실리콘 또는 텅스텐 등이 이용된다.
다음으로, 결과물 상부에 제 2 층간 절연막(120)을 형성하고, 제 2 층간 절연막(120) 상부에 비트 라인 콘택(122a) 및 주변 회로 영역의 배선 콘택(122b)을 형성하기 위한 포토레지스트 패턴(미도시)을 형성한다. 그리고 나서, 제 2 층간 절연막(120)을 부분 식각하여 비트 라인 콘택 패드(112a)를 노출시키고, 주변 회로 영역의 제 2 층간 절연막(120) 및 제 1 층간 절연막(110)을 순차적으로 부분 식각하여 주변 회로 영역의 게이트 전극(104b) 및 주변 회로 영역의 불순물 영역(미도시)을 노출시킨다. 그리고 나서 전면에 도전성 물질을 증착하고 평탄화하여 비트 라인 콘택(122a) 및 주변 회로 영역의 배선 콘택(122b)을 형성한다.
다음으로 제 2 층간 절연막(120) 상에 도전막을 증착하고 사진 식각 공정을 수행함으로써 비트 라인(124a)과 주변 회로 영역의 배선(124b)을 형성한다. 이 때, 제 2 층간 절연막(120) 상에 위치하는 비트 라인(124a) 및 주변 회로 영역의 배선(124b)은 제 2 층간 절연막(120) 내에 형성된 비트 라인 콘택(122a) 및 주변 회로 영역의 배선 콘택(122b)과 전기적으로 연결된다. 그리고 결과물 전면에 평탄화된 제 3 층간 절연막(130)을 형성한다.
그리고, 제 3 층간 절연막(130) 상에 포토레지스트 패턴(미도시)을 형성하고 제 3 층간 절연막(130) 및 제 2 층간 절연막(120)을 순차적으로 부분 식각함으로써 하부에 위치한 하부 전극 콘택 패드(112a)를 노출시킨다. 그리고 결과물 전면에 도전성 물질을 증착한 다음 평탄화 공정을 수행하여 하부 전극 콘택 패드(112a)와 전기적으로 연결되는 하부 전극 콘택(132)을 형성한다.
다음으로 제 3 층간 절연막(130) 상에 캐패시터(140)를 형성한다. 이 때, 캐패시터(140)는 스택형(stack type), 실린더형(cylinder type) 등의 다양한 형태로 형성될 수 있다. 본 발명의 일 실시예에서는 실린더형 캐패시터(140)를 형성한다.
따라서, 제 3 층간 절연막(130) 상에 몰드용 희생막(미도시)을 형성하고 몰드의 측벽 및 상부에 하부 전극용 도전막을 증착한 다음 갭 필링 특성이 좋은 절연막(미도시)을 증착한다. 그리고 나서, 몰드용 희생막(미도시)이 노출될 때까지 평탄화하고 절연막 및 몰드용 희생막을 제거하여 실린더 형태의 하부 전극(142)을 형성한다. 그리고 하부 전극(142)의 표면에 유전막(144) 및 상부 전극용 도전막(146)을 증착한 다음 패터닝 하여 캐패시터(140)를 완성한다.
이와 같이, 셀 어레이 영역에 위치하는 캐패시터(140)를 형성한 다음, 결과물 전면에 산화물로 이루어진 절연막을 증착한다. 그리고 화학 기계적 연마 또는 에치 백과 같은 평탄화 공정을 수행하여 제 4 층간 절연막(200)을 형성한다. 이 때, 제 4 층간 절연막(200)은 BSG(Borosilicate Glass)막, PSG(PhosphoSilicate Glass) 막, BPSG(BoroPhosphoSilicate Glass)막, USG(Undoped Silicate Glass)막, TEOS(TetraEthlyOrthoSilicate Glass)막, O3-TEOS막 또는 PE(Plasma Enhanced)-TEOS막 등으로 형성된다.
그리고 제 4 층간 절연막(200) 상부에 레이저 빔의 에너지를 흡수하여 열 폭발하는 물질로 형성된 도전막(212)을 형성한다. 이 때, 도전막(212)은 폴리 실리콘막으로 형성되는 것이 바람직할 것이다.
그리고 나서, 도 3에 도시된 바와 같이, 도전막(212) 및 제 4 층간 절연막(200)을 부분 식각하여 캐패시터(140)의 상부 전극(146) 및 주변 회로 영역의 배선(124b)의 일부를 노출시킨다. 그리고 결과물 전면에 도전성 물질을 증착하고 도전막(212)이 노출될 때까지 평탄화하여 배선용 콘택들(202a, 202b)을 형성한다. 이 때, 배선용 콘택(202a, 202b)은 불순물이 도핑된 폴리 실리콘 또는 텅스텐 등으로 형성될 수 있다.
다음으로, 도 4에 도시된 바와 같이, 배선용 콘택(202a, 202b)의 일부를 포함하는 도전막(212) 상에 장벽 금속막(214), 금속막(216) 및 캡핑막(218)을 순차적으로 적층한다. 장벽 금속막(214)은 상부에 형성되는 금속막(216)의 금속 물질이 확산되거나 산화되는 것을 방지하기 위한 것으로써 티타늄(Ti), 탄탈륨(Ta), 질화 티타늄(TiN), 질화 타탈륨(TaN) 등과 같은 내화 금속 또는 내화 금속 화합물로 형 성되거나, 내화 금속 및 내화 금속 화합물로 이루어진 복합막으로 형성된다. 그리고 금속막(216)은 알루미늄(Al), 텅스템(W) 또는 구리(Cu) 등으로 형성되며, 금속막(216) 상부에 위치하여 금속막(216)의 손상을 방지하는 캡핑막(218)은 장벽 금속막(214)과 동일한 물질로 형성될 수 있다.
그리고 나서, 도 5에 도시된 바와 같이, 캡핑막(218) 상부에 제 1 배선(220a) 및 퓨즈 패턴(220b)를 형성하기 위한 포토레지스터 패턴(미도시)을 형성하고 캡핑막(218), 금속막(216), 장벽 금속막(214) 및 도전막(212)을 순차적으로 부분 식각하여 제 4 층간 절연막(200) 상에 제 1 배선(220a) 및 퓨즈 패턴(220b)을 형성한다. 이 때, 제 1 배선(220a)은 제 4 층간 절연막(200) 내에 형성된 배선용 콘택(202a, 202b)들과 연결된다.
다음으로, 도 6에 도시된 바와 같이, 제 4 층간 절연막(200) 상에 위치한 제 1 배선(220a) 및 퓨즈 패턴(220b)을 덮는 제 5 층간 절연막(230)을 형성한다. 그리고 제 5 층간 절연막(230) 내에 배선과 배선을 연결하는 콘택(232)을 형성하고, 상부에 제 2 배선용 금속막을 증착한 다음 패터닝하여 셀 어레이 영역 및 주변 회로 영역에 위치하는 제 2 배선(240)을 형성한다. 이 때, 제 2 배선(240)의 하부에 장벽 금속막이 형성될 수 있으며 상부에 캡핑막이 형성될 수 있다. 그리고 나서, 결과물 전면을 덮는 보호막(250)을 증착한다.
다음으로, 보호막(250) 상에 퓨즈 패턴(220b)를 노출시키기 위한 포토레지스트 패턴(미도시)을 형성한다. 그리고 제 4 층간 절연막(200) 및 퓨즈 패턴(220b) 상부가 노출될 때가지 보호막(250) 및 제 5 층간 절연막(230)을 순차적으로 부분 식각하여 개구부(260)를 형성한다. 그리고 나서, 퓨즈 패턴(220b)의 일부를 건식 식각한다. 즉, 퓨즈 패턴(220b)의 캡핑 패턴(218b) 및 금속 패턴(216b) 일부를 제거한다. 이 때, 금속 패턴(216b)의 최초 두께의 절반까지 제거하는 것이 바람질할 것이다. 따라서, 도 1에 도시된 바와 같이, 레이저 빔의 에너지를 흡수하여 열 폭발하는 물질로 형성된 도전 패턴(212c)과 금속 패턴(214c, 216c)의 적층 구조를 갖는 퓨즈(220c)가 완성된다.
이와 같이 형성된 퓨즈(220c)는 리페어 공정시 레이저 빔이 퓨즈(220c) 상부로 조사되면, 퓨즈(220c)의 하부에 위치한 폴리 실리콘으로 형성된 도전 패턴(212c)의 온도가 상승한다. 그리고 도전 패턴(212c)의 온도가 일정 온도 이상으로 상승되면 고체 상태의 도전 패턴(212c)이 기체 상태로 변화되면서 열 폭발한다. 따라서 상부에 위치한 금속 패턴(214c, 216c)이 블로잉된다. 따라서, 레이저 빔 조사시 고체 및 액체 상태를 거쳐 기체 상태로 변화하는 금속 패턴(214c, 216c)의 잔류 물질이 잔류하지 않는다.
이하, 도 7 내지 도 13을 참조하여 본 발명의 다른 실시예에 의한 반도체 메모리 소자 및 그 제조 방법에 대해 상세히 설명한다. 설명의 편의상, 상기 일 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다.
도 7은 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 단면도이다.
도 7에 도시된 바와 같이, 기판(100) 상에 위치하는 게이트 전극(104a, 104b), 비트 라인(124a), 캐패시터(140) 및 콘택들(112a, 112b, 122a, 122b, 132) 의 구조는 본 발명의 일 실시예와 동일한 구조를 갖는다.
그리고, 캐패시터(140) 상부에는 제 4 층간 절연막(300)이 위치하며 제 4 층간 절연막(300) 상에는 제 1 배선(340a) 및 퓨즈(340c)가 형성되어 있다. 퓨즈(340c)는 저면의 양측이 노출된 금속 패턴(314c)과 노출된 금속 패턴(314c)의 저면과 측벽에 형성된 스페이서(332)를 포함한다. 보다 상세히 설명하면, 금속 패턴(314c) 하부에는 금속 패턴(314c)의 손상을 방지하기 위한 장벽 금속 패턴(312)이 형성되어 있다. 따라서 실질적으로 장벽 금속 패턴(312c) 저면의 양측이 노출되어 있으며, 장벽 금속 패턴(312c)의 노출된 저면과 장벽 금속 패턴(312c) 및 금속 패턴(314c)의 측벽에 스페이서(332c)가 위치한다. 그리고 장벽 금속 패턴(312c)의 저면 중앙은 층간 절연막이 위치한다. 즉, 퓨즈 영역의 제 4 층간 절연막(300) 상부는 돌출된 패턴을 갖는다.
이와 달리, 퓨즈(340c)는 금속 패턴(314c)의 저면 양측이 노출되어 있고 저면 중앙에만 장벽 금속 패턴(312c)가 위치할 수 있다. 그리고 스페이서(332c)는 노출된 금속 패턴(314c)의 저면과 금속 패턴(314c)의 측벽에 형성될 수 있다.
이와 같은 퓨즈(340c)의 스페이서(332c)는 레이저 빔의 에너지를 흡수하여 열 폭발하는 물질로 형성되어 있다. 따라서 리페어 공정시 레이저 빔이 퓨즈(340c) 상부로 조사되면 스페이서(332c)가 레이저 빔의 에너지를 흡수하여 온도가 증가한다. 그리고 스페이서(332c)의 온도가 일정 이상 온도로 증가하게 되면 고체 상태의 스페이서(332c)가 기체 상태로 변화하면서 상부 및 내부에 위치하는 장벽 금속 패턴(312c) 및 금속 패턴(314c)의 잔류물을 블로잉시킨다.
그리고, 퓨즈(340c)의 장벽 금속 패턴(312c)은 티타늄(Ti), 탄탈륨(Ta), 질화 티타늄(TiN), 질화 타탈륨(TaN) 등과 같은 내화 금속 또는 내화 금속 화합물로 형성되거나, 내화 금속 및 내화 금속 화합물로 이루어진 복합막으로 형성된다. 또한 금속 패턴은 금속 패턴(216c)은 알루미늄(Al), 텅스텐(W) 또는 구리(Cu)로 형성되며, 스페이서(332c)는 폴리 실리콘으로 형성된다.
또한, 제 4 층간 절연막(300)의 셀 어레이 영역에는 제 1 배선(340a)이 위치하며, 제 1 배선(340a)은 퓨즈(340c)의 구조를 포함하고 있다. 즉, 제 1 배선(340a)은 저면 일부가 노출된 금속 패턴(314a)과 노출된 저면 및 측벽에 형성된 스페이서(332a)를 포함한다. 보다 상세히 설명하면, 제 1 배선(340a)은 장벽 금속 패턴(312a), 금속 패턴(314a) 및 캡핑 패턴(316a)이 적층되어 있으며 하부에 위치한 장벽 금속 패턴(312a)의 저면 일부가 노출되어 있다. 그리고 스페이서(332a)가 노출된 장벽 금속 패턴(312a)의 저면과 적층된 장벽 금속 패턴(312a), 금속 패턴(314a) 및 캡핑 패턴(316a)의 측벽에 위치한다.
그리고 노출되지 않은 장벽 금속 패턴(312a)의 저면에는 배선용 콘택(302a, 302b)이 위치한다. 즉, 배선용 콘택(302a, 302b) 상부의 일부가 스페이서(332a)에 의해 둘러싸여 있으며, 하부는 제 4 층간 절연막(300) 내에 위치한다.
이와 같은 제 1 배선(340a) 상부에는 제 5 층간 절연막(350)이 위치하며, 셀 어레이 영역의 제 5 층간 절연막(350) 상에는 제 2 배선(360)이 위치한다. 이 때, 제 2 배선(360)과 제 1 배선(360)은 콘택에 의해 전기적으로 연결된다. 그리고 제 2 배선(360) 상부에는 제 2 배선(360)을 덮는 보호막(370)이 위치한다. 이와 같은 제 5 층간 절연막(350) 및 보호막(370)의 퓨즈 영역에는 퓨즈(340c)를 노출시키는 개구부(380)가 형성되어 있다.
이하, 도 8 내지 도 13을 참조하여 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조 방법에 대해 설명하면 다음과 같다. 도 8 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 메모리 소자의 제조 방법을 순서대로 나타낸 도면이다.
도 8에 도시된 바와 같이, 기판(100) 상에 게이트 전극(104a, 104b), 비트 라인(124a), 콘택들(112a, 112b, 122a, 122b, 122c, 132), 및 캐패시터(140)를 형성하는 방법은 일 실시예에서의 형성 방법과 동일하므로 설명을 생략한다. 그러므로, 캐패시터(140)를 형성한 다음 결과물 전면에 산화물을 증착하고 평탄화하여 제 4 층간 절연막(300)을 형성한다. 이 때, 제 4 층간 절연막(300)은 BSG(Borosilicate Glass)막, PSG(PhosphoSilicate Glass) 막, BPSG(BoroPhosphoSilicate Glass)막, USG(Undoped Silicate Glass)막, TEOS(TetraEthlyOrthoSilicate Glass)막, O3-TEOS막 또는 PE(Plasma Enhanced)-TEOS막 등으로 형성된다.
그리고 나서, 제 4 층간 절연막(300) 상에 배선용 콘택(302a, 302b)을 형성하기 위한 포토레지스트 패턴(미도시)을 형성한다. 그리고 포토레지스트 패턴(미도시)을 식각 마스크로 이용하여 캐패시터(140)의 상부 전극(146) 및 주변 회로 영역의 배선(124b)이 노출될 때까지 제 4 층간 절연막(300) 및 제 3 층간 절연막(130) 을 부분 식각한다. 그리고 도전성 물질을 전면에 증착한 다음 제 4 층간 절연막(300)이 노출될 때까지 평탄화 공정을 수행하여 배선용 콘택들(302a, 302b)을 형성한다. 이 때, 제 4 층간 절연막(300)을 채우는 도전성 물질로는 불순물이 도핑된 폴리 실리콘 또는 텅스텐 등이 이용된다.
다음으로, 도 9에 도시된 바와 같이, 배선용 콘택(302a, 302b)들이 형성된 제 4 층간 절연막(300) 상에 장벽 금속막(312), 금속막(314) 및 캡핑막(316)을 순차적으로 증착한다. 이 때, 장벽 금속막(312)은 상부에 형성되는 금속막(314)의 금속 물질이 확산되거나 산화되는 것을 방지하기 위한 것으로써 티타늄(Ti), 탄탈륨(Ta), 질화 티타늄(TiN), 질화 타탈륨(TaN) 등과 같은 내화 금속 또는 내화 금속 화합물로 형성되거나, 내화 금속 및 내화 금속 화합물로 이루어진 복합막으로 형성된다. 그리고 금속막(116)은 알루미늄(Al), 텅스템(W) 또는 구리(Cu) 등으로 형성되며, 금속막(314) 상부에 위치하여 금속막(314)의 손상을 방지하는 캡핑막(316)은 장벽 금속막(312)과 동일한 물질로 형성될 수 있다.
그리고 나서, 도 10에 도시된 바와 같이, 캡핑막(316) 상부에 제 1 배선(340a) 및 퓨즈 패턴(340b)를 형성하기 위한 포토레지스터 패턴(미도시)을 형성하고, 캡핑막(316), 금속막(314) 및 장벽 금속막(312)을 순차적으로 부분 식각하여 제 4 층간 절연막(300) 상에 제 1 배선 패턴(320a) 및 퓨즈 패턴(320b)을 형성한다. 이 때, 제 1 배선(320a)은 제 4 층간 절연막(300) 내에 형성된 배선용 콘택(302a, 302b)들과 연결된다.
다음으로, 도 11에 도시된 바와 같이, 제 4 층간 절연막(300)을 습식 식각하 는 식각 용액을 이용하여 결과물을 습식 식각함으로써 제 4 층간 절연막(300)의 일부를 제거한다. 이 때, 퓨즈 패턴(320b)의 저면 일부가 노출되도록 언더컷(under cut)을 발생시킨다. 즉, 퓨즈 패턴(320b)에 포함된 장벽 금속 패턴(312a) 일부가 노출된다. 그리고 퓨즈 패턴(320b) 하부에 위치하던 제 4 층간 절연막(300)의 일부가 남아 절연막 패턴(322)을 형성함으로써 퓨즈 패턴(320a)을 지지한다. 또한, 결과물 전면을 습식 식각함으로써 제 1 배선 패턴(320a) 저면의 일부도 노출된다.
이와 같이 제 1 배선 패턴(320a) 및 퓨즈 패턴(320b)의 저면 일부를 노출시킨 다음, 도 12에 도시된 바와 같이, 제 1 배선 패턴(320a) 및 퓨즈 패턴(320b)의 노출된 저면과 측벽에 스페이서(332a, 332b)를 형성한다. 이 때, 스페이서(332a, 332b)는 레이저 빔의 에너지를 흡수하여 열 폭발하는 물질인 폴리 실리콘으로 형성된다. 따라서, 도 11에 도시된 바와 같이, 저면의 일부와 측벽에 스페이서(332a, 332b)가 형성된 제 1 배선(340a) 및 퓨즈 패턴(340b)이 형성된다.
보다 상세히 설명하면, 저면의 일부가 노출되어 있는 제 1 배선 패턴(320a) 및 퓨즈 패턴(320b)의 상부에 레이저 빔의 에너지를 흡수하여 열 폭발하는 물질을 증착한다. 즉, 폴리 실리콘을 증착하고, 제 4 층간 절연막(300)이 노출될 때까지 이방성 식각한다. 따라서 노출된 저면의 일부가 폴리 실리콘으로 채워지며 측벽에 스레이서(332a, 332b)가 형성된다.
이상, 본 발명의 다른 실시예에서 저면의 일부와 측벽에 스페이서(332a, 332b)가 형성된 제 1 배선 패턴(340a) 및 퓨즈 패턴(340b)을 형성할 때 제 4 층간 절연막(300)을 습식 식각하여 형성하였으나 본 발명은 이에 한정되지 않는다. 예를 들어, 장벽 금속 패턴과 금속 패턴의 적층 구조로 형성된 퓨즈에서 장벽 금속 패턴의 양측 일부를 제거하고, 금속 패턴의 저면 일부를 노출시킨 다음 노출된 금속 패턴의 저면과 측벽에 스페이서를 형성할 수도 있을것이다.
다음으로, 도 13에 도시된 바와 같이, 저면의 일부와 측벽에 스페이서(332a, 332b)가 형성된 제 1 배선(340a) 및 퓨즈 패턴(340b)을 덮는 제 5 층간 절연막(350)을 형성한다. 그리고 제 5 층간 절연막(350) 내에 배선과 배선을 연결하는 콘택(352)을 형성하고, 상부에 제 2 배선용 금속막을 증착한 다음 패터닝하여 제 2 배선(360)을 형성한다. 이 때, 제 2 배선(360)의 하부에 장벽 금속막이 형성될 수 있으며 상부에 캡핑막이 형성될 수 있다. 그리고 나서, 결과물 전면을 덮는 보호막(370)을 증착한다.
다음으로, 보호막(370) 상에 퓨즈 패턴(340b)를 노출시키기 위한 포토레지스트 패턴(미도시)을 형성한다. 그리고 제 4 층간 절연막(300) 및 퓨즈 패턴(340b) 상부가 노출될 때가지 보호막(370) 및 제 5 층간 절연막(350)을 순차적으로 부분 식각하여 개구부(380)를 형성한다. 그리고 나서, 퓨즈 패턴(340b)의 일부를 건식 식각한다. 즉, 퓨즈 패턴(340b)의 스페이서(332b), 캡핑막(316b) 및 금속막(314b) 일부를 제거한다. 이 때, 금속막(314b)의 최초 두께의 절반까지 제거하는 것이 바람질할 것이다. 따라서, 도 6에 도시된 바와 같이, 저면의 일부가 노출된 장벽 금속 패턴(312c), 장벽 금속 패턴 상에 위치한 금속 패턴(314c) 및 노출된 장벽 금속 패턴(312c)의 저면과 장벽 금속 패턴(312c) 및 금속 패턴(314c)의 측벽에 형성된 스페이서(332)를 포함하는 퓨즈(340c)가 완성된다.
따라서, 리페어 공정시 레이저 빔이 퓨즈(340c) 상부로 조사되면, 폴리 실리콘으로 형성된 스페이서(332)의 온도가 상승한다. 그리고 스페이서(332)의 온도가 일정 온도 이상으로 상승되면 고체 상태의 스페이서(332)이 기체 상태로 변화되면서 열 폭발한다. 따라서 스페이서(332c)의 상부 및 내부에 위치한 장벽 금속 패턴(312c) 및 금속 패턴(314c)이 블로잉된다. 따라서, 레이저 빔 조사시 고체 및 액체 상태를 거쳐 기체 상태로 변화하는 장벽 금속 패턴(312c) 및 금속 패턴(314c)의 잔류 물질이 잔류하지 않는다.
이상, 본 발명의 실시예들에서 퓨즈는 제 1 배선과 동일층에 형성된 것으로 설명하였으나 본 발명은 이에 한정되지 않는다. 예를 들어, 캐패시터의 상부 전극이 금속 물질로 형성되는 경우, 상부 전극과 동일층에 형성될 수 있다. 또한, 제 1 배선보다 상부에 위치하는 다른 배선들과 동일층에 형성될 수도 있을 것이다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 메모리 소자에 따르면 퓨즈 하부에 레이저 빔의 에너지를 흡수하여 열 폭발하는 물질로 형성된 도전 패턴이 형성되어 있어, 반도체 메모리 소자의 리페어 공정시 퓨즈에 레이저 빔이 조사되면 하부에 위 치한 도전 패턴이 열 폭발한다. 그러므로 도전 패턴의 열 폭발시 도전 패턴 상부에 위치하는 금속 패턴의 잔류물들이 블로잉된다.
따라서, 반도체 메모리 소자의 리페어 공정 후 금속 패턴의 잔류물이 존재하여 반도체 메모리 소자에 누설 전류가 발생하는 것을 방지할 수 있다.
Claims (29)
- 퓨즈 영역의 기판 상에 형성된 절연막; 및상기 절연막 상에 위치하며 레이저 빔의 에너지를 흡수하여 열 폭발하는 물질로 형성된 도전 패턴과, 상기 도전 패턴 상에 위치하여 상기 도전 패턴의 상면과 접촉되는 금속 패턴으로 이루어진 퓨즈를 포함하는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 절연막은 셀 어레이 영역에 위치하는 캐패시터 상부에 형성된 반도체 메모리 소자.
- 제 1 항에 있어서,셀 어레이 영역에 상기 퓨즈와 동일한 적층 구조를 포함하는 배선을 포함하는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 도전 패턴은 폴리 실리콘 패턴인 반도체 메모리 소자
- 제 1 항에 있어서,상기 도전 패턴과 상기 금속 패턴 사이에 장벽 금속 패턴을 더 포함하는 반 도체 메모리 소자.
- 퓨즈 영역의 절연막 상에 레이저 빔의 에너지를 흡수하여 열 폭발되는 물질로 이루어진 도전막을 증착하는 단계;상기 도전막 상에 상기 도전막의 상면과 접촉되는 금속막을 증착하는 단계; 및상기 결과물을 상기 절연막이 노출될 때까지 부분 식각하여 도전 패턴과 금속 패턴이 적층된 구조로 이루어진 퓨즈를 형성하는 단계를 포함하는 반도체 메모리 소자 제조 방법.
- 제 6 항에 있어서,상기 절연막은 셀 어레이 영역에 위치하는 캐패시터 상부에 형성되는 반도체 메모리 소자 제조 방법.
- 제 6 항에 있어서,셀 어레이 영역에 상기 퓨즈와 동일한 적층 구조를 포함하는 배선이 형성되는 반도체 메모리 소자 제조 방법.
- 제 6 항에 있어서,상기 도전막은 폴리 실리콘막인 반도체 메모리 소자 제조 방법.
- 제 6 항에 있어서,상기 금속막은 알루미늄, 텅스텐 또는 구리막인 반도체 메모리 소자 제조 방법.
- 제 6 항에 있어서,상기 도전막을 증착하는 단계 후 장벽 금속막을 증착하는 단계를 더 포함하는 반도체 메모리 소자 제조 방법.
- 제 11 항에 있어서,상기 장벽 금속막은 티타늄, 탄탈륨, 질화 티타늄, 질화 타탈륨 또는 이들의 조합으로 이루어진 단일막이거나 복합막인 반도체 메모리 소자 제조 방법.
- 퓨즈 영역의 기판 상에 위치하는 절연막; 및상기 절연막 상에 형성되고 저면 일부가 노출된 금속 패턴과 상기 노출된 금속 패턴의 저면과 측벽에 형성되고 레이저 빔의 에너지를 흡수하여 열 폭발하는 물질로 형성된 스페이서를 포함하는 퓨즈를 포함하는 반도체 메모리 소자.
- 제 13 항에 있어서,상기 절연막은 셀 어레이 영역에 위치하는 캐패시터 상부에 형성된 반도체 메모리 소자.
- 제 13 항에 있어서,셀 어레이 영역에 상기 퓨즈와 동일한 구조를 포함하는 배선을 포함하는 반도체 메모리 소자.
- 제 13 항에 있어서,상기 스페이서는 폴리 실리콘으로 이루어진 반도체 메모리 소자 제조 방법.
- 제 13 항에 있어서,상기 절연막과 상기 금속 패턴 사이에 장벽 금속 패턴을 더 포함하는 반도체 메모리 소자.
- 제 17 항에 있어서,상기 장벽 금속 패턴의 저면 일부가 노출된 반도체 메모리 소자.
- 제 18 항에 있어서,상기 노출된 장벽 금속 패턴의 저면과 측벽에 상기 스페이서가 형성된 반도체 메모리 소자.
- 퓨즈 영역의 절연막 상에 저면 일부가 노출된 금속 패턴을 형성하는 단계; 및상기 노출된 금속 패턴의 저면과 측벽에 레이저 빔의 에너지를 흡수하여 폭발하는 물질로 이루어진 스페이서를 형성하여 퓨즈를 완성하는 단계를 포함하는 반도체 메모리 소자 제조 방법.
- 제 20 항에 있어서,상기 절연막은 셀 어레이 영역에 위치하는 캐패시터 상부에 형성하는 반도체 메모리 소자 제조 방법.
- 제 20 항에 있어서,셀 어레이 영역에 상기 퓨즈와 동일한 구조를 포함하는 배선을 형성하는 반도체 메모리 소자 제조 방법.
- 제 20 항에 있어서, 상기 금속 패턴을 형성하는 단계는,상기 절연막 상에 금속막을 증착하고 패터닝하여 상기 금속 패턴을 형성하는 단계;결과물 전면을 습식 식각하여 상기 금속 패턴의 저면 일부를 노출시키는 단계; 및상기 금속 패턴의 저면 일부와 측벽에 스페이서를 형성하는 단계를 포함하는 반도체 메모리 소자 제조 방법.
- 제 23 항에 있어서,상기 금속막은 알루미늄, 텅스텐 또는 구리막인 반도체 메모리 소자 제조 방법.
- 제 23 항에 있어서,상기 스페이서는 폴리 실리콘인 반도체 메모리 소자 제조 방법.
- 제 23 항에 있어서,상기 절연막과 상기 금속막 사이에 장벽 금속막을 증착하는 단계를 더 포함하는 반도체 메모리 소자 제조 방법.
- 제 26 항에 있어서,상기 장벽 금속막를 상기 금속막과 동시에 패터닝하는 반도체 메모리 소자 제조 방법.
- 제 27 항에 있어서,상기 장벽 금속막의 저면 일부를 노출시키는 반도체 메모리 소자 제조 방법.
- 제 26 항에 있어서,상기 장벽 금속막은 티타늄, 탄탈륨, 질화 티타늄, 질화 타탈륨 또는 이들의 조합으로 이루어진 단일막이거나 복합막으로 형성되는 반도체 메모리 소자 제조 방법.
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