KR20080036269A - 상이한 높이를 갖는 콘택들을 구비하는 반도체 장치의 제조방법 - Google Patents

상이한 높이를 갖는 콘택들을 구비하는 반도체 장치의 제조방법 Download PDF

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Abstract

상이한 높이를 갖는 콘택들을 구비하는 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에 제1 층간 절연막을 형성하고, 제1 층간 절연막에 제1 콘택홀을 형성한 후, 제1 콘택홀 내에 제1 콘택을 형성한다. 제1 콘택 및 제1 층간 절연막의 일부 상에 보호막 패턴을 형성하고, 보호막 패턴과 제1 층간 절연막 상에 제2 층간 절연막을 형성한 다음, 제2 및 제1 층간 절연막을 부분적으로 식각하여 제2 콘택홀을 형성한다. 제2 층간 절연막을 부분적으로 식각하여 제1 콘택을 노출시키는 개구를 형성한 후, 제2 콘택홀 내에 제1 콘택 보다 높은 높이를 갖는 제2 콘택을 형성하고, 개구 내에 패드를 형성한다. 상이한 높이를 갖는 콘택들을 형성하기 위한 공정 동안 오정렬이 발생하거나 콘택의 임계 치수의 감소로 인하여 콘택에 접촉 불량이 발생하는 것을 방지할 수 있으며, 이에 따라, 반도체 장치의 신뢰성을 개선할 수 있으며, 반도체 장치의 제조에 소요되는 비용과 시간을 절감할 수 있다.

Description

상이한 높이를 갖는 콘택들을 구비하는 반도체 장치의 제조 방법{METHOD OF MANUFCATURING A SEMICONDUCTOR DEVICE INCLUDING CONTACTS HAVING DIFFERENT HEIGHTS}
도 1은 종래의 서로 다른 높이를 갖는 콘택들을 포함하는 반도체 장치를 제조하는 공정을 설명하기 위한 단면도이다.
도 2는 종래의 반도체 장치의 콘택들을 형성하는 공정에서 오정렬로 인하여 콘택에 접촉 불량이 발생한 상태를 나타내는 단면도이다.
도 3은 종래의 반도체 장치의 콘택들을 형성하는 공정에서 콘택들의 임계 치수의 감소로 인하여 접촉 불량이 발생한 상태를 나타내는 단면도이다.
도 4 내지 도 9는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>\
100 : 반도체 기판 105 : 제1 층간 절연막
110 : 제1 콘택홀 115 : 제1 도전막
120 : 제1 콘택 125 : 보호막 패턴
130 : 제2 층간 절연막 135 : 제2 콘택홀
140 : 개구 145 : 제2 콘택
150 : 연결 패드
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는, 서로 상이한 높이를 갖는 콘택들을 구비하면서도 이러한 콘택들의 접촉 불량을 방지할 수 있는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치의 집적도의 증가에 따른 반도체 장치의 디자인 룰 감소로 인하여 반도체 기판 상에 서로 다른 높이를 갖는 미세한 콘택들을 형성하는 과정이 점점 어려워지고 있다. 특히, 플래시 메모리 장치와 같은 불휘발성 메모리 장치에 있어서, 기판의 액티브 영역 및 비트 라인과 같은 하부 배선에 전기적으로 연결되는 콘택들, 예를 들면, DC 콘택 및 MC 콘택의 높이가 서로 차이가 나기 때문에 이와 같은 콘택들의 연결 불량(short fail)이 발생하는 문제점이 있다. 이러한 문제를 해결하기 위한 다양한 방법이 제안되고 있지만, 반도체 장치의 콘택들을 형성하는 공정 동안 오정렬(mis-alignment)이 발생하거나, 콘택들의 임계 치수(CD)가 감소되는 경우에는 콘택에 접촉 불량(short fail)이 야기된다.
도 1은 종래의 서로 다른 높이를 갖는 콘택들을 포함하는 반도체 장치를 제조하는 공정을 설명하기 위한 단면도이다.
도 1을 참조하면, 콘택 영역들을 갖는 반도체 기판(5) 상에 제1 층간 절연막(10)을 형성한 후, 제1 층간 절연막(10)을 식각하여 상기 콘택 영역을 노출시키 는 제1 콘택홀(15)을 형성한다.
제1 콘택홀(15)을 채우면서 제1 층간 절연막(10) 상에 제1 금속막(도시되지 않음)을 형성한 다음, 상기 제1 금속막을 부분적으로 제거하여 제1 콘택 홀(15)을 채우는 제1 콘택(20)을 형성한다.
제1 콘택(20)과 제1 층간 절연막(10) 상에 제2 층간 절연막(25)을 형성한 후, 제2 층간 절연막(25)과 제1 층간 절연막(10)을 부분적으로 식각하여 상기 콘택 영역을 노출시키는 제2 콘택홀(30)을 형성하는 동시에 제1 콘택(20)을 노출시키는 개구(35)를 형성한다.
도시되지는 않았으나, 제2 콘택홀(30)과 개구(35)을 채우면서 제2 층간 절연막(25) 상에 제2 금속막을 형성한 다음, 상기 제2 금속막을 부분적으로 제거하여 제2 콘택홀(30)을 매립하는 제2 콘택을 형성한다. 이와 동시에, 제1 콘택(20) 상에 개구(35)를 채우는 패드를 형성한다.
그러나, 전술한 종래의 반도체 장치의 제조 방법에 있어서, 도 2에 도시한 바와 같이,제2 콘택홀(30)을 형성하는 공정 동안 오정렬이 발생할 경우, 제1 콘택(20)과 상기 제2 콘택의 높이의 차이로 인해 개구(35)가 제1 콘택(20)뿐만 아니라 제1 콘택(20) 주위의 반도체 기판(5)까지 노출시키기 때문에, 후속하여 패드가 제1 콘택(20)에 인접하는 콘택 영역 상에도 형성되어 제1 콘택(20)에 접촉 불량이 야기되는 문제점이 있다.
또한, 도 3에 도시한 바와 같이, 제1 및 제2 콘택홀(10, 30)의 임계 치수가 감소할 경우에는 제2 콘택홀(30)을 형성하는 공정의 오정렬이 발생하지 않아도 보 다 큰 폭을 갖는 개구(35)가 제1 콘택(20) 주위의 반도체 기판(5)까지 노출시킴으로써, 결국 패드가 반도체 기판(5) 상에도 형성되는 제1 콘택(20)의 접촉 불량을 야기하게 된다.
본 발명의 일 목적은 보호막 패턴을 구비하여 상이한 높이를 갖는 콘택들의 접촉 불량을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 낮은 높이를 갖는 콘택 상에 보호막 패턴을 형성하여 콘택의 접촉 불량을 방지할 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 목적들을 달성하기 위하여, 본 발명에 따른 반도체 장치의 제조 방법에 있어서, 반도체 기판 상에 제1 층간 절연막을 형성하고, 상기 제1 층간 절연막에 제1 콘택홀을 형성한 후, 상기 제1 콘택홀 내에 제1 콘택을 형성한다. 상기 제1 콘택 및 상기 제1 층간 절연막의 일부 상에 보호막 패턴을 형성하고, 상기 보호막 패턴 및 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성한 다음, 상기 제2 층간 절연막 및 상기 제1 층간 절연막을 부분적으로 식각하여 제2 콘택홀을 형성한다. 상기 제2 층간 절연막을 부분적으로 식각하여 상기 제1 콘택을 노출시키는 개구를 형성한 다음, 상기 제2 콘택홀 내에 상기 제1 콘택보다 높은 높이를 갖는 제2 콘택을 형성하고, 상기 개구 내에 패드를 형성한다. 여기서, 상기 제2 콘택홀과 상기 개구는 동시에 형성될 수 있다.
본 발명의 일 실시예에 따른 상기 보호막 패턴을 형성하는 공정에 있어서, 상기 제1 콘택 및 상기 제1 층간 절연막 상에 보호막을 형성한 다음, 상기 보호막을 패터닝하여 상기 제1 콘택과 상기 제1 콘택 주변의 상기 제1 층간 절연막의 일부 상에 상기 보호막 패턴을 형성할 수 있다. 여기서, 상기 보호막은 상기 제1 층간 절연막에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 보호막은 질화물 또는 산질화물을 사용하여 형성될 수 있다.
본 발명에 따르면, 서로 상이한 높이를 갖는 콘택들을 형성하기 위한 공정 동안 오정렬이 발생하거나 콘택의 임계 치수의 감소로 인하여 콘택에 접촉 불량이 발생하는 것을 방지할 수 있다. 또한, 보호막 패턴을 이용하여 상기 콘택들을 형성하기 때문에 추가적인 사진 식각 공정을 요구하지 않고 서로 다른 높이를 갖는 콘택들을 불량 없이 용이하게 형성할 수 있다. 이에 따라, 상이한 높이를 갖는 콘택들을 구비하는 반도체 장치의 신뢰성을 개선할 수 있으며, 상기 반도체 장치의 제조에 소요되는 비용과 시간을 절감할 수 있다.
이하, 본 발명의 바람직한 실시예들에 따른 상이한 높이를 갖는 콘택들을 구비하는 반도체 장치 및 그 제조 방법에 대하여 첨부된 도면들을 참조하여 상세하게 설명하지만. 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 전극, 패턴 또는 구조물의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 패턴 또는 구조물이 기판, 각 층(막), 영역, 패턴 또는 구조물의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물이 직접 기판, 각 층(막), 영역, 패턴 또는 구조물 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패턴 또는 다른 구조물이 추가적으로 형성될 수 있다. 또한, 층(막), 영역, 패턴 또는 구조물들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 공정, 층(막), 영역, 패턴 또는 구조물을 구분하기 위한 것이다. 따라서 "제1" 및/또는 "제2"는 각 층(막), 영역, 패턴 또는 구조물에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 4 내지 도 9는 본 발명의 실시예들에 따른 상이한 높이를 갖는 콘택들을 구비하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 먼저 반도체 기판(100) 상에 제1 층간 절연막(105)을 형성한다. 제1 층간 절연막(105)은 산화물을 사용하여 형성된다. 예를 들면, 제1 층간 절연막(105)은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS 또는 HDP-CVD 산화물을 사용하여 형성된다. 또한, 제1 층간 절연막(105)은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정을 이용하여 형성된다.
본 발명의 실시예들에 있어서, 반도체 기판(100)에는 콘택 영역, 패드 및/또는 도전막 패턴을 포함하는 하부 구조물(도시되지 않음)이 형성될 수 있으며, 제1 층간 절연막(105)은 이러한 하부 구조물을 덮으면서 반도체 기판(100) 상에 형성된다.
통상적으로, 반도체 장치의 특성으로 인해 제1 층간 절연막(105) 상에 형성되는 복수의 전극들이나 복수의 도전막들 사이에는 서로 간에 단차가 발생한다. 또한, 상기 전극들 또는 상기 도전층들 서로 간의 연결을 위해서는 제1 층간 절연막(105) 상에 먼저 형성된 전극이나 도전막을 후속하여 형성되는 전극이나 도전층에 연결해야 하기 때문에 이러한 전극들 또는 도전막들을 일괄적인 한 번의 사진 식각 공정으로 형성하기는 어렵다. 이 경우, 먼저 형성된 전극이나 도전막에 대하여 후속하여 형성되는 전극이나 도전막을 정확하게 정열하는 것은 필수적인 요소이지만, 제1 층간 절연막(105)의 표면 상태나 작업자의 실수로 상기 전극들 또는 도전막들 사이에 오정렬(miss-alignment)이 발생할 수 있다.
사진 식각 공정으로 제1 층간 절연막(105)을 부분적으로 식각하여, 제1 층간 절연막(105)의 소정 부위에 제1 콘택홀(110)을 형성한다. 제1 콘택홀(110)은 반도체 기판(100) 상에 형성된 상기 하부 구조물을 노출시킨다. 예를 들면, 제1 콘택홀(110)은 반도체 기판(100) 상에 형성된 상기 콘택 영역을 노출시킨다.
제1 콘택홀(110)을 채우면서 제1 층간 절연막(105) 상에 제1 도전막(115)을 형성한다. 제1 도전막(115)은 금속, 금속 질화물 또는 불순물이 도핑된 폴리실리콘을 사용하여 형성된다. 예를 들면, 제1 도전막(115)은 텅스텐, 알루미늄, 티타늄, 탄탈륨, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물, 알루미늄 질화물 또는 티타늄 알루미늄 질화물을 사용하여 형성된다. 또한, 제1 도전막(115)은 화학 기상 증착(CVD) 공정, 스퍼터링 공정, 원자층 적층(ALD) 공정, 저압 화학 기상 증착(LPCVD) 공정, 전자 빔 증착 공정 또는 펄스 레이저 증착(PLD) 공정을 이용하여 형성된다. 이 경우, 제1 콘택홀(110)의 기저부 및 중앙부 모두에 보이드가 발생하지 않도록 제1 도전막(115)을 형성한다.
도 5를 참조하면, 제1 층간 절연막(105)이 노출될 때까지 제1 도전막(115)을 부분적으로 제거하여 제1 콘택홀(110)을 매립하며 제1 높이를 갖는 제1 콘택(120)을 형성한다. 제1 콘택(120)은 화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 통하여 형성된다. 본 발명의 일 실시예에 있어서, 제1 콘택(120)은 제1 콘택홀(110) 내에만 형성되고 제1 층간 절연막(105) 상에는 제1 도전막(115)이 잔류해서는 안되기 때문에, 제1 콘택(120)을 형성한후, 잔사 처리를 통하여 제1 층간 절연막(105) 상에 잔류하는 제1 도전막(115)을 완전히 제거한다.
도 6을 참조하면, 제1 콘택(120)과 제1 층간 절연막(105) 상에 보호막(도시되지 않음)을 형성한 후, 사진 식각 공정으로 상기 보호막을 패터닝하여 제1 콘택(120) 및 제1 층간 절연막(105)의 일부 상에 보호막 패턴(125)을 형성한다. 보호막 패턴(125)은 제1 층간 절연막(105)의 상면으로부터 약 100~1,000ㅕ 정도의 두께로 형성된다. 보호막 패턴(125)은 제1 층간 절연막(105)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 층간 절연막(105)이 산화물로 이루어질 경우, 보호막 패턴(125)은 실리콘 질화물과 같은 질화물이나 실리콘 산질화물 등의 산질화물을 사용하여 형성된다. 또한, 보호막 패턴(125)은 습식 식각 공정 또는 건식 식각 공정을 이용하여 형성된다. 본 발명의 일 실시예에 있어서, 보호막 패턴(125)은 제1 콘택(120)과 제1 콘택(120) 주변의 제1 층간 절연막(105)의 일부 상에만 형성되고, 후속하여 제2 콘택(145)(도 9 참조)이 형성될 부분의 제1 층간 절연막(105) 상에는 형성되지 않는다. 이러한 보호막 패턴(125)으로 인하여 후속하는 제1 콘택(120)의 제1 높이와 다른 제2 높이를 갖는 제2 콘택(145)을 위한 제2 콘택홀(135)(도 8 참조)을 형성하는 식각 공정 동안, 보호막 패턴(125)이 제1 콘택(120)과 그 주변의 제1 층간 절연막(105)을 보호하기 때문에, 제2 콘택홀(135)을 형성하는 동안 오정렬이 발생하여도 제1 콘택(120) 주위의 반도체 기판(100)이 노출되는 것을 방지할 수 있다.
도 7을 참조하면, 보호막 패턴(125)과 제1 층간 절연막(105) 상에 제2 층간 절연막 (130)을 형성한다. 제2 층간 절연막(130)은 보호막 패턴(125)에 대해 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 제2 층간 절연막(130)은 BPSG, PSG, USG, SOG, FOX, TEOS, PE-TEOS 또는 HDP-CVD 산화물 등과 같은 산화물을 사용하여 형성된다. 본 발명의 일 실시예에 있어서, 제2 층간 절연막(130)은 제1 층간 절연막(105)과 실질적으로 동일한 산화물을 사용하여 형성될 수 있다. 본 발명의 다른 실시예에 따르면, 제1 및 제2 층간 절연막(105, 130)은 서로 상이한 산화물을 사용하여 형성될 수 있다.
본 발명의 일 실시예에 있어서, 제2 층간 절연막(130)을 형성한 후, 제2 층간 절연막(130)에 대해 평탄화 공정을 수행할 수 있다. 이에 따라, 제2 층간 절연막(130)의 표면 단차를 줄일 수 있다. 본 발명의 다른 실시예에 따르면, 보호막 패턴(125)의 두께를 최소화함으로써 제2 층간 절연막(130)의 표면 단차를 감소시킬 수 있다.
도 8을 참조하면, 사진 식각 공정을 통해 제2 층간 절연막 및 제1 층간 절연막(105)을 부분적으로 식각하여 반도체 기판(100) 상에 형성된 하부 구조물의 노출시키는 제2 콘택홀(135)을 형성한다. 예를 들면, 제2 콘택홀(135)은 반도체 기판(100) 상에 형성된 콘택 영역을 노출시킨다. 이와 동시에, 아래에 보호막 패턴(125)과 제1 콘택(120)이 위치하는 부분의 제2 층간 절연막(130)을 식각하여 보호막 패턴(125)을 노출시키는 예비 개구(도시되지 않음)를 형성한다. 전술한 바와 같이, 제2 콘택홀(135)과 상기 예비 개구를 형성하기 위한 식각 공정 동안 약간의 오정렬이 발생할 지라도 보호막 패턴(125)이 제1 콘택(120)과 그 주변의 제1 층간 절연막(105)의 식각을 방지하기 때문에 제1 콘택(120) 주위의 반도체 기판(100)이 노출되지 않는다.
제2 콘택홀(135)과 상기 예비 개구를 형성한 후, 다른 식각 용액이나 식각 가스를 사용하여 상기 예비 개구를 통해 노출된 보호막 패턴(125)을 식각함으로써, 제2 층간 절연막(130) 및 보호막 패턴(125)에 제1 콘택(120)을 노출시키는 개구(140)를 형성한다.
도 9를 참조하면, 제2 콘택홀(135)과 개구(140)를 채우면서 제2 층간 절연막(130) 상에 제2 도전막(도시되지 않음)을 형성한다. 상기 제2 도전막은 도핑된 폴리실리콘, 금속 또는 금속 질화물을 사용하여 형성된다. 예를 들면, 상기 제2 도전막은 텅스텐, 알루미늄, 티타늄, 탄탈륨, 알루미늄 질화물, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 또는 티타늄 알루미늄 질화물을 사용하여 형성된다.
제2 층간 절연막(130)이 노출될 때까지 상기 제2 도전막을 부분적으로 제거 하여 제2 콘택홀(135)을 채우는 제2 콘택(145)을 형성하는 동시에 개구(140)를 채우는 패드(150)를 형성한다. 제2 콘택(145)과 패드(150)는 화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치백을 조합한 공정을 이용하여 형성된다.
상술한 바와 같이 본 발명에 따르면, 서로 상이한 높이를 갖는 콘택들을 형성하기 위한 공정 동안 오정렬이 발생하거나 콘택의 임계 치수의 감소로 인하여 콘택에 접촉 불량이 발생하는 것을 방지할 수 있다. 또한, 보호막 패턴을 이용하여 상기 콘택들을 형성하기 때문에 추가적인 사진 식각 공정을 요구하지 않고 서로 다른 높이를 갖는 콘택들을 불량 없이 용이하게 형성할 수 있다. 이에 따라, 상이한 높이를 갖는 콘택들을 구비하는 반도체 장치의 신뢰성을 개선할 수 있으며, 상기 반도체 장치의 제조에 소요되는 비용과 시간을 절감할 수 있다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자라면 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (9)

  1. 반도체 기판 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막에 제1 콘택홀을 형성하는 단계;
    상기 제1 콘택홀 내에 제1 콘택을 형성하는 단계;
    상기 제1 콘택 및 상기 제1 층간 절연막의 일부 상에 보호막 패턴을 형성하는 단계;
    상기 보호막 패턴 및 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막 및 상기 제1 층간 절연막을 부분적으로 식각하여 제2 콘택홀을 형성하는 단계;
    상기 제2 층간 절연막을 부분적으로 식각하여 상기 제1 콘택을 노출시키는 개구를 형성하는 단계; 및
    상기 제2 콘택홀 내에 상기 제1 콘택보다 높은 높이를 갖는 제2 콘택을 형성하고, 상기 개구 내에 패드를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 콘택을 형성하는 단계는;
    상기 제1 콘택홀을 채우면서 상기 제1 층간 절연막 상에 제1 도전막을 형성하는 단계; 및
    상기 제1 층간 절연막이 노출될 때까지 상기 제1 도전막을 부분적으로 제거 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 제1 도전막은 도핑된 폴리실리콘, 텅스텐, 티타늄, 알루미늄, 탄탈륨, 텅스텐 질화물, 티타늄 질화물, 알루미늄 질화물, 탄탈륨 질화물 및 티타늄 알루미늄 질화물로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 보호막 패턴을 형성하는 단계는,
    상기 제1 콘택 및 상기 제1 층간 절연막 상에 보호막을 형성하는 단계;
    상기 보호막을 패터닝하여 상기 제1 콘택과 상기 제1 콘택 주변의 상기 제1 층간 절연막의 일부 상에 상기 보호막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 보호막은 상기 제1 층간 절연막에 대하여 식각 선택비를 갖는 물질을 사용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서, 상기 보호막은 질화물 또는 산질화물을 사용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 제2 콘택홀을 형성하는 단계와 상기 개구를 형성하는 단계는 동시에 수행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 제2 콘택과 상기 패드를 형성하는 단계는;
    상기 제2 콘택홀 및 상기 개구를 채우면서 상기 제2 층간 절연막 상에 제2 도전막을 형성하는 단계; 및
    상기 제2 층간 절연막이 노출될 때까지 상기 제2 도전막을 부분적으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 제2 도전막은 도핑된 폴리실리콘, 텅스텐, 티타늄, 알루미늄, 탄탈륨, 텅스텐 질화물, 티타늄 질화물, 알루미늄 질화물, 탄탈륨 질화물 및 티타늄 알루미늄 질화물로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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