KR100517912B1 - 반도체소자 제조 방법 - Google Patents
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Abstract
본 발명은 플러그 형성시 연마 속도를 떨어뜨리지 않으면서도 선택비에 따른 디싱 문제를 해결할 수 있는 반도체소자 제조 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 기판 상에 그 상부에 하드마스크를 갖는 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 전면에 절연막을 형성하는 단계; 상기 이웃하는 도전패턴 사이의 상기 절연막의 일부를 선택적으로 식각하여 제1오픈부를 형성하는 단계; 습식 세정 공정을 실시하여 상기 제1오픈부 저면의 상기 절연막을 제거함으로써, 상기 기판을 노출시키는 제2오픈부를 형성하는 단계; 상기 제2오픈부를 매립하도록 전도성 물질을 증착하는 단계; 전면식각을 실시하여 상기 전도성 물질을 격리시키는 단계; 및 상기 하드마스크가 노출되는 연마 타겟으로 산성 슬러리를 이용한 화학기계적연마 공정을 실시하여 상기 도전패턴 사이의 상기 기판에 콘택된 플러그를 형성하는 단계 를 포함하는 반도체소자 제조 방법을 제공한다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로 특히, 반도체 소자의 플러그 형성 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 적층 구조의 레이아웃이 보편화되었고, 이로 인해 하부층과 상부층간의 전기적 연결을 위해 플러그(Plug)가 도입되었다.
초기에는 플러그 물질로 주로 폴리실리콘을 이용하였으나, 고속 동작을 위해 텅스텐과 같이 폴리실리콘에 비해 콘택 저항이 낮은 물질도 플러그 물질로 사용되고 있다.
플러그 형성 공정은 크게 두 단계로 나뉘는 바, 이는 절연막 등의 피식각층을 선택적으로 식각하여 전기적으로 접속이 필요한 도전층을 노출시키는 콘택홀을 형성하는 공정과, 콘택홀을 매립하도록 전도성 물질을 증착한 다음 평탄화 및 격리시키는 공정을 포함란다.
한편, 플러그의 격리를 위해서 사용되는 평탄화 방식으로는 연마(Polishing)와 전면식각(Etchback)이 주로 이용되며, 연마는 주로 화학기계적연마(Chemical Mechanical Deposition; 이하 CMP라 함) 공정을 나타낸다.
한편, 종래의 CMP 공정에서는 NH4OH 등의 염기성 슬러리(Slurry)를 사용하여 플러그를 평탄화 및 격리(Isolation)시켰다.
예컨대, 게이트전극 패턴 사이의 소스/드레인 접합을 노출시키는 콘택홀을 형성하고, 노출된 소스/드레인 접합에 콘택된 플러그를 형성하는 공정을 실시할 때 염기성 슬러리를 사용하게 되면, 하드마스크 물질로 사용되는 질화막과 층간절연막으로 사용되는 산화막 및 플러그 형성용 전도성 물질 간의 선택비 차이가 발생하여 질화막에 비해 산화막과 플러그 형성용 전도성 물질의 디싱(Dishing)이 발생한다.
이러한 디싱 현상은 연마가 진행될 때, 연마 슬러리에 의한 산화막의 화학적 용해(Chemical dissolution)으로 인해 더욱 심화된다.
플러그 물질과 산화막의 디싱의 문제점은, 후속 공정에 디싱으로 기인한 토폴로지(Topology)를 감소시키기 위한 절연막을 증착해야 하는 별도의 공정 추가가 필요하고, 플러그 물질과 산화막이 디싱된 부분으로 CMP 공정시의 연마 잔류물들이 빠지게 되며, 이는 후속 세정 공정에서 제거되지 않아 비트라인콘택(Bitline contact) 또는 스토리지노드 콘택(Storage node contact) 간의 브릿지(Bridge)를 유발시켜 반도체소자의 수율을 떨어뜨리게 된다.
도 1은 플러그 형성을 위한 콘택홀이 형성된 반도체소자를 도시한 단면 SEM(Scanning Electron Microscopy) 사진이다.
도 1을 참조하면, 폴리실리콘막(11)과 텅스텐 실리사이드(12)로 이루어진 2중 구조의 게이트 전도막과 질화막 계열의 물질을 이용한 하드마스크(13)가 적층된 구조의 복수의 게이트전극 패턴이 형성되어 있으며, 산화막 계열의 절연막(17)이 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 등의 공정에 의해 선택적으로 식각되어 게이트전극 패턴 사이의 기판(18)을 노출시키는 콘택홀(16)이 형성되어 있다.
여기서, SAC 공정시 하드마스크(13)의 손실이 심하게 발생하였을 뿐만아니라, 상단부의 모양이 도면부호 '14'와 같이 뾰족해져 있음을 알 수 있으며, 하드마스크(13) 상단부의 뾰족해지는 현상은 플러그 격리를 위해 실시하는 후속의 CMP 공정시 사용되는 슬러리가 질화막에 대한 선택비가 있음에도 불구하고 CMP 공정 진행시 식각정지막으로서의 역할을 제대로 수행하지 못하여 하드마스크를 이루는 질화막의 손실이 심해진다.
도 2는 플러그 형성을 위한 폴리실리콘이 증착된 단면을 도시한 SEM 사진이다.
도 2를 참조하면, 도 1에 도시된 콘택홀(16)을 포함한 전면에 폴리실리콘을 증착하여 콘택홀을 통해 기판(18)과 전기적으로 접속되는 폴리실리콘막(15a)이 형성되어 있다.
한편, 도 2의 공정 후에는 CMP 또는 전면식각을 통해 플러그를 격리시켜야 한다. 여기서, 예컨대 CMP를 통해 폴리실리콘 플러그를 격리시키기 위해서는 적어도 'a'의 위치까지는 연마가 이루어져야 웨이퍼 레벨에서 플러그 간의 브릿지를 유발하지 않는다.
여기서, 도면부호 'b'는 CMP 공정 후 잔류하게 될 하드마스크(13)의 두께를 나타낸다.
도 3은 플러그가 형성된 공정 단면을 도시한 SEM 사진이다.
도 3을 참조하면, 전술한 도 2의 'a'의 위치까지 CMP 공정을 실시하여 서로 격리된 복수의 폴리실리콘 플러그(15b)가 형성되어 있다.
플러그간의 브릿지 발생을 방지하기 위해 도 2의 'a' 위치가지 CMP를 한 후에는 하드마스크(13)의 두께가 'b'와 같이 얇게 된다.
한편, 잔류하는 하드마스크(13)의 두께가 800Å 이상이 되어야 후속 공정 진행시 공정 마진을 확보할 수 있고, 누설전류를 줄일 수 있다.
한편, 플러그 격리를 위한 CMP 공정에서 전술한 산화막과 플러그의 디싱 문재를 해결하기 위해 기존의 염기성 슬러리가 아닌 H2SO4 등의 산성 슬러리를 사용하는 방법이 강구되었다.
CMP 공정에서 산성 슬러리를 사용하는 경우 기존의 염기성 슬러리에 비해 전술한 디싱 문제를 어느 정도 해결할 수 있었으나, 여전히 연마 선택비의 한계가 있고, 또한 폴피실리콘 등의 플러그 물질에 대한 연마속도가 떨어져 양산에 적용하기가 매우 어려운 문제점이 있다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 플러그 형성시 연마 속도를 떨어뜨리지 않으면서도 선택비에 따른 디싱 문제를 해결할 수 있는 반도체소자 제조 방법을 제공하는 것을 그 목적으로 한다.
상기와 같은 문제점을 해결하기 위해 본 발명은, 기판 상에 그 상부에 하드마스크를 갖는 이웃하는 복수의 도전패턴을 형성하는 단계; 상기 도전패턴이 형성된 전면에 절연막을 형성하는 단계; 상기 이웃하는 도전패턴 사이의 상기 절연막의 일부를 선택적으로 식각하여 제1오픈부를 형성하는 단계; 습식 세정 공정을 실시하여 상기 제1오픈부 저면의 상기 절연막을 제거함으로써, 상기 기판을 노출시키는 제2오픈부를 형성하는 단계; 상기 제2오픈부를 매립하도록 전도성 물질을 증착하는 단계; 전면식각을 실시하여 상기 전도성 물질을 격리시키는 단계; 및 상기 하드마스크가 노출되는 연마 타겟으로 산성 슬러리를 이용한 화학기계적연마 공정을 실시하여 상기 도전패턴 사이의 상기 기판에 콘택된 플러그를 형성하는 단계 를 포함하는 반도체소자 제조 방법을 제공한다.
본 발명은 플러그 형성을 위한 콘택홀 형성시 도전패턴 상부에 위치한 하드마스크의 손실을 방지하기 위해 일반적인 SAC 식각 공정과 습식 세정 공정을 병행한 다음, 플러그 격리를 위한 평탄화 공정에서 전면식각을 통해 플러그 간을 격리시킨 다음, 산성 슬러리를 이용한 CMP 공정을 실시함으로써, 플러그 형성시 식각선택비에 의한 디싱의 발생을 의미하는 피노키오 결함을 방지하고자 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 반도체소자의 플러그 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 반도체소자 제조 공정을 살펴본다.
도 4a는 SAC 형성을 위한 포토레지스트 패턴(47)이 형성된 공정 단면을 나타내는 바, 도 4a의 단면 형성 공정을 보다 상세히 살펴본다.
반도체소자를 이루기 위해 도전층(40b)과 절연층(40a)이 형성된 하부 구조 상에 게이트절연막(41)과 제1도전막(42)과 제2도전막(43) 및 하드마스크(44)가 적층된 구조의 복수의 게이트전극 패턴을 형성한다.
게이트전극 패턴의 형성시에는 게이트절연막(41)과 제1도전막(42)과 제2도전막(43) 및 하드마스크(44)를 순차적으로 증착한 다음 1개 내지 4개의 마스크를 이용한 선택적 식각 공정을 통해 형성하거나, 각 층에 대한 증착과 패터닝 공정을 실시할 수도 있다.
여기서, 게이트절연막(41)은 트랜지스터의 문턱 전압(Threshold voltage)을 조절하기 위한 것으로 주로 산화막 계열을 사용하고, 제1 및 제2도전막(42, 43)은 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 텅스텐 나이트라이드 등의 단독 또는 조합된 구조를 사용한다.
하드마스크(44)는 SAC 식각 등 후속 식각 공정에서 제1 및 제2도전막(42, 43)이 어택받는 것을 방지하고, 또한 제1 및 제2도전막(42, 43)과 후속 플러그 간의 전기적 단락을 방지하는 역할을 한다. 이를 위해서 실리콘산화질화막 또는 실리콘질화막 등의 질화막 계열이나 실리콘산화막을 하드마스크(44) 물질로 주로 사용한다.
여기서, 게이트전극 패턴을 그 예로 하였으므로, 도전층(40b)은 소스/드레인 접합을 나타내며, 게이트전극이 아닌 비트라인 등의 다른 도전패턴 일 경우에는 콘택 플러그 또는 콘택 패드 등을 나타낼 것이다.
계속해서, 게이트전극 패턴이 형성된 프로파일을 따라 실리콘산화질화막, 실리콘산화막 또는 실리콘질화막 등을 증착하여 식각정지막(45)을 형성한다. 식각정지막(45)은 SAC 공정 등에서 게이트전극 패턴 측면의 어택을 방지하고, SAC 공정시 식각 프로파일을 얻기 위한 것으로, 층간절연용으로 사용되는 산화막 계열의 물질막과 식각선택비를 갖는 질화막 계열의 물질을 이용하는 것이 바람직하다.
한편, 식각정지막(45)은 공정에 따라 생략할 수도 있다.
게이트전극 패턴이 형성된 전체 구조 상부에 층간절연용 절연막(46)을 형성하는 바, 절연막(46)의 예로서는 HDP(High Density Plasma) 산화막, APL(Advanced Planarization Layer)막, BPSG(Boro Phospho Silicate Glass)막, PSG(Phospho Silicate Glass)막 또는 BSG(Boro Silicate Glass)막 등이 있다.
이어서, 포토리소그라피 공정을 통해 절연막(46) 상에 SAC 형성을 위한 포토레지스트 패턴(47)을 형성한다.
도 4b에 도시된 바와 같이, 포토레지스트 패턴(47)을 식각마스크로 절연막(46)을 식각하는 통상의 SAC 공정을 실시하는 바, 본 발명에서는 기존과 같이 도전층(40b)까지 노출되도록 SAC 공정을 실시하지 않고, 절연막(46)의 일부 만을 식각하여 패턴 형성 영역을 정의한다.
SAC 식각 공정에서 제2도전막(43)의 높이에서 식각이 멈추도록 하여, 하드마스크(44)의 손실을 방지하는 것이 바람직하다.
여기서, 통상의 SAC 공정시 사용하는 CF 또는 CHF계 가스에 의한 플라즈마(48)를 이용한 건식 식각을 이용하며, 식각 공정의 재현성을 확보하기 위해 He, Ne 또는 Ar 등의 가스를 첨가하여 사용한다.
도4c에 도시된 바와 같이, 포토레지스트 스트립(Photoresist strip) 공정을 실시하여 포토레지스트 패턴(47)을 제거한다. 이어서, 습식 세정 공정을 통해 잔류하는 절연막(46)과 식각정지막(45)을 제거하여 도전층(40b)을 노출시키는 콘택홀(49)을 형성한다. 이 때 절연막(46) 상부에서는 'x'와 같이 절연막(46)의 두께가 일부 감소하며, 식각정지막(45)은 스페이서 형상으로 게이트전극 패턴 측면에 잔류하게 된다.
이어서, 도 4d 에 도시된 바와 같이, 콘택홀(49)이 형성된 저체 구조 상부에 플러그 형성용 물질을 증착하여 도전층(40b)과 전기적으로 접속되도록 한 다음, 전면식각을 통해 증착된 플러그 형성용 물질을 제거하여 서로 격리된 플러그(50)를 형성한다.
이 때, 절연막(46)은 'y'와 같이 두께가 감소하며, 하드마스크(44)의 두께는 감소하지 않는다.
여기서, 플러그 형성용 물질은 W, Ti, TiN, 폴리실리콘 또는 Al 을 포함하며, 플러그(50)와 도전층(40b) 사이에 Ti, TiN, TiSi2, TiW, Ta, TaN 또는 TaW 등을 이용한 단독 또는 다층 구조의 배리어막을 형성할 수도 있다.
이어서, 하드마스크(44)가 노출되는 연마 타겟으로 산성 슬러리를 이용한 CMP 공정을 실시함으로써, 도 4e에 도시된 바와 같이 게이트전극 패턴 사이에 플러그(50)가 형성된 구조를 형성한다.
CMP 공정시 사용되는 슬러리는 SiO2, CeO2, ZrO2 또는 Al2O3 등을 단독 또는 복합된 구조를 구비하는 연마제를 포함하는 것을 사용하며, 산성 슬러리는 그 페하지수(pH)가 1 ∼ 7 정도의 범위를 갖도록 하는 것이 바람직하다.
따라서, 최종적인 하드마스크(44)의 두께(d')는 CMP 공정 전의 두께(d)와 거의 비슷하여 손실이 발생하지 않았음을 알 수 있다.
전술한 본 발명은 플러그 형성을 위한 SAC 공정에서 게이트 하드마스크의 두께 손실을 최소로 하기 위해 SAC 식각 공정과 습식 세정 공정을 병행하여 실시함과 아울러, 플러그 격리를 위한 평탄화 공정에서 전면식각과 산성 슬러리를 이용한 CMP를 병행하여 실시함으로써, 하드마스크의 손실을 최소로 함과 동시에 플러그의 디싱에 의한 피노키오 결함을 방지할 수 있음을 실시예를 통해 알아 보았다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 게이트전극 패턴을 그 일예로 하였으나, 이외에도 비트라인과 같이 그 상부에 하드마스크를 구비하고 그 하부에 도전막을 갖는 모든 도전패턴에 응용이 가능하다.
전술한 본 발명은, 플러그 형성시 하드마스크의 손실과 피노키오 결함을 방지할 수 있어, 궁극적으로 반도체 소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.
도 1은 플러그 형성을 위한 콘택홀이 형성된 반도체소자를 도시한 단면 SEM 사진.
도 2는 플러그 형성을 위한 폴리실리콘이 증착된 단면을 도시한 SEM 사진.
도 3은 플러그가 형성된 공정 단면을 도시한 SEM 사진.
도 4a 내지 도 4e는 본 발명의 일실시예에 따른 반도체소자의 플러그 형성 공정을 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명
40a : 절연층 40b : 도전층
41 : 게이트절연막 42 : 제1도전막
43 : 제2도전막 44 : 하드마스크
45 : 식각정지막 46 : 절연막
50 : 플러그
Claims (8)
- 기판 상에 그 상부에 하드마스크를 갖는 이웃하는 복수의 도전패턴을 형성하는 단계;상기 도전패턴이 형성된 전면에 절연막을 형성하는 단계;상기 이웃하는 도전패턴 사이의 상기 절연막의 일부를 선택적으로 식각하여 제1오픈부를 형성하는 단계;습식 세정 공정을 실시하여 상기 제1오픈부 저면의 상기 절연막을 제거함으로써, 상기 기판을 노출시키는 제2오픈부를 형성하는 단계;상기 제2오픈부를 매립하도록 전도성 물질을 증착하는 단계;전면식각을 실시하여 상기 전도성 물질을 격리시키는 단계; 및상기 하드마스크가 노출되는 연마 타겟으로 산성 슬러리를 이용한 화학기계적연마 공정을 실시하여 상기 도전패턴 사이의 상기 기판에 콘택된 플러그를 형성하는 단계를 포함하는 반도체소자 제조 방법.
- 제 1 항에 있어서,상기 슬러리는 그 페하지수(pH)가 1 내지 7의 범위를 갖는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 1 항에 있어서,상기 전도성 물질은, W, Ti, TiN, 폴리실리콘 또는 Al 중 어느 하나를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 1 항에 있어서,상기 하드마스크는 질화막 계열의 물질을 포함하며, 상기 절연막은 산화막 계열의 물질을 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 1 항에 있어서,상기 도전패턴은,하드마스크/제2도전막/제1도전막의 구조를 가지며, 상기 절연막의 일부를 식각하는 단계에서, 상기 제2도전막의 높이까지 식각하는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 1 항에 있어서,상기 절연막의 일부를 식각하는 단계는, 자기정렬콘택(SAC) 식각 공정을 이용하는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 1 항에 있어서,상기 도전패턴을 형성하는 단계 후, 상기 도전패턴이 형성된 프로파일을 따라 질화막 계열의 식각정지막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
- 제 1 항에 있어서,상기 도전패턴은, 게이트전극 패턴을 포함하는 것을 특징으로 하는 반도체소자 제조 방법.
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