KR20070062026A - 반도체 소자의 컨택홀 형성방법 - Google Patents

반도체 소자의 컨택홀 형성방법 Download PDF

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KR20070062026A
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film
interlayer insulating
contact hole
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최익수
김은미
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Abstract

본 발명은 반도체 소자의 컨택홀 형성을 위해 사용되는 하드마스크 물질이 잔류하는 것을 방지하면서, 복수의 패턴층 사이에 컨택홀 형성시 패턴층의 손실을 최소화하여 SAC 패일을 방지할 수 있는 반도체 소자의 컨택홀 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 하부층이 형성된 기판 상부에 복수의 패턴층을 형성하는 단계와, 상기 복수의 패턴층 사이의 빈 공간이 매립되도록 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 제1 하드마스크와, 상기 층간절연막과 동일한 식각 선택비를 갖는 제2 하드마스크를 차례로 증착하는 단계와, 상기 복수의 패턴층 사이에 대응되는 상기 층간절연막을 노출시키도록 상기 제1 및 제2 하드마스크를 식각하여 제1 및 제2 하드마스크 패턴을 형성하는 단계와, 상기 제1 하드마스크 패턴을 통해 상기 층간절연막을 식각하여 상기 복수의 패턴층 사이에 대응되는 상기 하부층을 노출시키는 컨택홀을 형성하는 동시에 상기 제2 하드마스크 패턴을 제거하는 단계와, 상기 제1 하드마스크 패턴을 제거하는 단계를 포함하는 반도체 소자의 컨택홀 형성방법을 제공한다.
반도체 소자, 컨택홀, PE-TEOS, 층간절연막, 식각선택비.

Description

반도체 소자의 컨택홀 형성방법{METHOD FOR FORMING CONTACT HOLE IN SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 따라 SAC 기술을 적용한 반도체 소자의 컨택홀 형성방법을 도시한 공정 단면도.
도 2는 종래 기술에 따라 SAC 기술을 적용한 반도체 소자의 컨택홀 형성방법을 도시한 공정 단면도.
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 컨택홀 형성방법을 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 110 : 기판
12, 112 : 게이트 산화막
13, 113 : 폴리 실리콘막
14, 114 : 텅스텐 실리사이드막
15, 115 : 게이트 하드마스크용 질화막
17, 117 : 게이트 전극
18, 118 : 스페이서 산화막
19, 119 : 스페이서 질화막
20, 120 : 스페이서
23, 123 : 아모르퍼스 카본막
24, 124 : PE-TEOS막
25, 125 : 저부 반사방지막
26, 126 : 포토레지스트 패턴
24a, 124a : PE-TEOS막 패턴
23a, 123a : 아모르퍼스 카본막 패턴
본 발명은 반도체 소자 기술에 관한 것으로, 특히 SAC(Self Align Contact) 기술을 적용하여 고집적화된 디램(DRAM) 소자의 컨택홀을 형성하는 방법에 관한 것이다.
일반적으로, 반도체 소자의 디자인 룰(Design rule)이 감소함에 따라 특히 컨택홀을 형성함에 있어서 리소그래피(Lithography) 장비 사용상의 한계로 인하여 컨택홀 형성 방법이 점차적으로 어려워지고 있다. 이에 따라, 최근에는 컨택홀을 효과적으로 형성하기 위하여 물질 간의 식각 선택비를 이용한 SAC(Self Align Contact) 기술을 적용하고 있다.
도 1a 내지 도 1c 및 도 2는 SAC 기술을 적용한 반도체 소자의 컨택홀 형성방법을 도시한 공정 단면도이다. 이하, 도 1a 내지 도 1c 및 도 2를 참조하여 종래기술에 따른 반도체 소자 제조방법의 문제점을 설명하기로 한다. 여기서는, 일례로 리세스(recess) 형태를 갖는 워드라인용 게이트 전극 사이에 형성되는 랜딩 플러그 컨택홀 형성방법을 설명하기로 한다.
먼저, 도 1a에 도시된 바와 같이, 기판(10) 내에 STI(Shallow Trench Isolation) 식각공정을 적용하여 트렌치(미도시)를 형성한다. 그런 다음, 산화공정을 실시하여 트렌치를 포함한 기판(10) 상부의 단차를 따라 게이트 산화막(12)을 형성한다.
이어서, 트렌치가 매립되도록 게이트 산화막(12) 상에 폴리 실리콘막(13)을 증착한다. 그런 다음, 폴리 실리콘막(13) 상에 텅스텐 실리사이드막(WSiX , X=1.0~4.0, 14) 및 게이트 하드마스크(hardmask)용 질화막(15)을 순차적으로 증착한다.
이어서, 마스크 공정 및 식각공정을 실시하여 질화막(15), 텅스텐 실리사이드막(14) 및 폴리 실리콘막(13)을 차례로 식각한다. 이로써, 리세스 형태를 갖는 워드 라인(word line)용 게이트 전극(17)이 형성된다.
이어서, 공지된 기술에 따라 게이트 전극(17)의 양측벽에 스페이서(20)를 형성한다. 이때, 스페이서(20)는 스페이서 산화막(18)과 스페이서 질화막(19)의 적층 구조로 형성한다.
이어서, 게이트 전극(17) 사이의 빈 공간이 매립되도록 층간절연막(21)을 형성한다. 예컨대, 게이트 전극(17)을 덮도록 기판(10) 상에 층간절연막(21)을 증착한 후, 이를 게이트 전극(17) 상부까지 평탄화한다. 이때, 층간절연막(21)은 산화막 계열의 물질로 형성한다.
이어서, 게이트 전극(17)을 포함한 층간절연막(21) 상에 하드마스크로 아모르퍼스 카본(Amorphous-Carbon)막(23)과 SiON막(24)을 증착한다. 그런 다음, SiON막(24) 상에 저부 반사방지막(BARC : Bottom Anti Reflective Coating, 25)을 도포한다.
이어서, 도 1b에 도시된 바와 같이, 포토(photo) 공정을 실시하여 저부반사방지막(25) 상에 소정의 포토레지스트 패턴(26)을 형성한다. 여기서, 포토레지스트 패턴(26)은 랜딩 플러그(Landing plug)가 형성될 영역을 정의하기 위한 것으로 일부 이웃하는 게이트 전극(17) 사이와 대응되는 영역을 오픈시키는 구조로 형성한다.
이어서, 포토레지스트 패턴(26)을 이용한 식각공정(27)을 실시하여 저부 반사방지막(25), SiON막(24, 도 1a 참조) 및 아모르퍼스 카본막(23, 도 1a 참조)을 차례로 식각한다. 예컨대, 포토레지스트 패턴(26)을 마스크로 이용하여 반사방지막(25) 및 SiON막(24)을 식각하여 SiON막 패턴(24a)을 형성하고, SiON막 패턴(24a)을 마스크로 이용하여 아모르퍼스 카본막(23)을 식각하여 아모르퍼스 카본막 패턴(23a)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, SiON막 패턴(24a) 및 아모르퍼스 카본막 패턴(23a)을 마스크로 이용한 식각공정(29)을 실시하여 층간절연막(21)의 일부를 식각한다. 이로써, 랜딩 플러그가 형성될 영역의 층간절연막(21) 내에 랜딩 플러그 컨택홀(30)이 형성된다. 그런 다음, 스트립(Strip) 공정을 실시하여 포토레지스트 패턴(26) 및 반사방지막(25)을 제거한다.
그러나, 도 1c에서와 같이 층간절연막(21) 식각시에는 일부지역에서 층간절연막(21)과 식각 선택비가 다른 하드마스크 물질인 SiON이 잔류하여 부유(浮游)하게 되는데, 이러한 SiON 잔류물은 포토레지스트 패턴(26) 및 반사방지막(25) 제거를 위한 스트립(Strip) 공정 및/또는 습식세정공정 진행시 디펙트(defect)로 작용하게 된다.
이러한 문제점을 해결하기 위해서는, 도 2에서와 같이 SiON을 미리 제거해야 하는데, 이러한 경우에는 SiON 제거시 SiON과 같은 질화 계열의 질화막(15)이 함께 식각되어 질화막(15)의 많은 손실(Loss, 'L' 부위 참조)이 발생되는 문제점이 있다. 이는, 후속으로 랜딩 플러그 컨택홀(30)에 고립되어 형성될 랜딩 플러그(Landing plug)와 게이트 전극(17) 간의 SAC 패일(Fail)을 유발하는 원인이 된다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 반도체 소자의 컨택홀 형성을 위해 사용되는 하드마스크 물질이 잔류하는 것을 방지하면서, 복수의 패턴층 사이에 컨택홀 형성시 패턴층의 손실을 최소화하여 SAC 패일을 방지할 수 있는 반도체 소자의 컨택홀 형성방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 하부층이 형성된 기판 상부에 복수의 패턴층을 형성하는 단계와, 상기 복수의 패턴층 사이의 빈 공간이 매립되도록 층간절연막을 형성하는 단계와, 상기 층간절연막 상에 제1 하드마스크와, 상기 층간절연막과 동일한 식각 선택비를 갖는 제2 하드마스크를 차례로 증착하는 단계와, 상기 복수의 패턴층 사이에 대응되는 상기 층간절연막을 노출시키도록 상기 제1 및 제2 하드마스크를 식각하여 제1 및 제2 하드마스크 패턴을 형성하는 단계와, 상기 제1 하드마스크 패턴을 통해 상기 층간절연막을 식각하여 상기 복수의 패턴층 사이에 대응되는 상기 하부층을 노출시키는 컨택홀을 형성하는 동시에 상기 제2 하드마스크 패턴을 제거하는 단계와, 상기 제1 하드마스크 패턴을 제거하는 단계를 포함하는 반도체 소자의 컨택홀 형성방법을 제공한다.
본 발명에 있어서, 상기 층간절연막은 PE-TEOS 또는 USG로 이루어진다. 이에 따라, 상기 제2 하드마스크는 PE-TEOS로 이루어지는 것이 바람직하다. 이때, 상기 제2 하드마스크를 이루는 상기 PE-TEOS는 100 내지 1000Å의 두께로 형성한다.
본 발명에 있어서, 상기 제1 하드마스크는 아모르퍼스 카본으로 이루어진다. 바람직하게는, 상기 아모르퍼스 카본은 500 내지 10000Å의 두께로 형성한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 3a 내지 도 3d는 본 발명의 실시예에 따른 반도체 소자의 컨택홀 형성방법을 도시한 공정단면도이다. 여기서는, 일례로 리세스 형태를 갖는 워드라인용 게이트 전극 사이에 형성되는 랜딩 플러그 컨택홀 형성방법을 설명하기로 한다.
먼저, 도 3a에 도시된 바와 같이, 기판(110) 내에 STI 식각공정을 적용하여 트렌치(미도시)를 형성한다. 그런 다음, 산화공정을 실시하여 트렌치를 포함한 기판(110) 상부의 단차를 따라 게이트 산화막(112)을 형성한다.
이어서, 트렌치가 매립되도록 게이트 산화막(112) 상에 폴리 실리콘막(113)을 증착한다. 여기서, 폴리 실리콘막(113)은 도프트(doped) 또는 언도프트(undoped) 실리콘막으로 형성한다. 예컨대, 언도프트 실리콘막의 경우에는 SiH4를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착한다. 한편, 도프트 실리콘막의 경우에는 SiH4에 PH3, PCl5, BCl3 또는 B2H6를 혼합시킨 기체 를 이용하여 LPCVD 방식으로 증착한다.
이어서, 폴리 실리콘막(113) 상에 텅스텐 실리사이드막(WSiX , X=1.0~4.0, 114) 및 게이트 하드 마스크용 질화막(115)을 순차적으로 증착한다.
이어서, 마스크 공정 및 식각공정을 실시하여 질화막(115), 텅스텐 실리사이드막(114) 및 폴리 실리콘막(113)을 차례로 식각한다. 이로써, 리세스 형태를 갖는 워드라인(word line)용 게이트 전극(117)이 복수개 형성된다.
이어서, 공지된 기술에 따라 게이트 전극(117)의 양측벽에 스페이서(120)를 형성한다. 이때, 스페이서(120)는 스페이서 산화막(118)과 스페이서 질화막(119)의 적층구조로 형성한다.
이어서, 게이트 전극(117) 사이의 빈 공간이 매립되도록 층간절연막(121)을 형성한다. 예컨대, 게이트 전극(117)을 덮도록 기판(110) 상에 층간절연막(121)을 증착한 후, 이를 게이트 전극(117) 상부까지 평탄화한다. 바람직하게는, CMP(Chemical Mechanical Polishing) 공정을 실시하여 평탄화한다.
여기서, 층간절연막(121)은 산화막 계열의 물질로 형성한다. 예컨대, 층간 절연막(121)은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, PETEOS(Plasma Enhanced Tetra Ethyle Ortho Silicate)막, PECVD(Plasma Enhanced Chemical Vapor Deposition)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organic Silicate Glass)막 중 어느 하나를 이용하여 단층 막 또는 이들이 적층된 적층막으로 형성한다.
이어서, 게이트 전극(117)을 포함한 층간절연막(121) 상에 제1 하드마스크로 아모르퍼스 카본막(123)을 형성한다.
이어서, 아모르퍼스 카본막(123) 상에 제2 하드마스크로 층간절연막(121)과 동일한 식각 선택비를 갖는 산화막 계열의 물질을 증착한다. 바람직하게는, PE-TEOS(Plasma Enhanced - Tetra Ethyle Ortho Silicate)막(124)을 증착한다.
여기서, 제2 하드마스크로 층간절연막(121)과 동일한 식각 선택비를 갖는 PE-TEOS막(124)을 증착하는 이유는, 후속으로 랜딩 플러그 컨택홀 형성을 위해 진행되는 층간절연막(121)의 식각공정시 층간절연막(121)과 함께 PE-TEOS막(124)이 제거되도록 하기 위함이다.
전술한 바와 같이, 기존에는 SiON으로 이루어진 하드마스크가 층간절연막의 식각시 제거되지 않고 잔류하여 반도체 소자의 디펙트로 작용하였다. 따라서, 본 발명의 실시예에서는 층간절연막(121) 식각시 층간절연막(121)과 함께 PE-TEOS막(124)을 모두 제거하여 반도체 소자의 디펙트로 작용하는 요인을 미리 제거한다.
이어서, PE-TEOS막(124) 상에 저부 반사방지막(BARC, 125)을 도포한다. 여기서, 저부 반사방지막(125)은 유기물 또는 무기물로 이루어진다.
이어서, 도 3b에 도시된 바와 같이, 포토 공정을 실시하여 저부 반사방지막(125) 상에 소정의 포토레지스트 패턴(126)을 형성한다. 여기서, 포토레지스트 패턴(126)은 랜딩 플러그가 형성될 영역을 정의하기 위한 것으로 일부 이웃하는 게이트 전극(117) 사이와 대응되는 영역을 오픈시키는 구조로 형성한다.
이어서, 포토레지스트 패턴(126)을 이용한 식각공정(127)을 실시하여 저부 반사방지막(125), PE-TEOS막(124, 도 3a 참조) 및 아모르퍼스 카본막(123, 도 3a 참조)을 차례로 식각한다. 예컨대, 포토레지스트 패턴(126)을 마스크로 이용하여 저부 반사방지막(125) 및 PE-TEOS막(124)을 식각하여 PE-TEOS막 패턴(124a)을 형성하고, PE-TEOS막 패턴(124a)을 마스크로 이용하여 아모르퍼스 카본막(123)을 식각하여 아모르퍼스 카본막 패턴(123a)을 형성한다.
이어서, 도 3c에 도시된 바와 같이, PE-TEOS막 패턴(124a) 및 아모르퍼스 카본막 패턴(123a)을 마스크로 이용한 식각공정(129)을 실시하여 층간절연막(121)의 일부를 식각하는 동시에 PE-TEOS막 패턴(124a)을 모두 제거한다. 이로써, 후속공정시 디펙트로 작용할 수 있는 하드마스크 물질이 제거되면서 랜딩 플러그가 형성될 영역의 층간절연막(121) 내에 랜딩 플러그 컨택홀(130)이 형성된다.
이러한 식각공정(129) 시에는 층간절연막(121)이 제거되는 동시에 PE-TEOS막 패턴(124a)이 제거되므로 기존에 발생하던 게이트 하드마스크용 질화막의 손실을 최소화할 수 있다. 이는, PE-TEOS막 패턴(124a)이 게이트 하드마스크용 질화막(115)과는 식각 선택비가 다른 물질로 이루어져 있기 때문이다. 도면상에서, 게이트 하드마스크용 질화막(115)이 일부 손실되었으나 그 손실이 매우 미비하여 SAC 패일을 유발하지는 않는다.
이어서, 스트립(Strip) 공정을 실시하여 포토레지스트 패턴(126) 및 저부 반사방지막(125)을 제거한다.
이어서, 도 3d에 도시된 바와 같이, 습식세정공정을 실시하여 아모르퍼스 카 본막 패턴(123a, 도 3c 참조)을 제거한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 반도체 소자의 컨택홀 형성시 복수의 패턴층 사이의 빈 공간을 매립시키는 층간절연막 상에 하드마스크 물질로 아모르퍼스 카본막과 아모르퍼스 카본막 상에 층간절연막과 식각 선택비가 동일한 PE-TEOS막을 형성하고, 이들을 패터닝한 후 패터닝된 하드마스크 물질을 통해 층간절연막을 식각함으로써, 층간절연막 식각시 층간절연막과 함께 PE- TEOS막을 제거할 수 있다.
따라서, 후속공정시 디펙트의 원인을 미리 제거할 수 있고 하드마스크 물질을 제거하기 위한 별도의 식각공정을 필요로 하지 않으므로 패턴층의 손실을 최소화하여 SAC 패일을 방지할 수 있다.

Claims (7)

  1. 하부층이 형성된 기판 상부에 복수의 패턴층을 형성하는 단계;
    상기 복수의 패턴층 사이의 빈 공간이 매립되도록 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 제1 하드마스크와, 상기 층간절연막과 동일한 식각 선택비를 갖는 제2 하드마스크를 차례로 증착하는 단계;
    상기 복수의 패턴층 사이에 대응되는 상기 층간절연막을 노출시키도록 상기 제1 및 제2 하드마스크를 식각하여 제1 및 제2 하드마스크 패턴을 형성하는 단계;
    상기 제1 하드마스크 패턴을 통해 상기 층간절연막을 식각하여 상기 복수의 패턴층 사이에 대응되는 상기 하부층을 노출시키는 컨택홀을 형성하는 동시에 상기 제2 하드마스크 패턴을 제거하는 단계; 및
    상기 제1 하드마스크 패턴을 제거하는 단계
    를 포함하는 반도체 소자의 컨택홀 형성방법.
  2. 제 1 항에 있어서,
    상기 층간절연막은 PE-TEOS 또는 USG로 이루어지는 반도체 소자의 컨택홀 형성방법.
  3. 제 2 항에 있어서,
    상기 제2 하드마스크는 PE-TEOS로 이루어지는 반도체 소자의 컨택홀 형성방법.
  4. 제 3 항에 있어서,
    상기 PE-TEOS는 100 내지 1000Å의 두께로 형성하는 반도체 소자의 컨택홀 형성방법.
  5. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    상기 제1 하드마스크는 아모르퍼스 카본으로 이루어지는 반도체 소자의 컨택홀 형성방법.
  6. 제 4 항에 있어서,
    상기 아모르퍼스 카본은 500 내지 10000Å의 두께로 형성하는 반도체 소자의 컨택홀 형성방법.
  7. 제 4 항에 있어서, 상기 층간절연막을 형성하는 단계는,
    상기 복수의 패턴층을 덮도록 상기 하부층 상부에 상기 층간절연막을 증착하는 단계; 및
    상기 패텅층 상부까지 상기 층간절연막을 평탄화하는 단계
    를 포함하는 반도체 소자의 컨택홀 형성방법.
KR1020050121690A 2005-12-12 2005-12-12 반도체 소자의 컨택홀 형성방법 KR20070062026A (ko)

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* Cited by examiner, † Cited by third party
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CN104103512A (zh) * 2013-04-15 2014-10-15 中芯国际集成电路制造(上海)有限公司 绝缘层形成方法

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CN104103512A (zh) * 2013-04-15 2014-10-15 中芯国际集成电路制造(上海)有限公司 绝缘层形成方法

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