KR20010005229A - 반도체소자의 콘택 형성방법 - Google Patents

반도체소자의 콘택 형성방법 Download PDF

Info

Publication number
KR20010005229A
KR20010005229A KR1019990026032A KR19990026032A KR20010005229A KR 20010005229 A KR20010005229 A KR 20010005229A KR 1019990026032 A KR1019990026032 A KR 1019990026032A KR 19990026032 A KR19990026032 A KR 19990026032A KR 20010005229 A KR20010005229 A KR 20010005229A
Authority
KR
South Korea
Prior art keywords
forming
polysilicon
contact
interlayer insulating
vapor deposition
Prior art date
Application number
KR1019990026032A
Other languages
English (en)
Inventor
김종삼
김근태
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019990026032A priority Critical patent/KR20010005229A/ko
Publication of KR20010005229A publication Critical patent/KR20010005229A/ko

Links

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02225Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H01L27/108Dynamic random access memory structures
    • H01L27/10844Multistep manufacturing methods
    • H01L27/10847Multistep manufacturing methods for structures comprising one transistor one-capacitor memory cells
    • H01L27/10882Multistep manufacturing methods for structures comprising one transistor one-capacitor memory cells with at least one step of making a data line
    • H01L27/10891Multistep manufacturing methods for structures comprising one transistor one-capacitor memory cells with at least one step of making a data line with at least one step of making a word line

Abstract

본 발명은 반도체소자의 콘택 형성방법에 관한 것으로,
실리콘기판 상부에 제1폴리실리콘, 하드마스크 및 제2폴리실리콘의 적층구조로 워드라인을 형성하고 상기 워드라인 측벽에 스패이서 나이트라이드를 형성한 다음, 전체표면상부에 층간절연막을 형성하고 상기 실리콘기판의 활성영역 상측의 상기 층간절연막을 식각하는 EMSAC 식각공정을 실시하여 콘택홀을 형성한 다음, 상기 콘택홀을 매립하는 제3폴리실리콘을 형성하고 상기 제3폴리실리콘, 층간절연막 및 제2폴리실리콘을 평탄화식각하여 워드라인 사이에 플러그 폴리와 층간절연막을 형성하되, 활성영역에는 플러그 폴리를 형성하고 소자분리영역에는 층간절연막을 형성하는 공정으로 폴리 스트링거의 유발을 사전에 방지하여 콘택공정 마진을 향상시키고 그에 따른 반도체소자의 특성, 수율 및 신뢰성을 향상시키며 반도체소자의 고집적화를 가능하게 하는 기술이다.

Description

반도체소자의 콘택 형성방법 {Forming method for contact of semiconductor device}
본 발명은 반도체소자의 콘택 형성방법에 관한 것으로, 특히 0.15 ㎛ 이하의 소자에 필요한 이.엠.색 ( enlarged margin SAC ( Self Aligned Contact) ) 방법에 있어서, 이.엠.색 공정에서 플러그 색 에치 ( etch ) 후 마스크 오픈 지역에서만 발생되는 국부적인 나이트라이드 ( nitride ) 로 인해 플러그 폴리 화학기계연마 ( chemical vapor deposition, 이하 CMP 라 함 ) 후 마스크 경계에 잔류하는 폴리 스트링거 ( poly stringer ) 의 발생을 방지하고자 워드라인의 하드마스크 상부에 폴리실리콘을 형성하고 후속공정으로 형성되는 층간절연막 식각공정시 하드마스크의 손상을 방지하여 폴리 스트링거의 유발을 방지할 수 있는 기술에 관한 것이다.
종래의 일반적인 모디파이드 플러그 색 형성 방법은 ILD ( inter layer dielectric ) CMP후 콘택 타입의 마스크를 이용하여 콘택 홀을 형성한 다음 옥사이드와 나이트라이드 공정을 진행하여 콘택 에리어를 확보하는 방법으로서 이는 0.15 - 0.25 ㎛ 급 소자에 적용 가능하다.
그러나 이러한 방법은 4G 디램급 이상급 소자를 형성하는데 있어 마스크 공정상 오버래이 마진 측면에서 소자 동작을 위해 필요한 적절한 콘택 에리어 확보는 불가능하다.
도 1a 내지 도 1e 는 일반적인 모디파이드 플러그색 공정 적용한 반도체소자의 콘택 형성방법을 도시한 단면도 및 평면도로서, 도 1e 는 도 1d 의 평면도를 도시한다.
먼저, 실리콘기판(1) 상부에 캐핑 나이트라이드(11)이 상측에 형성된 워드라인(2)를 형성한다.
그리고, 상기 워드라인(2) 측벽에 스패이서 나이트라이드(3)를 형성하고, 전 표면에 배리어 나이트라이드(4) 및 도핑방지막(5)를 증착한 다음, 그 상부에 층간 절연막(6)을 증착하고 워드라인(2) 상부에 나이트라이드(4)가 노출될때까지 층간 절연막(6)을 화학적 기계적 평탄화 공정으로 식각한다.
그리고, 색 옥사이드 에치시 나이트라이드 로스를 최소화하기 위한 산화막(8)을 증착하고 마스크 공정 마진을 증기시키기 위한 ARC 레이어(9)를 증착한 다음, 플러그 색 마스크 공정으로 감광막패턴(10)을 형성한다. (도 1a)
이후, 상기 감광막패턴(10)을 마스크로하여 플러그 색 에치를 진행하면 마스크 낫 오픈 지역과 오픈 지역간 국부적인 나이트라이드 로스가 A 와 같이 발생한다. (도 1b)
그리고, 플러그 색 나이트라이드 에치를 진행하여 상기 실리콘기판(1)의 활성영역을 노출시키는 콘택홀(13)을 형성하다. 이때, 마스크 오픈 지역에서는 B 만큼의 나이트라이드 로스가 발생한다. (도 1c)
그 다음에, 전체표면상부에 플러그 폴리(14)를 증착하고 상기 워드라인(2) 상측의 캐핑 나이트라이드(11)가 노출될때까지 상기 플러그 폴리(14)를 CMP 한다.
이때, 마스크 오픈 지역은 콘택플러그(21)가 형성되지만, 마스크 낫오픈 지역과 오픈 지역 경계에 폴리 스트링거(16)가 발생하여 소자 페일을 유발한다.(도 1d, 도 1e)
상기한 바와같이 종래기술에 따른 반도체소자의 콘택 형성방법은, 콘택 오픈 지역과 낫오픈 지역의 경계부에 폴리 스트링거가 발생하여 소자 페일 ( fial ) 을 유발함으로써 반도체소자의 절연특성을 저하시키고 그에 따른 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여, 자기정렬적인 콘택공정으로 콘택플러그를 형성하되, 워드라인의 하드마스크 상부에 폴리실리콘을 형성하여 층간절연막과 식각선택비 차이를 갖도록 함으로써 CMP 공정시 하드마스크이 손상되지않도록 하여 폴리 스트링거의 발생 원인을 사전에 방지하고 그에 따른 반도체소자의 수율, 특성 및 생산성을 향상시키는 반도체소자의 콘택 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1f 는 종래기술에 따른 반도체소자의 콘택 형성방법을 도시한 단면도.
도 2a 내지 도 2f 는 본 발명의 실시예에 따른 반도체소자의 콘택 형성방법을 도시한 단면도 및 평면도.
〈도면의 주요주분에 대한 부호의 설명〉
1,31 : 실리콘기판 2 : 워드라인
3,42 : 스패이서 나이트라이드 4 : 배리어 나이트라이드
5 : 도핑방지막 6 : 제1층간절연막
8 : 나이트라이드 로스 억제용 산화막, 제2층간절연막
9 : ARC 래이어
10 : 감광막패턴 11 : 캐핑 나이트라이드
13,47 : 콘택홀 14,51 : 플러그 폴리
16 : 폴리 스트링거 20 : 폴리머
21 : 콘택플러그 33 : 소자분리막
35 : 제1폴리실리콘 37 : 마스크질화막
39 : 제2폴리실리콘 41 : 제1감광막패턴
43 : 층간절연막 45 : 제2감광막패턴
49 : 제3폴리실리콘
상기 목적 달성을 위해 본 발명에 따른 반도체소자의 콘택 형성방법은,
실리콘기판 상부에 제1폴리실리콘, 하드마스크 및 제2폴리실리콘의 적층구조로 워드라인을 형성하는 공정과,
상기 워드라인 측벽에 스패이서 나이트라이드를 형성하는 공정과,
전체표면상부에 층간절연막을 형성하는 공정과,
상기 실리콘기판의 활성영역 상측의 상기 층간절연막을 식각하는 EMSAC 식각공정을 실시하여 콘택홀을 형성하는 공정과,
상기 콘택홀을 매립하는 제3폴리실리콘을 형성하는 공정과,
상기 제3폴리실리콘, 층간절연막 및 제2폴리실리콘을 평탄화식각하여 워드라인 사이에 플러그 폴리와 층간절연막을 형성하되, 활성영역에는 플러그 폴리를 형성하고 소자분리영역에는 층간절연막을 형성하는 공정을 포함하는 것을 특징으로한다.
한편, 이상의 목적을 달성하기 위한 본 발명의 원리는 다음과 같다.
워드라인의 하드마스크으로 사용되는 산화막, 질화막 또는 산화질화막의 상위 레벨 ( level ) 에 구비되는 층간절연막인 산화막의 식각공정시 하드마스크이 식각되는 현상을 방지하기 위하여 상기 하드마스크 상부에 폴리실리콘을 증착하여 평탄화식각공정시 하드마스크이 손상되지 않도록 함으로써 폴리 스트링거 없는 플러그 폴리를 형성하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2f 는 본 발명의 실시예에 따른 반도체소자의 콘택 형성방법을 도시한 단면도 및 평면도로서, 상기 도 2f 는 도 2e 의 평면도를 도시한다.
먼저, 실리콘기판(31) 상에 활성영역을 정의하는 소자분리막(33)을 형성한다.
그리고, 전체표면상부에 제1폴리실리콘(35), 질화막인 하드마스크(37), 제2폴리실리콘(39)이 순차적으로 형성된 적층구조를 형성한다.
이때, 상기 하드마스크(37)는 산화막이나 산화질화막으로 형성할 수도 있다.
그리고, 상기 질화막이나 산화질화막은 플라즈마 화학기상증착, 고밀도 플라즈마 화학기상증착 또는 저압화학기상증착 방법 등으로 형성한다.
그 다음, 상기 제2폴리실리콘(39) 상부에 감광막패턴(41)을 형성한다. 이때, 상기 감광막패턴(41)은 게이트전극 마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한다.
그 다음, 상기 감광막패턴(41)을 마스크로 하여 상기 적층구조를 식각하여 워드라인, 즉 게이트전극을 형성한다. (도 2a)
그 다음, 상기 워드라인 측벽에 스패이서 나이트라이드(42)를 형성한다.
이때, 상기 스패이서 나이트라이드(42)는 전체표면상부에 PE 또는 LP 방법으로 나이트라이드를 100 - 700 Å 두께로 증착하고 이를 이방성식각하여 형성한다.
그 다음, 전표면에 배리어 나이트라이드(도시안됨)를 PE 또는 LP 방법으로 50 - 400 Å 두께 증착하고 그 상부에 도핑 방지막(도시안됨)인 MTO, HTO 를 50 - 400 Å 으로 증착한다.
그리고, 산화막을 4000 - 10000 Å 두께로 층간 절연막(43)을 증착하고 이를 열처리한다. 이때, 상기 열처리공정은 300 - 1000 ℃ 의 온도에서 실시한다. (도 2b)
그 다음에, 상기 층간절연막(43) 상부에 제2감광막패턴(45)을 형성한다.
이때, 상기 제2감광막패턴(45)는 상기 실리콘기판(31)의 활성영역을 노출시킬 수 있도록 I, T 또는 Z-타입 마스크를 이용한 노광 및 현상공정으로 형성한다.
그 다음, 상기 제2감광막패턴(45)을 마스크로하여 상기 층간절연막(43)을 식각한다.
이때, 상기 식각공정은 상기 층간절연막(43)와 제2폴리실리콘(39) 그리고 하드마스크(37)과 스패이서 나이트라이드(42)의 식각선택비 차이를 이용하여 실시함으로써 산화막인 층간절연막(43)만을 식각한다.
그리고, 상기 층간절연막(43) 식각공정은 C2F6, C2F4, C3F6, C3F8, C4F8, C4F6, CfF8등과 같이 다량의 폴리머를 유발시키는 가스를 이용하여 건식식각하되, 불활성가스를 첨가하여 에치스톱 ( etch stop ) 현상을 개선하고 식각공정을 안정시킨다.
그리고, 상기 식각가스에 CH3F, C2H2, CHF3, CH2F2, H2등과 같이 H 를 함유하는 가스를 첨가하여 에치스톱 특성을 개선하고 스패이서 나이트라이드(42)의 손상을 최소화시킬 수 있다. (도 2c)
그 다음, 제2감광막패턴(45)을 제거하고 전체표면상부에 제3폴리실리콘(49)을 형성한다. (도 2d)
그리고, 상기 제3폴리실리콘(49), 층간절연막(43) 및 제2폴리실리콘(39)을 평탄화식각하되, 상기 하드마스크(37)을 식각장벽으로 하여 실시함으로써 활성영역의 실리콘기판(31)에 접속되는 플러그 폴리(51)를 형성하는 동시에 소자분리막(33) 상측의 실리콘기판(31) 상에 층간절연막(43)을 형성한다.
따라서, 도 1f 의 "16" 과 같은 폴리 스트링거가 없는 EMSAC 공정으로 콘택공정 마진을 증가시킨다. (도 2e, 도 2f)
본 발명의 다른 실시예는 하드마스크 상부에 폴리실리콘을 형성하는 비트라인 및 저장전극 콘택 공정에 적용하는 것이다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 콘택 형성방법은, EMSAC 공정시 하드마스크의 식각으로 인하여 후속공정으로 형성되는 폴리 스트링거의 발생을 방지할 수 있도록 하드마스크 상부에 폴리실리콘을 형성함으로써 EMSAC 식각공정시 하드마스크의 손상을 방지하여 콘택공정 마진이 증가되고 그에 따른 반도체소자의 특성, 수율 및 신뢰성을 향상시키며 그에 따른 반도체소자의 고집적화를 가능하게 하는 효과를 갖는다.

Claims (7)

  1. 실리콘기판 상부에 제1폴리실리콘, 하드마스크 및 제2폴리실리콘의 적층구조로 워드라인을 형성하는 공정과,
    상기 워드라인 측벽에 스패이서 나이트라이드를 형성하는 공정과,
    전체표면상부에 층간절연막을 형성하는 공정과,
    상기 실리콘기판의 활성영역 상측의 상기 층간절연막을 식각하는 자기정렬적인 콘택 식각공정을 실시하여 콘택홀을 형성하는 공정과,
    상기 콘택홀을 매립하는 제3폴리실리콘을 형성하는 공정과,
    상기 제3폴리실리콘, 층간절연막 및 제2폴리실리콘을 평탄화식각하여 워드라인 사이에 플러그 폴리와 층간절연막을 형성하되, 활성영역에는 플러그 폴리를 형성하고 소자분리영역에는 층간절연막을 형성하는 공정을 포함하는 반도체소자의 콘택 형성방법.
  2. 제 1 항에 있어서,
    상기 하드마스크는 질화막, 산화막 또는 산화질화막으로 형성하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  3. 제 2 항에 있어서,
    상기 질화막은 플라즈마 화학기상증착, 고밀도 플라즈마 화학기상증착 또는 저압화학기상증착 방법 등으로 형성하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  4. 제 2 항에 있어서,
    상기 산화질화막은 플라즈마 화학기상증착, 고밀도 플라즈마 화학기상증착 또는 저압화학기상증착 방법 등으로 형성하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  5. 제 1 항에 있어서,
    상기 자기정렬적인 콘택 식각공정시 제2폴리실리콘을 식각장벽으로 하여 실시하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  6. 제 1 항에 있어서,
    상기 층간절연막 식각공정은 C2F6, C2F4, C3F6, C3F8, C4F8, C4F6, CfF8등과 같이 다량의 폴리머를 유발시키는 가스를 이용하여 건식식각하되, 불활성가스를 첨가하여 에치스톱 ( etch stop ) 현상을 개선하고 식각공정을 안정시키는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
  7. 제 6 항에 있어서,
    상기 층간절연막 식각공정은 CH3F, C2H2, CHF3, CH2F2, H2등과 같이 H 를 함유하는 가스를 첨가하여 에치스톱 특성을 개선하고 스패이서 나이트라이드의 손상을 최소화하는 것을 특징으로 하는 반도체소자의 콘택 형성방법.
KR1019990026032A 1999-06-30 1999-06-30 반도체소자의 콘택 형성방법 KR20010005229A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990026032A KR20010005229A (ko) 1999-06-30 1999-06-30 반도체소자의 콘택 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990026032A KR20010005229A (ko) 1999-06-30 1999-06-30 반도체소자의 콘택 형성방법

Publications (1)

Publication Number Publication Date
KR20010005229A true KR20010005229A (ko) 2001-01-15

Family

ID=19598146

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990026032A KR20010005229A (ko) 1999-06-30 1999-06-30 반도체소자의 콘택 형성방법

Country Status (1)

Country Link
KR (1) KR20010005229A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030058584A (ko) * 2001-12-31 2003-07-07 주식회사 하이닉스반도체 반도체소자의 콘택 형성방법
KR100744105B1 (ko) * 2001-06-28 2007-08-01 주식회사 하이닉스반도체 콘택 플러그의 형성 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100744105B1 (ko) * 2001-06-28 2007-08-01 주식회사 하이닉스반도체 콘택 플러그의 형성 방법
KR20030058584A (ko) * 2001-12-31 2003-07-07 주식회사 하이닉스반도체 반도체소자의 콘택 형성방법

Similar Documents

Publication Publication Date Title
KR100459724B1 (ko) 저온 원자층증착에 의한 질화막을 식각저지층으로이용하는 반도체 소자 및 그 제조방법
US6972262B2 (en) Method for fabricating semiconductor device with improved tolerance to wet cleaning process
KR100431656B1 (ko) 반도체 장치의 제조 방법
KR100299594B1 (ko) 디램 장치의 제조 방법
US6337275B1 (en) Method for forming a self aligned contact in a semiconductor device
JP2002280452A (ja) 効果的に短絡を防止できる集積回路装置およびその製造方法
US7144790B2 (en) Shallow trench isolation type semiconductor device and method of forming the same
KR100400308B1 (ko) 반도체소자의 보더리스 콘택 형성방법
KR100308619B1 (ko) 반도체 장치용 자기 정렬 콘택 패드 형성 방법
KR100264773B1 (ko) 자기 정렬된 콘택홀을 갖는 반도체 장치의제조 방법
KR100546152B1 (ko) 반도체소자의콘택형성방법
KR20010005229A (ko) 반도체소자의 콘택 형성방법
KR100546153B1 (ko) 반도체소자의콘택형성방법
KR100524806B1 (ko) 반도체 소자의 스토리지노드콘택 형성 방법
KR20050024977A (ko) 자기 정렬된 콘택홀을 갖는 반도체 소자 및 그 형성 방법
KR100537187B1 (ko) 반도체소자 제조 방법
KR100310823B1 (ko) 반도체장치의콘택홀형성방법
KR20060113264A (ko) 반도체장치의 제조 방법
KR20010005303A (ko) 자기정렬적인 콘택 형성방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
KR20010058980A (ko) 반도체 소자의 캐패시터 제조 방법
KR100361515B1 (ko) 반도체장치의 콘택부 제조방법
KR100624947B1 (ko) 플래시 메모리 소자 및 그 제조 방법
KR20030058636A (ko) 반도체소자의 형성방법
KR20040072269A (ko) 이중 스토리지노드 콘택플러그 형성방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination