KR20080045960A - 반도체 소자의 랜딩플러그 형성방법 - Google Patents
반도체 소자의 랜딩플러그 형성방법Info
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Abstract
본 발명의 반도체 소자의 랜딩플러그 형성방법은, 셀 영역 및 주변회로영역을 포함하는 반도체 기판 위에 게이트 스택을 형성하는 단계; 게이트 스택 상에 버퍼막을 증착하는 단계; 버퍼막 위에 1차 식각정지막을 증착하는 단계; 셀 영역은 노출시키고, 주변회로영역은 차단시키는 감광막 패턴을 형성하는 단계; 감광막 패턴을 마스크로 딥-아웃을 진행하여 셀 영역의 1차 식각정지막을 식각하는 단계; 반도체 기판 상에 2차 식각정지막을 증착하는 단계; 게이트 스택을 매립하는 층간절연막을 형성하는 단계; 층간절연막을 식각하여 랜딩플러그 컨택홀을 형성하는 단계; 랜딩플러그 컨택홀을 매립하면서 상기 게이트 스택을 분리하는 랜딩플러그를 형성하는 단계를 포함한다.
랜딩플러그, 식각정지막, 갭필
Description
도 1 및 도 2는 종래 기술에 따른 반도체 소자의 랜딩플러그를 설명하기 위해 나타내보인 도면들이다.
도 3 내지 도 12는 본 발명에 따른 랜딩플러그 형성방법을 설명하기 위해 나타내보인 도면들이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 반도체 소자의 랜딩플러그 형성방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 이에 대응하는 셀 트랜지스터의 공정마진도 급격하게 줄어들고 있다. 이에 따라 소스와 비트라인을 연결시키는 비트라인컨택, 그리고 드레인와 스토리지노드를 연결시키는 스토리지노드컨택를 포함하는 랜딩플러그(landing plug)를 형성하는 과정에서도 이러한 공정 마진의 축소에 따른 영향을 받고 있다.
도 1 및 도 2는 종래 기술에 따른 반도체 소자의 랜딩플러그를 설명하기 위 해 나타내보인 도면들이다. 특히 도 2는 도 1의 셈(SEM) 사진이다.
도 1 및 도 2를 참조하면, 소자분리막(102)으로 활성영역이 정의되어 있는 반도체 기판(100) 상에 게이트 스택(110)이 형성되어 있다. 게이트 스택(110) 상에는 스페이서막(112)이 형성되어 있다. 각 게이트 스택(110) 사이에는 이후 소스와 비트라인, 그리고 드레인와 스토리지노드를 연결시키는 랜딩플러그(114)가 형성되어 있다. 그리고 랜딩플러그(114)가 배치되어 있지 않은 영역에는 층간절연막(116)이 배치된다. 여기서 게이트 스택(110)은 게이트 절연막(104), 게이트 전극(106) 및 게이트 하드마스크막(108)을 포함한다.
이러한 랜딩플러그(114)를 형성하기 위해 자기 정렬 컨택(SAC; Self Align Contact)방법을 이용하고 있다. 자기 정렬 컨택(SAC)방법은 산화막과 질화막의 식각 물질에 대한 선택비의 차이를 이용하여 컨택플러그를 형성하는 방법이다.
한편, 소자의 크기가 미세화되면서 게이트 스택과 게이트 스택 사이의 공간이 좁아짐에 따라 스페이서막이 이러한 공간을 거의 매립하고 있다. 이에 따라 실질적으로 자기 정렬 컨택방법을 이용하여 랜딩플러그 컨택홀을 형성하기 위한 식각공정을 진행하는 과정에서 특히 랜딩플러그 컨택홀 하부의 공간이 좁아짐에 따라 스페이서막(112)이 제거되지 않으면서 랜딩플러그 컨택홀의 형성이 제대로 이루어지지 않는 현상(A)이 발생하게 된다. 그리고 좁아진 공간으로 인하여 게이트 스택 사이에 층간절연막을 매립하는 것도 어려워지고 있는 상황이다. 이와 같이 랜딩플러그 컨택홀이 제대로 형성되지 않는 것을 방지하기 위해 스페이서막의 두께를 감소시키면, 층간절연막 내에 포함된 불순물이 다른 영역으로 확산되어 주변회로영역 의 문턱전압(threshold voltage)이 변화되면서 소자의 특성이 저하될 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 랜딩플러그 형성방법을 개선하여 랜딩플러그 컨택홀이 제대로 형성되지 않는 것을 방지할 수 있는 반도체 소자의 랜딩플러그 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 랜딩플러그 형성방법은, 셀 영역 및 주변회로영역을 포함하는 반도체 기판 위에 게이트 스택을 형성하는 단계; 상기 게이트 스택 상에 버퍼막을 증착하는 단계; 상기 버퍼막 위에 1차 식각정지막을 증착하는 단계; 셀 영역은 노출시키고, 주변회로영역은 차단시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 딥-아웃을 진행하여 셀 영역의 1차 식각정지막을 식각하는 단계; 상기 반도체 기판 상에 2차 식각정지막을 증착하는 단계; 상기 게이트 스택을 매립하는 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 랜딩플러그 컨택홀을 형성하는 단계; 상기 랜딩플러그 컨택홀을 매립하면서 상기 게이트 스택을 분리하는 랜딩플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 랜딩플러그 컨택홀을 형성하는 단계 이후에, 상기 랜딩플러그 컨택홀을 포함하는 반도체 기판상에 질화막을 증착하는 단계; 상기 랜딩플러그 컨택홀을 매립하는 층간절연막을 형성하는 단계; 및 상기 층간절연막을 식각하여 상기 반도체 기판을 노출시키는 랜딩플러그 컨택홀을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 버퍼막은 저압TEOS(LPTEOS) 산화막을 포함하여 형성할 수 있다.
상기 식각정지막은 질화막을 포함하여 형성할 수 있다.
셀 영역의 1차 식각정지막을 식각하는 단계는, 상기 반도체 기판 상에 300:1의 비율로 혼합된 BOE 용액을 이용하여 전처리를 수행하는 단계; 상기 반도체 기판 상에 인산 용액을 이용한 딥-아웃을 진행하는 단계를 포함하는 것이 바람직하다.
상기 주변회로영역은 차단시키는 감광막 패턴은, I-라인 타입의 감광막 패턴을 이용하는 것이 바람직하다.
상기 주변회로영역을 차단시키는 감광막 패턴은 상기 셀 영역의 1차 식각정지막을 식각하는 단계 이후에 시너를 이용하여 제거하는 단계를 더 포함할 수 있다.
상기 2차 식각정지막은, 120-140Å의 두께로 증착할 수 있다.
층간절연막은 언도프트 실리케이트 글라스(USG) 산화막, 비피에스지(BPSG) 산화막을 포함하여 형성할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 3 내지 도 12는 본 발명의 실시예에 따른 반도체 소자의 랜딩플러그 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
도 3을 참조하면, 셀 영역 및 주변회로영역을 포함하는 반도체 기판(200) 위에 게이트 스택(212)을 형성한다.
구체적으로, 셀 영역 및 주변회로영역을 포함하는 반도체 기판(200) 상에 활성영역을 정의하는 소자분리막(202)을 형성한다. 다음에 반도체 기판(200)의 활성영역을 선택적으로 노출시키는 감광막 패턴(미도시함)을 형성한다. 그리고 감광막 패턴을 마스크로 반도체 기판(200)을 식각하여 셀 영역의 반도체 기판(200) 내에 소정 깊이를 갖는 리세스 트렌치(203)를 형성한다.
다음에 리세스 트렌치(203)를 포함하는 반도체 기판(200) 위에 게이트절연막, 도전막, 금속실리사이드막 및 하드마스크막을 순차적으로 증착한다. 여기서 도전막은 폴리실리콘 등의 도전성 물질을 도포하여 형성할 수 있고, 금속실리사이드막은 텅스텐실리사이드(WSix)막을 포함하여 형성할 수 있다. 그리고 하드마스크막은 질화막으로 형성할 수 있다. 다음에 하드마스크막 위에 감광막을 도포 및 패터닝하여 감광막 패턴을 형성한 다음, 감광막 패턴을 마스크로 하드마스크막을 식각하여 하드마스크막 패턴(210)을 형성한다. 다음에 하드마스크막 패턴(210)을 마스크로 식각공정을 진행하여 하드마스크막 패턴(210), 금속실리사이드막 패턴(208), 도전막패턴(206) 및 게이트절연막패턴(204)을 포함하는 게이트 스택(212)을 형성한다. 이때, 반도체 소자가 고집적화됨에 따라 패턴 간의 밀도가 점점 높아지면서, 셀 영역에 형성된 게이트 스택(212)은 상대적으로 패턴의 밀집도가 높고(dense), 주변회로영역에 형성된 게이트 스택(212)은 상대적으로 패턴의 밀집도가 낮다(loose).
도 4를 참조하면, 게이트 스택(212) 위에 버퍼산화막(214) 및 스페이서용 질화막(216)을 증착한다. 그리고 셀 영역은 차단하고, 주변회로영역은 노출시키는 감광막 패턴(218)을 형성한다. 다음에 주변회로영역의 반도체 기판(200) 상에 스페이서용 산화막(219)을 증착한다. 여기서 버퍼산화막(214)은 열산화공정을 진행하여 형성할 수 있다.
도 5를 참조하면, 셀 영역을 차단시키는 감광막 패턴(218)을 마스크로 식각 공정, 예를 들어 블랭킷 에치(blanket etch) 공정을 진행하여 주변회로영역에 제1 스페이서(220)를 형성한다. 그리고 셀 영역을 차단하고 있는 감광막 패턴(218)은 애슁(ashing) 공정을 수행하여 제거한다. 그러면 셀 영역은 버퍼산화막(214) 및 스페이서용 질화막(216)이 증착되고, 주변회로영역은 버퍼산화막(214′), 스페이서용 질화막(216′) 및 스페이서용 산화막(219′)이 적층된 구조를 포함하는 제1 스페이서(220)가 형성된다. 이때, 셀 영역의 스페이서용 질화막(216) 표면에는 자연산화막(native oxide, 222)이 형성될 수 있다.
도 6을 참조하면, 제1 스페이서(220)를 포함하는 반도체 기판(200) 상에 버퍼막(224)을 증착한다. 버퍼막(224)은 후속 공정에서 증착될 식각정지막을 증착하는 과정에서 반도체 기판에 가해질 수 있는 스트레스를 이완시키는 버퍼(buffer) 역할을 하며, 저압 TEOS(Low Pressure Tetra Ethyl Oxide Silicate) 산화막으로 증착할 수 있다.
도 7을 참조하면, 버퍼막(224) 위에 1차 식각정지막(226)을 증착한다. 1차 식각정지막(226)은 질화막으로 형성할 수 있으며, 100-120Å의 두께로 형성할 수 있다.
도 8을 참조하면, 반도체 기판(200) 상에 감광막을 도포 및 패터닝하여 주변회로영역은 차단하고, 셀 영역은 노출시키는 감광막 패턴(228)을 형성한다. 여기서 감광막 패턴(228)은 I-라인 타입으로 형성할 수 있다. 다음에 인산(phosphoric acid) 용액을 이용한 딥-아웃(dip-out) 방법을 통해 셀 영역의 1차 식각정지막(226)을 제거한다.
이를 위해 먼저, 300:1의 비율로 혼합된 BOE(Buffered Oxide Etchant) 용액을 이용하여 자연 산화막을 제거한 다음 인산 용액을 이용하여 셀 영역의 1차 식각정지막(226)을 식각한다. 여기서 인산 용액을 이용한 딥-아웃을 진행하는 과정에서, 식각대상막의 표면에 산화막이 존재할 경우 식각이 진행되지 않는다. 이에 따라 셀 영역의 스페이서용 질화막(216)의 경우, 스페이서용 질화막(216)의 표면에 형성된 자연 산화막(222)에 의해 식각이 정지되기 때문에 셀 영역의 스페이서용 질화막(216)은 식각이 진행되지 않고 남아 있게 된다.
도 9를 참조하면, 주변회로영역을 차단한 감광막 패턴(228)을 제거하고, 반도체 기판(200) 상에 2차 식각정지막(230)을 증착한다.
여기서 감광막 패턴(230)은 시너(thinner; C6H4(CH3)2)를 이용하여 제거할 수 있다. I라인 타입의 감광막을 이용하는 이유는 DUV(Deep Ultra Violet)용 감광막과 달리 시너로 제거가 가능하여 공정단계를 감소시킬 수 있기 때문이다.
2차 식각정지막(230)은 1차 식각정지막(226)과 동일한 물질, 예를 들어 질화막으로 120-140Å의 두께로 형성할 수 있다. 그러면 주변회로영역은 남아 있는 1차 식각정지막 위에 2차 식각정지막(230)이 증착되면서 상대적으로 두꺼운 두께로 증착된다. 그리고 셀 영역은 1차 식각정지막이 제거된 스페이서용 질화막(216) 위에 2차 식각정지막(230)이 증착되면서 주변회로영역보다 상대적으로 얇은 두께의 2차 식각정지막(230)이 증착된다.
이와 같이 셀 영역에 상대적으로 얇은 두께의 2차 식각정지막(230)이 형성되면서 게이스 스택(212)간에 넓은 공간 마진을 확보할 수 있다. 이에 따라 후속 층간절연막을 증착하는 과정에서 갭필 특성이 향상될 수 있다. 또한 게이트 스택(212) 사이의 공간 마진을 확보할 수 있으면서 이후 랜딩플러그 컨택홀을 형성하는 과정에서 컨택홀을 노출되지 않는 결함이 발생하는 것을 방지할 수 있다.
주변회로영역은 상대적으로 두꺼운 2차 식각정지막(230)이 형성되면서 후속 층간절연막을 증착하는 과정에서 층간절연막에 포함되는 불순물, 예를 들어 붕소(B) 또는 인(P)의 배리어 특성이 향상되어 문턱전압의 변화가 감소하여 공정을 제어하기 수월해질 수 있다.
도 10을 참조하면, 반도체 기판(200) 상에 층간절연막(232)을 증착하고 어닐 공정을 수행하여 층간절연막(232)을 리플로우(reflow)시켜 게이트 스택(212)을 매립한다. 여기서 층간절연막(232)은 언도프트 실리케이트 글라스(USG; Undoped Silicate Glass) 산화막, BPSG(Boron Phosphorus Silicate Glass)막을 포함하여 형 성할 수 있다. 다음에 층간절연막(232)에 평탄화 공정, 예를 들어 화학적기계적연마(CMP; Chemical Mechanical Polishing) 공정을 수행하여 2차 식각정지막(230)의 표면을 노출시킨다.
도 11을 참조하면, 층간절연막(232) 위에 감광막을 도포 및 패터닝하여 랜딩플러그 컨택홀이 형성될 영역을 노출시키는 감광막 패턴(미도시함)을 형성한다. 여기서 감광막 패턴은 주변회로영역은 차단시킨다.
다음에 감광막 패턴을 마스크로 한 식각공정을 진행하여 셀 영역의 게이트 스택(212) 사이의 층간절연막(232)을 제거하여 랜딩플러그 컨택홀(238)을 형성한다. 여기서 랜딩플러그 컨택홀(238)은 이후 스토리지노드와 연결되는 스토리지노드 컨택홀(234)과 비트라인과 연결되는 비트라인 컨택홀(236)을 포함하여 이루어진다. 이때 게이트 라인과 게이트 라인이 랜딩플러그 컨택홀(238) 영역을 설정할 수 있다. 이때, 랜딩플러그 컨택홀(238)을 형성하는 과정에서 셀 영역의 게이트 스택(212) 측면에는 버퍼산화막(214) 및 스페이서용 질화막(216)을 포함하는 제2 스페이서막(240)이 형성된다.
도 12를 참조하면, 게이트 스택(236) 사이에 분리된 랜딩플러그(244)를 형성한다. 여기서 랜딩플러그(244)는 자기정렬컨택(SAC) 방법을 진행하는 과정에서 발생하는 결함을 방지하기 위해 질화막 및 산화막을 증착한 다음 랜딩플러그용 도전막을 형성한 후 분리하여 랜딩플러그를 형성할 수 있다.
구체적으로, 랜딩플러그 컨택홀(238)을 포함하는 반도체 기판(200) 상에 절연막, 예를 들어 저압 분위기에 질화막(LP nitride, 242)을 50-100Å의 두께로 증 착한다. 여기서 질화막(242)은 후속의 자기정렬컨택(SAC; Self Align Contact) 방법을 진행하는 과정에서 식각정지막 역할을 하여 SAC 결함이 발생하는 것을 방지한다. 다음에 질화막(242) 위에 USG(Undoped Silicate Glass) 산화막(243)을 대략 500Å의 두께로 증착하여 SAC 결함이 발생하는 것을 방지한다. 다음에 식각공정, 예를 들어 블랭킷 에치를 진행하여 랜딩플러그 컨택홀을 형성한다. 이때, USG 산화막(243)이 식각되는 과정에서 질화막(242)이 식각 정지막 역할을 하므로 게이트 스택(212)이 손상되는 SAC 결함은 발생하지 않는다.
다음에 반도체 기판(200)상에 노출되어 있는 표면이 모두 매립되도록 랜딩플러그용 도전막을 증착한다. 여기서 랜딩플러그용 도전막은 폴리실리콘을 포함하여 형성할 수 있다. 다음에 연마공정, 예를 들어 에치백 공정 또는 화학적 기계적 연마(CMP)를 수행하여 하드마스크막 패턴(210)의 상부가 드러날 때까지 랜딩플러그용 도전막을 분리하여 랜딩플러그(244)를 형성한다.
본 발명에 따른 반도체 소자의 랜딩플러그 형성방법은, 게이트 스택 사이의 공간 마진을 확보하여 갭필 특성을 향상시키고, 이에 따라 랜딩플러그 컨택홀이 노출되지 않는 결함을 방지할 수 있다. 또한, 층간절연막을 증착하는 과정에서 층간절연막에 포함된 불순물에 대한 배리어 특성이 향상하여 문턱전압의 변화를 감소시킬 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 랜딩플러그 형성방법에 의하면, 게이트 스택 사이의 공간 마진을 확보함으로써 층간절연막을 증착 하는 과정에서 갭필 특성이 향상시킬 수 있다. 이와 같이 확보된 공간 마진에 의해 랜딩플러그 컨택홀을 형성하는 과정에서 컨택홀을 노출되지 않는 결함이 발생하는 것을 방지할 수 있다.
주변회로영역은 상대적으로 두꺼운 식각정지막이 형성되면서 층간절연막을 증착하는 과정에서 층간절연막에 포함된 불순물에 대한 배리어 특성이 향상되어 문턱전압의 변화가 감소하여 공정을 제어하기 수월해질 수 있다.
Claims (10)
- 셀 영역 및 주변회로영역을 포함하는 반도체 기판 위에 게이트 스택을 형성하는 단계;상기 게이트 스택 상에 버퍼막을 증착하는 단계;상기 버퍼막 위에 1차 식각정지막을 증착하는 단계;셀 영역은 노출시키고, 주변회로영역은 차단시키는 감광막 패턴을 형성하는 단계;상기 감광막 패턴을 마스크로 딥-아웃을 진행하여 셀 영역의 1차 식각정지막을 식각하는 단계;상기 반도체 기판 상에 2차 식각정지막을 증착하는 단계;상기 게이트 스택을 매립하는 층간절연막을 형성하는 단계;상기 층간절연막을 식각하여 랜딩플러그 컨택홀을 형성하는 단계;상기 랜딩플러그 컨택홀을 매립하면서 상기 게이트 스택을 분리하는 랜딩플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 랜딩플러그 형성방법.
- 제1항에 있어서, 상기 게이트 스택을 형성하는 단계 이후에,상기 게이트 스택 위에 버퍼산화막 및 스페이서용 질화막을 증착하는 단계;셀 영역은 차단하고, 주변회로영역은 노출시키는 감광막 패턴을 형성하는 단 계;상기 감광막 패턴을 마스크로 주변회로영역의 반도체 기판 상에 스페이서용 산화막을 증착하는 단계;상기 감광막 패턴을 마스크로 주변회로영역을 식각하여 스페이서용 산화막, 스페이서용 질화막 및 버퍼산화막이 적층된 구조를 포함하는 제1 스페이서를 형성하는 단계; 및상기 감광막 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 랜딩플러그 형성방법.
- 제1항에 있어서, 상기 랜딩플러그 컨택홀을 형성하는 단계 이후에,상기 랜딩플러그 컨택홀을 포함하는 반도체 기판상에 질화막을 증착하는 단계;상기 랜딩플러그 컨택홀을 매립하는 산화막을 형성하는 단계; 및상기 산화막을 식각하여 상기 반도체 기판을 노출시키는 랜딩플러그 컨택홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 랜딩플러그 형성방법.
- 제1항에 있어서,상기 버퍼막은 저압TEOS(LPTEOS) 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 랜딩플러그 형성방법.
- 제1항에 있어서,상기 식각정지막은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 랜딩플러그 형성방법.
- 제1항에 있어서, 셀 영역의 1차 식각정지막을 식각하는 단계는,상기 반도체 기판 상에 300:1의 비율로 혼합된 BOE 용액을 이용하여 전처리를 수행하는 단계;상기 반도체 기판 상에 인산 용액을 이용한 딥-아웃을 진행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 랜딩플러그 형성방법.
- 제1항에 있어서,상기 주변회로영역은 차단시키는 감광막 패턴은, I-라인 타입의 감광막 패턴을 이용하는 것을 특징으로 하는 반도체 소자의 랜딩플러그 형성방법.
- 제1항에 있어서,상기 주변회로영역을 차단시키는 감광막 패턴은 상기 셀 영역의 1차 식각정지막을 식각하는 단계 이후에 시너를 이용하여 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 랜딩플러그 형성방법.
- 제1항에 있어서,상기 2차 식각정지막은, 120-140Å의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 랜딩플러그 형성방법.
- 제1항에 있어서,상기 층간절연막은 언도프트 실리케이트 글라스(USG) 산화막, 비피에스지(BPSG) 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 랜딩플러그 형성방법.
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|---|---|---|---|---|
| KR101010106B1 (ko) * | 2008-07-04 | 2011-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
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2006
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