KR20010005107A - 반도체 소자의 플러그 형성 방법 - Google Patents
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Abstract
본 발명은 플러그를 이루는 폴리실리콘막의 연마 대상 두께를 감소시키면서 웨이퍼 중심부와 가장자리에서 산화막 연마 속도가 차이나지 않도록 하여 워드라인 상의 마스크 질화막 손실을 줄일 수 있는, 반도체 소자의 플러그 형성 방법에 관한 것으로, 워드라인이 형성된 반도체 기판 상에 절연을 위한 산화막을 증착하고 평탄화한 다음, 플러그 형성 영역을 노출시키기 위한 마스크 형성 공정 및 식각공정을 진행하고 폴리실리콘막을 증착한 다음, 폴리실리콘막과 산화막을 워드라인이 드러날 때까지 전면식각하고 세리아 계열 슬러리를 이용한 CMP 공정으로 평탄화시키는데 그 특징이 있다. 이에 따라, 연마량을 감소시켜 연마 균일도를 향상시킬 수 있으며, 연마 시간 단축으로 소모재 비용을 감소시킬 수 있다.
Description
본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 특히 반도체 소자의 플러그 형성 방법에 관한 것이다.
자기정렬 콘택 방법을 이용한 종래의 폴리실리콘 플러그 형성 방법은, 워드라인이 형성된 기판 상부에 절연을 위한 산화막을 형성하고 평탄화한 다음, 산화막을 식각하여 콘택홀을 형성하고 콘택홀 내에 플러그를 형성하는 과정으로 이루어진다. 이러한 방법은 소자집적도가 증가함에 따라 원하는 콘택 면적을 확보할 수 없는 문제점을 갖는다.
상기와 같은 콘택 면적 확보 문제를 해결하기 위해, 워드라인이 형성된 기판 상에 절연을 위한 산화막을 형성하고 평탄화한 후, 플러그 형성 영역을 T형 또는 I형으로 노출시키는 마스크 형성 및 식각공정을 진행하고, 폴리실리콘막을 증착한 다음, 산화막용 슬러리(slurry)를 이용하여 워드라인이 드러날 때까지 폴리실리콘막 및 산화막을 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP라 함)공정으로 제거하고, 폴리실리콘용 슬러리를 이용한 CMP 공정에서 침식(erosion) 현상을 이용하여 이웃하는 폴리실리콘 플러그를 분리하는 방법이 제시되었다. 이와 같이 형성된 플러그는 각각 비트라인 및 캐패시터와 각각 콘택된다.
이러한 방법은 폴리실리콘막 증착 후 워드라인이 드러날 때까지 CMP 공정으로 폴리실리콘막 및 산화막을 제거하고, 이웃하는 폴리실리콘 플러그를 분리하기 위해 CMP 공정을 진행한다. 따라서, 폴리실리콘막 증착 후 2회의 CMP 공정을 진행하기 때문에 단위 공정수가 증가할 뿐만 아니라, 연마 대상막이 두껍기 때문에 연마후 웨이퍼 내의 균일도가 악화되며, 연마시간 증가에 따른 소모재 비용 증가 문제가 발생한다.
따라서, 연마 대상막의 두께를 보다 감소시키기 위하여, 워드라인 형성이 완료된 기판 상에 절연을 위한 산화막을 형성하고 평탄화한 다음, 플러그 형성 영역을 T형 또는 I형으로 노출시키는 마스크 형성 및 식각공정을 진행하고, 폴리실리콘을 증착하고 워드라인이 드러날 때까지 폴리실리콘막을 전면식각하고, 산화막용 또는 폴리실리콘용 슬러리를 이용한 연마공정으로 이웃하는 플러그를 분리시키는 방법이 제시되었다.
이러한 종래의 방법을 도1a 내지 도1d를 참조하여 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 워드라인(11), 워드라인(11) 상에 위치하는 마스크 질화막(12) 및 워드라인(11) 측벽에 위치하는 질화막 스페이서(13) 형성이 완료된 실리콘 기판(10) 상에 장벽 질화막(14) 및 절연을 위한 산화막(15)을 차례로 형성하고, 산화막(15)을 화학기계적 연마 공정으로 평탄화시킨다. 장벽 질화막(14)은 이후의 식각공정에서 실리콘 기판(10)이 손상되는 것을 방지하기 위한 것이다.
다음으로, 도1b에 도시한 바와 같이 플러그 형성 영역을 T형 또는 I형으로 노출시키는 식각마스크(도시하지 않음)를 형성한 다음, 산화막(15) 및 장벽 질화막(14)을 선택적으로 식각하여 워드라인(11) 상의 마스크 질화막(12), 질화막 스페이서(13) 및 플러그와 연결될 실리콘 기판(10)을 노출시킨다.
다음으로, 도1c에 도시한 바와 같이 전체 구조 상에 폴리실리콘막(16)을 증착하고, 워드라인 상의 마스크 질화막(12)이 노출될 때까지 폴리실리콘막(16)을 전면식각 한다. 도면부호 'S1'은 전면식각 이전의 폴리실리콘막(16) 표면, 'S2'는 전면식각 이후의 폴리실리콘막(16) 표면을 나타낸다.
다음으로, 도1d에 도시한 바와 같이 산화막용 슬러리를 이용한 1차 CMP 공정으로 마스크 질화막(12)이 노출될 때까지 산화막(15)을 제거하고, 폴리실리콘용 슬러리를 이용한 2차 CMP 공정으로 폴리실리콘막(16)을 제거하여 이웃하는 폴리실리콘막(16) 플러그를 분리한다. 이때, 세리아(ceria, CeO2) 계열 슬러리를 이용하여 1 단계로 CMP 공정을 완료할 수 있다.
이와 같이 산화막(15)을 연마하는 공정에서 웨이퍼 중심부(A)에 비해 웨이퍼 가장자리(B) 산화막의 연마 속도가 빨라 웨이퍼 가장자리(B)의 워드라인(11) 상부의 마스크 질화막(12)의 손실이 과도하게 발생한다. 이에 따라 이후 워드라인과 비트라인간 누설전류가 증가하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 플러그를 이루는 폴리실리콘막의 연마 대상 두께를 감소시키면서 웨이퍼 중심부와 가장자리에서 산화막 연마 속도가 차이나지 않도록하여 워드라인 상의 마스크 질화막 손실을 줄일 수 있는, 반도체 소자의 플러그 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1d는 종래 기술에 따른 반도체 소자의 폴리실리콘 플러그 형성 공정 단면도,
도2a 내지 도2d는 본 발명의 일실시예에 따른 반도체 소자의 폴리실리콘 플러그 형성 공정 단면도,
*도면의 주요부분에 대한 도면 부호의 설명*
21: 워드라인 22: 마스크 질화막
23: 질화막 스페이서 24: 장벽 질화막
25: 산화막 26: 실리콘막
상기와 같은 목적을 달성하기 위한 본 발명은 제1 전도막 패턴, 상기 제1 전도막 패턴 상부 표면에 위치하는 마스크 절연막 및 상기 제1 전도막 패턴 측벽에 위치하는 절연막 스페이서 형성이 완료된 반도체 기판 상부에 층간절연막을 형성하는 제1 단계; 상기 층간절연막을 선택적으로 식각하여 플러그 형성 영역의 상기 마스크 절연막, 상기 절연막 스페이서 및 상기 반도체 기판을 노출시키는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 제2 전도막을 형성하는 제3 단계; 상기 제1 전도막 패턴 상의 상기 마스크 절연막이 노출될 때까지 상기 층간절연막 및 상기 제2 전도막을 전면식각하는 제4 단계; 및 상기 제2 전도막을 연마하여 상기 제1 전도막 패턴 사이의 상기 제2 전도막이 연결되지 않도록함으로써 제2 전도막 플러그를 형성하는 제5 단계를 포함하는 반도체 소자의 플러그 형성 방법을 제공한다.
본 발명은 워드라인이 형성된 반도체 기판 상에 절연을 위한 산화막을 증착하고 평탄화한 다음, 플러그 형성 영역을 노출시키기 위한 마스크 형성 공정 및 식각공정을 진행하고 폴리실리콘막을 증착한 다음, 폴리실리콘막과 산화막을 워드라인이 드러날 때까지 전면식각하고 세리아 계열 슬러리를 이용한 CMP 공정으로 평탄화키는데 그 특징이 있다. 이에 따라, 연마량을 감소시켜 연마 균일도를 향상시킬 수 있으며, 연마 시간 단축으로 소모재 비용을 감소시킬 수 있다.
이하, 첨부된 도면 도2a 내지 도2d를 참조하여 본 발명의 일실시예에 따른 폴리실리콘 플러그 형성 방법을 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 워드라인(21), 워드라인(21) 상에 위치하는 마스크 질화막(22) 및 워드라인(21) 측벽에 위치하는 질화막 스페이서(23) 형성이 완료된 실리콘 기판(20) 상에 장벽 질화막(24) 및 절연을 위한 산화막(25)을 차례로 형성하고, 300 ℃ 내지 1000 ℃ 온도에서 산화막(25)을 열처리한 다음, 수소 이온농도(pH)가 9 내지 13이며 크기가 50 nm 내지 500 nm인 산화막용 슬러리를 이용하여 CMP 공정으로 산화막(15)을 평탄화시킨다.
장벽 질화막(24)은 이후의 식각공정에서 실리콘 기판(10)이 손상되는 것을 방지하기 위한 것이다. 산화막(15)은 캡필(gap fill) 및 워드라인(21) 절연을 위한 것으로서 BPSG(borophospho-silicate glass), PSG(phospho-silicate glass), FSG(fluoro-silicate glass), APL 산화막(advanced planrization oxide), TEOS(tetraethyl orthosilicate), HDP 산화막(high density plasma oxide)을 이용하여 1000 Å 내지 5000 Å 두께로 증착한다.
다음으로, 도2b에 도시한 바와 같이 플러그 형성 영역을 T형 또는 I형으로 노출시키는 식각마스크(도시하지 않음)를 형성한 다음, 산화막(25) 및 장벽 질화막(24)을 선택적으로 식각하여 워드라인(21) 상의 마스크 질화막(22), 질화막 스페이서(23) 및 플러그와 연결될 실리콘 기판(20)을 노출시키고, 전체 구조 상에 500 Å 내지 5000 Å 두께의 실리콘막(26)을 증착한다. 상기 실리콘막(26)은 비정질, 다결정, 도핑, 비도핑일 수 있다. 상기 실리콘막(26)을 대신하여 W 또는 Cu 등의 금속막을 500 Å 내지 5000 Å 두께로 형성할 수도 있으며, 이 경우는 금속막 형성 이전에 Ti, TiN, TaN 또는 TiSi2등의 확산방지막을 100 Å 내지 1000 Å 두께로 형성할 수도 있다.
다음으로, 도2c에 도시한 바와 같이 워드라인 상의 마스크 질화막(22)이 노출될 때까지 실리콘막(26) 및 산화막(25)을 전면식각한다. 도면부호 'S3'는 전면식각 후의 산화막(25) 표면, 'S4'는 전면식각후의 실리콘막(26) 표면을 나타낸다.
다음으로, 도2b에 도시한 바와 같이 수소 이온농도(pH)가 5 내지 9이며 크기가 크기가 50 nm 내지 1000 nm인 폴리실리콘용 슬러리 또는 세리아 계열 슬러리를 100 ㎖/분 내지 400 ㎖/분의 속도로 주입하면서 CMP 공정을 실시하여 이웃하는 실리콘막(26) 플러그를 분리한다.
이때, 이웃하는 실리콘막(26) 플러그를 분리하기 위하여 CMP 공정에서 침식현상을 이용한다. 한편, 실리콘막(26) 대신 금속막을 형성한 경우는 수소 이온농도(pH)가 2 내지 9이며 크기가 50 nm 내지 1000 nm인 금속막용 슬러리를 이용한다. 또한, 세리아 이외에 ZrO2, TiO2를 사용할 수도 있다.
전술한 바와 같이 이루어지는 본 발명의 연마 대상막의 두께를 감소시켜 웨이퍼 내의 균일도를 향상시키고 소모재의 사용량을 감소시킬 수 있어 제조 비용을 절감시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은, 플러그 형성을 위한 실리콘 등의 전도막 형성 후 CMP 공정을 1회로 감소시킬 수 있다. 또한, 연마량의 감소에 따라 웨이퍼 내의 절연막의 균일도를 향상시켜 소자 특성을 개선할 수 있으며, 연마 시간을 단축할 수 있고 따라서 소모재 비용 감소 효과를 얻을 수 있어 타 공정에 비해 소모재 비용이 높은 화학적 기계적 평탄화 공정의 문제점을 개선할 수 있다.
Claims (4)
- 제1 전도막 패턴, 상기 제1 전도막 패턴 상부 표면에 위치하는 마스크 절연막 및 상기 제1 전도막 패턴 측벽에 위치하는 절연막 스페이서 형성이 완료된 반도체 기판 상부에 층간절연막을 형성하는 제1 단계;상기 층간절연막을 선택적으로 식각하여 플러그 형성 영역의 상기 마스크 절연막, 상기 절연막 스페이서 및 상기 반도체 기판을 노출시키는 제2 단계;상기 제2 단계가 완료된 전체 구조 상에 제2 전도막을 형성하는 제3 단계;상기 제1 전도막 패턴 상의 상기 마스크 절연막이 노출될 때까지 상기 층간절연막 및 상기 제2 전도막을 전면식각하는 제4 단계; 및상기 제2 전도막을 연마하여 상기 제1 전도막 패턴 사이의 상기 제2 전도막이 연결되지 않도록 함으로써 제2 전도막 플러그를 형성하는 제5 단계를 포함하는 반도체 소자의 플러그 형성 방법.
- 제 1 항에 있어서,상기 제1 전도막 패턴은 워드라인인 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
- 제 1항 또는 제 2 항에 있어서,상기 제2 전도막을 실리콘막 또는 금속막으로 형성하고,상기 마스크 절연막 및 상기 절연막 스페이서를 각각 질화막으로 형성하고,상기 층간절연막을 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
- 제 3 항에 있어서,상기 제5 단계에서,수소 이온농도(pH)가 5 내지 9이며 크기가 크기가 50 nm 내지 1000 nm인 폴리실리콘용 슬러리 또는 세리아 계열 슬러리를 100 ㎖/분 내지 400 ㎖/분의 속도로 주입하면서 화학기계적 연마 공정을 실시하는 것을 특징으로 하는 반도체 소자의 플러그 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025903A KR20010005107A (ko) | 1999-06-30 | 1999-06-30 | 반도체 소자의 플러그 형성 방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019990025903A KR20010005107A (ko) | 1999-06-30 | 1999-06-30 | 반도체 소자의 플러그 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010005107A true KR20010005107A (ko) | 2001-01-15 |
Family
ID=19597917
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| KR1019990025903A KR20010005107A (ko) | 1999-06-30 | 1999-06-30 | 반도체 소자의 플러그 형성 방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR20010005107A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100517912B1 (ko) * | 2003-06-30 | 2005-10-04 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
| US7229904B2 (en) | 2003-12-29 | 2007-06-12 | Hynix Semiconductor Inc. | Method for forming landing plug contacts in semiconductor device |
| CN1326232C (zh) * | 2004-06-08 | 2007-07-11 | 海力士半导体有限公司 | 形成半导体器件接触塞的方法 |
-
1999
- 1999-06-30 KR KR1019990025903A patent/KR20010005107A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100517912B1 (ko) * | 2003-06-30 | 2005-10-04 | 주식회사 하이닉스반도체 | 반도체소자 제조 방법 |
| US7229904B2 (en) | 2003-12-29 | 2007-06-12 | Hynix Semiconductor Inc. | Method for forming landing plug contacts in semiconductor device |
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