KR20010061490A - 접착력 저하에 따른 하부전극의 손실을 방지할 수 있는반도체 소자의 캐패시터 하부전극 형성 방법 - Google Patents
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Abstract
본 발명은 접착력 저하에 따른 하부전극의 손실을 방지할 수 있는 반도체 소자의 캐패시터 하부전극 형성 방법에 관한 것으로, 캐패시터 하부전극 형성용 절연막을 선택적으로 식각하여 하부전극 영역의 절연막 내에 트렌치를 형성하고, 전체 구조 상에 접착층 및 전도막을 형성하여 절연막과 전도막 사이의 접착력을 향상시키고, 이후 진행되는 CMP 공정에서 트렌치 내부에 연마잔여물이 남는 것을 방지하기 위하여 전체 구조 상에 전도막 및 절연막에 대한 습식식각 선택비가 높은 희생막을 형성하여 트렌치 내부를 채운 다음, 상기 절연막이 노출될 때까지 CMP 공정을 실시하여 트렌치 측면 및 바닥면 상에 잔류하는 전도막으로 이루어지는 캐패시터 하부전극을 형성하는데 특징이 있다. 본 발명에 따라 절연막과 전도막의 접착력을 향상시킬 수 있어 CMP 공정 중 트렌치 측면의 절연막으로부터 전도막이 들리거나 떨어져 나가는 것을 효과적으로 방지할 수 있다. 이에 의해 하부전극의 손실을 방지하여 균일하면서도 충분한 캐패시터 용량을 확보할 수 있고 결함 발생을 방지할 수 있어 안정된 캐패시터 형성이 가능하다.
Description
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 반도체 기판 상부에 형성된 산화막을 선택적으로 식각하여 트렌치를 형성하고 전체 구조 상에 하부전극을 이룰 전도막을 증착하고 연마함으로써 상기 트렌치 측면 및 바닥면을 따라 오목한(concave) 형상을 갖는 캐패시터 하부전극을 형성하는 방법에 관한 것이다.
첨부된 도면 도1a 및 도1b를 참조하여 종래 기술에 따른 캐패시터 하부전극 형성 방법을 설명한다.
도1a는 트랜지스터, 비트라인 등의 하부전극 형성이 완료된 반도체 기판(10) 상부를 덮는 층간절연막(11) 상에 캐패시터 하부전극 형성용 산화막(12) 및 난반사방지막(13)을 증착하고, 난반사방지막(13) 및 산화막(12)을 선택적으로 식각하여 캐패시터 하부전극 영역에 트렌치를 형성한 다음, 전체 구조 상에 캐패시터 하부전극을 이룰 전도막(13)을 형성한 상태를 보이고 있다.
도1b는 난반사방지막(13)이 노출될 때까지 전도막(13)을 화학적기계적연마(chemical mechanical polishing, 이하 CMP라 함)하여 상기 트렌치의 측면 및 바닥면 상에 잔류하는 전도막(13)으로 이루어지는 캐패시터 하부전극을 형성한 것을 나타내고 있는 공정도로서, CMP 과정 중 트렌치 측면의 산화막(12)과 접하고 있던 전도막(14)의 들림(A) 또는 떨어져 나감(B)이 발생하여 이후 공정에서 결함(defect)으로 작용하는 것을 보이고 있다.
전술한 바와 같이 이루어지는 종래의 캐패시터 하부전극 패턴 형성 방법은 산화막(12)과 전도막(14) 간의 접착력 불량에 따라 하부전극이 불규칙적으로 손실되어 캐패시터 용량 감소 및 웨이퍼 내의 균일도 저하가 발생할 뿐만 아니라, CMP공정 중에 트렌치 내부에 연마잔여물이 남는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 반도체 기판 상부에 형성된 산화막을 선택적으로 식각하여 트렌치를 형성하고 전체 구조 상에 하부전극을 이룰 전도막을 증착하고 연마함으로써 상기 트렌치 측면 및 바닥면을 따라 오목한 형상을 갖는 캐패시터 하부전극을 형성하는 과정에서 상기 산화막과 전도막 간의 접착력을 향상시켜 하부전극의 손실 및 결함 발생을 방지할 수 있으며 CMP 공정 중에 트렌치 내에 연마잔여물이 남는 것을 억제할 수 있는 반도체 소자의 캐패시터 하부전극 형성 방법을 제공하는데 그 목적 있다.
도1a 및 도1b는 종래 기술에 따른 캐패시터 하부전극 형성 공정 단면도,
도2a 내지 도2d는 본 발명의 실시예에 따른 캐패시터 하부전극 형성 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
22: 산화막 23: 난반사방지막
24: 접착막 25: 전도막
PR: 포토레지스트
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 절연막을 형성하는 제1 단계; 상기 절연막을 선택적으로 식각하여 상기 하부전극 영역의 상기 절연막 내에 트렌치를 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 접착막을 형성하는 제3 단계; 상기 접착막 상에 상기 하부전극을 이룰 전도막을 형성하는 제4 단계; 희생막을 형성하여 상기 제4 단계가 완료된 전체 구조를 덮으며 상기 트렌치 내부를 채우는 제5 단계; 상기 절연막이 노출될 때까지 상기 희생막, 상기 전도막 및 상기 접착막을 연마하여, 상기 트렌치의 측면 및 바닥 상에 잔류하는 상기 전도막으로 이루어지는 캐패시터 하부전극을 형성하는 제6 단계; 및상기 트렌치 내부에 잔류하는 상기 희생막을 제거하여 상기 캐패시터 하부전극을 노출시키는 제7 단계를 포함하는 반도체 소자의 캐패시터 하부전극 형성 방법을 제공한다.
본 발명은 캐패시터 하부전극 형성용 절연막을 선택적으로 식각하여 하부전극 영역의 절연막 내에 트렌치를 형성하고, 전체 구조 상에 접착막(glue layer) 및 전도막을 형성하여 절연막과 전도막 사이의 접착력을 향상시키고, 이후 진행되는 CMP 공정에서 트렌치 내부에 연마잔여물이 남는 것을 방지하기 위하여 전체 구조 상에 전도막 및 절연막에 대한 습식식각 선택비가 높은 희생막을 형성하여 트렌치 내부를 채운 다음 상기 절연막이 노출될 때까지 CMP 공정을 실시하여 트렌치 측면 및 바닥면 상에 잔류하는 전도막으로 이루어지는 캐패시터 하부전극을 형성하는데 특징이 있다. 본 발명에 따라 절연막과 전도막의 접착력을 향상시킬 수 있어 CMP 공정 중 트렌치 측면의 절연막으로부터 전도막이 들리거나 떨어져 나가는 것을 효과적으로 방지할 수 있다. 이에 의해 하부전극의 손실을 방지하여 균일하면서도 충분한 캐패시터 용량을 확보할 수 있고 결함 발생을 방지할 수 있어 안정된 캐패시터 형성이 가능하다.
이하, 도2a 내지 도2d를 참조하여 본 발명의 실시예에 따른 캐패시터 하부전극 형성 방법을 설명한다.
먼저 도2a에 도시한 바와 같이, 트랜지스터, 비트라인 등의 하부전극 형성이완료된 반도체 기판(20) 상부를 덮는 층간절연막(21) 상에 캐패시터 하부전극 형성용 산화막(22) 및 난반사방지막(23)을 증착하고, 난반사방지막(23) 및 산화막(22)을 선택적으로 식각하여 캐패시터 하부전극 영역에 트렌치를 형성한 다음, 트렌치 측면 및 바닥 상에 접착막(24)과 캐패시터 하부전극을 이룰 전도막(25)을 차례로 형성하고, 전체 구조 상에 희생막으로서 역할하는 포토레지스트(PR)를 도포하여 상기 트렌치 내부가 포토레지스트(PR)로 채워지도록 한다.
상기 산화막(22)은 BPSG(borophospho silicate glass), PSG(phospho silicate glass), FSG(fluorinated silica glass), TEOS(tetraethyl orthosilicate), SiH4, USG(undoped silicate glass) 또는 APL(advanced planarizarion layer) 등으로 형성한다. 이중 TEOS와 SiH4는 PECVD(plasma enhanced chemical vapor deposition)법으로 형성하고, USG와 PSG는 HDP(high density plasma)를 이용하여 형성한다. 이러한 산화막(22)을 2000 Å 내지 10000 Å 두께로 형성한 후에는 막의 종류에 따라 선택적으로 300 ℃ 내지 1000 ℃ 온도에서 열처리를 실시한다. 상기 난반사방지막(23)은 LPCVD(low pressure chemical vapor deposition) 또는 PECVD법을 이용하여 SiON, 실리콘 함량이 5 % 내지 20 %인 SiON(Si-rich SiON)을 300 ℃ 내지 700 ℃ 온도에서 200 Å 내지 1000 Å 두께로 증착하여 형성한다. 산화막(22)과 전도막(25) 간의 접착력을 향상시키기 위한 접착막(24)은 Ti, TiN, TiAlN, TiSiN, TaN, WN, TiSi2또는 WSi2의 단일막 또는 이들의 조합으로 이루어지는 적층막을 300 ℃ 내지 600 ℃ 온도에서 100 Å 내지 1000 Å두께로 증착하여 형성한다. 그리고, 캐패시터의 하부전극을 이루는 전도막(25)은 스퍼터링(sputtering) 또는 CVD 방법으로 Pt, Ir 또는 Ru을 400 ℃ 내지 1000 ℃에서 300 Å 내지 3000 Å 두께로 증착하여 형성하고, 전도막(25) 형성 후에는 막의 종류에 따라 선택적으로 400 ℃ 내지 800 ℃ 온도에서 후열처리를 실시한다. CMP 도중 연마잔류물이 트렌치 내부에 남는 것을 억제하기 위한 포토레지스트(PR)는 0.5 ㎛ 내지 5 ㎛ 두께로 형성한다.
다음으로 도2b에 도시한 바와 같이, 50 ㎚ 내지 500 ㎚ 크기의 실리카(silica), 세리아(ceria) 또는 알루미나(alumina) 계열의 슬러리를 이용하여 H2O2, FeNO3와 같은 산화제로 수소이온농도(pH)를 2 내지 6으로 유지하면서 난반사방지막(23)이 노출될 때까지 포토레지스트(PR), 전도막(25)및 접착막(24)을 CMP하여 상기 트렌치의 측면 및 바닥면 상에 잔류하는 전도막(25)으로 이루어지는 캐패시터 하부전극을 형성한다. SiON 등으로 이루어지는 상기 난반사방지막(23)은 CMP 공정에서 산화막(21)이 침식(erosion)되는 것을 효과적으로 억제한다.
이어서 도2c에 도시한 바와 같이 잔류하는 포토레지스트를 제거하여 캐패시터 하부전극을 노출시킨다.
전술한 설명에서는 오목한(concave) 형상의 하부전극 형성 과정을 설명하였지만, 도2d와 같이 상기 포토레지스트 제거 후 상기 난반사 방지막(23), 상기 산화막(22), 상기 접착막(24)을 제거하여 실린더(cylinder)형 하부전극을 노출시킬 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 캐패시터 하부전극 영역을 정의하는 절연막과 하부전극을 이루는 전도막 사이에 접착막을 형성하여 접착력을 강화시킴으로써 CMP 도중에 절연막으로부터 전도막이 들리거나 떨어져 나가는 것을 방지할 수 있고, 이에 따라 안정된 캐패시터 용량 확보가 가능하다. 또한, CMP 공정시 난반사방지막을 연마정지막으로 이용함으로써 절연막이 침식되는 것을 억제할 수 있고 트렌치 내부에 희생막인 포토레지스트를 채움으로써 캐패시터 하부전극 상에 연마 부산물이 잔류하는 것을 효과적으로 방지할 수 있다.
Claims (5)
- 반도체 소자의 캐패시터 하부전극 형성 방법에 있어서,반도체 기판 상부에 절연막을 형성하는 제1 단계;상기 절연막을 선택적으로 식각하여 상기 하부전극 영역의 상기 절연막 내에 트렌치를 형성하는 제2 단계;상기 제2 단계가 완료된 전체 구조 상에 접착막을 형성하는 제3 단계;상기 접착막 상에 상기 하부전극을 이룰 전도막을 형성하는 제4 단계;희생막을 형성하여 상기 제4 단계가 완료된 전체 구조를 덮으며 상기 트렌치 내부를 채우는 제5 단계;상기 절연막이 노출될 때까지 상기 희생막, 상기 전도막 및 상기 접착막을 연마하여, 상기 트렌치의 측면 및 바닥 상에 잔류하는 상기 전도막으로 이루어지는 캐패시터 하부전극을 형성하는 제6 단계; 및상기 트렌치 내부에 잔류하는 상기 희생막을 제거하여 상기 캐패시터 하부전극을 노출시키는 제7 단계를 포함하는 반도체 소자의 캐패시터 하부전극 형성 방법.
- 제 1 항에 있어서,상기 제5 단계에서,희생막으로서 포토레지스트를 도포하여 상기 제4 단계가 완료된 전체 구조를 덮으며 상기 트렌치 내부를 채우는 것을 특징으로 하는 반도체 소자의 캐패시터 하부전극 형성 방법.
- 제 2 항에 있어서,상기 제1 단계는,상기 반도체 기판 상에 산화막을 형성하는 단계; 및상기 산화막 상에 난반사방지막을 형성하는 단계를 포함하며,상기 제6 단계에서 상기 난반사방지막이 노출될 때까지 연마 공정을 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 하부전극 형성 방법.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 접착막은 Ti, TiN, TiAlN, TiSiN, TaN, WN, TiSi2또는 WSi2중 적어도 어느 하나로 형성하고,상기 전도막은 Pt, Ir 또는 Ru으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 하부전극 형성 방법.
- 제 4 항에 있어서,상기 제6 단계에서,실리카, 세리아 또는 알루미나 계열의 슬러리는 이용하여 수소이온농도(pH)를 2 내지 6으로 유지하면서 CMP 공정을 실시하는 것을 특징으로 하는 반도체 소자의 캐패시터 하부전극 형성 방법.
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| KR1019990063986A KR20010061490A (ko) | 1999-12-28 | 1999-12-28 | 접착력 저하에 따른 하부전극의 손실을 방지할 수 있는반도체 소자의 캐패시터 하부전극 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063986A KR20010061490A (ko) | 1999-12-28 | 1999-12-28 | 접착력 저하에 따른 하부전극의 손실을 방지할 수 있는반도체 소자의 캐패시터 하부전극 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010061490A true KR20010061490A (ko) | 2001-07-07 |
Family
ID=19631305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990063986A KR20010061490A (ko) | 1999-12-28 | 1999-12-28 | 접착력 저하에 따른 하부전극의 손실을 방지할 수 있는반도체 소자의 캐패시터 하부전극 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010061490A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444308B1 (ko) * | 2001-12-29 | 2004-08-16 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| KR100451132B1 (ko) * | 2001-11-08 | 2004-10-02 | 홍석인 | 다공성 실리콘을 이용한 효소고정화 전극 제작 방법 |
-
1999
- 1999-12-28 KR KR1019990063986A patent/KR20010061490A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451132B1 (ko) * | 2001-11-08 | 2004-10-02 | 홍석인 | 다공성 실리콘을 이용한 효소고정화 전극 제작 방법 |
| KR100444308B1 (ko) * | 2001-12-29 | 2004-08-16 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
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