KR100576452B1 - 반도체소자의 폴리실리콘 플러그 형성방법 - Google Patents

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Abstract

본 발명은 반도체소자의 폴리실리콘 플러그 형성방법에 관한 것으로, 셀 영역과 주변회로 영역을 구비한 반도체기판 상부에 워드라인과 하드마스크막의 적층패턴을 형성하는 단계와, 상기 적층패턴의 측벽에 스페이서를 형성하는 단계와, 상기 구조의 전체표면 상부에 층간절연막을 형성하는 단계와, 상기 층간절연막을 선택적으로 식각하여 콘택홀 영역을 정의하는 랜딩 플러그 콘택을 형성하되, 콘택홀 영역에 상기 적층패턴이 존재하도록 하는 단계와, 상기 구조의 전체표면 상부에 폴리실리콘막을 증착하는 단계와, 셀 오픈 마스크(cell open mask)를 이용하여, 상기 셀 영역의 층간절연막을 연마정지막으로 하여 셀 영역의 폴리실리콘막을 전면식각하는 단계와, 상기 셀 영역의 하드마스크막을 연마정지막으로 하여 상기 결과물 전면에 산성 또는 중성의 슬러리를 사용하는 CMP 공정을 수행함으로써, 폴리실리콘 플러그를 형성하는 단계를 포함하는 반도체소자의 폴리실리콘 플러그 형성방법을 개시한다.

Description

반도체소자의 폴리실리콘 플러그 형성방법{Method for Forming Polysilicon Plug of Semiconductor Device}
도 1a 내지 도 1i는 종래기술에 따른 반도체소자의 폴리실리콘 플러그 형성방법을 도시한 단면도.
도 2a 및 도 2b는 종래기술에 따른 반도체소자의 폴리실리콘 플러그 형성후 발생하는 디펙트를 도시한 사진.
도 3a 및 도 3b는 종래기술에 따른 반도체소자의 폴리실리콘 플러그 형성후 페일 포인트(fail point)를 측정한 결과를 도시한 사진.
도 4a 및 도 4b는 종래기술에 따라 염기성 슬러리를 사용하는 경우 발생하는 디싱현상을 도시한 사진.
도 5a 및 도 5b는 종래기술에 따라 산성 슬러리를 사용하는 경우 발생하는 디싱현상을 도시한 사진.
도 6a 및 도 6b는 종래기술에 따라 산성 슬러리를 사용하는 경우 발생하는 하드마스크막의 마진 부족현상을 도시한 사진.
도 7a 내지 도 7i는 본 발명의 실시예에 따른 반도체소자의 폴리실리콘 플러그 형성방법을 도시한 단면도.
도 8은 본 발명에 따른 반도체소자의 폴리실리콘 플러그 형성후 결과를 도시 한 사진.
<도면의 주요부분에 대한 부호의 설명>
10, 110 : 반도체기판 12, 112 : 워드라인
14, 114 : 하드마스크막 16, 116 : 스페이서
18, 118 : 층간절연막 20, 120 : 감광막 패턴
22, 122 : 폴리실리콘막 24, 124 : 폴리실리콘 플러그
C : 셀 영역 P : 주변회로 영역
본 발명은 반도체소자의 폴리실리콘 플러그 형성방법에 관한 것으로, 더욱 상세하게는 랜딩 플러그 콘택이 형성된 반도체기판의 전체표면 상부에 폴리실리콘막을 형성한 다음, 전면식각할 때에 셀 오픈 마스크(mask)를 이용하여 연마되지 않은 주변회로 영역의 폴리실리콘막이 CMP 공정에 의한 연마속도를 저하시키게 함으로써, 주변회로 영역의 하드마스크막의 마진(margin)을 향상시켜 워드라인이 노출되지 않도록 폴리실리콘 플러그를 형성하는 방법에 관한 것이다.
일반적으로 고집적 반도체소자를 제조하기 위하여 콘택 플러그로서 폴리실리콘 플러그를 널리 사용하고 있다. 이러한 폴리실리콘 플러그는 콘택홀이 형성된 반도체기판 상에 폴리실리콘막을 증착한 다음, 반도체기판 전면에 증착된 폴리실리콘막을 CMP 처리하여 형성하고 있다.
도 1a 내지 도 1i는 종래기술에 따른 반도체소자의 폴리실리콘 플러그 형성방법을 도시한 공정 단면도이다. 이하에서, C는 셀 영역을 나타내고, P는 주변회로영역을 나타낸다.
도 1a를 참조하면, 반도체기판(10) 상부에 워드라인(12)과 하드마스크막(14)의 적층패턴을 형성한다. 이때, 하드마스크막(14)은 질화막으로 형성되고, 그 두께는 t1이다.
다음, 상기 구조의 전체표면 상부에 질화막 또는 산화막(미도시)을 형성하고, 상기 질화막 또는 산화막을 전면식각하여 워드라인(12)과 하드마스크막(14)의 적층패턴 측벽에 스페이서(16)를 형성한다.
도 1b를 참조하면, 상기 구조의 전체표면 상부에 BPSG(boron phosphorous silicate glass) 산화막 등의 산화막을 매립하여 층간절연막(18)을 형성한다.
도 1c를 참조하면, 셀 영역(C)의 층간절연막(18)과 주변회로 영역(P)의 층간절연막(18) 간의 지역 단차를 완화시킴으로써, 후속 평탄화공정을 유리하게 하기 위하여, 셀 오픈 마스크(cell open mask)를 사용하여 셀 영역(C)을 오픈한 상태에서 셀 영역(C)의 층간절연막(18)에만 선택 식각공정을 수행한다.
도 1d를 참조하면, 상기에서 지역 단차를 완화시킨 층간절연막(18) 전체에 CMP 공정을 수행하여 층간절연막(18)을 평탄화시킨다. 이때, 평탄화된 층간절연막 (18)의 두께는 하드마스크막(14)으로부터 t2이다.
도 1e를 참조하면, 층간절연막(18)의 상부에 감광막(미도시)을 증착한 다음, 상기 감광막을 선택적으로 노광 및 현상하여, 감광막 패턴(20)을 형성한다.
도 1f를 참조하면, 감광막 패턴(20)을 식각마스크로 하여 하부의 층간절연막 (18)을 선택적으로 식각하여 콘택홀 영역을 정의하는 랜딩 플러그 콘택을 형성하되, 상기 콘택홀 영역에 워드라인(12)과 하드마스크막(14)의 적층패턴이 존재하도록 한다. 다음, 상기 식각공정 후에 잔존하는 감광막 패턴(20)을 O2 플라즈마를 이용하여 제거한다.
그 결과, 상기 적층패턴은 콘택 형성시 노출되기 때문에 하드마스크막(14)의 상부가 일부 제거되어, 하드마스크막(14)의 두께가 t1 보다 작은 t3로 감소하고, 콘택 형성후 셀 영역(C)에 잔존하는 층간절연막(18)은 두께가 t2 보다 작은 t4로 감소된다.
삭제
다음, 상기 구조의 전체표면 상부에 USG(Undoped Silicate Glass)막을 증착하여 캐핑층(미도시)을 형성한 다음 전면식각(etch-back)함으로써, 상기 적층패턴의 표면에만 캐핑층이 잔존하도록 하는데, 이는 후속공정에서 하드마스크막(14)이 손실되지 않도록 하기 위함이다.
도 1g를 참조하면, 상기 구조의 전체표면 상부에 폴리실리콘막(22)을 증착하여 상기 랜딩 플러그 콘택을 매립한다. 그 결과, 이전의 공정차이로 인해 t5 만큼의 단차가 존재한다. 즉, 폴리실리콘막(22)은 콘택 내에서 t5 만큼의 단차가 형성되고, 하드마스크막(14)으로부터 t6의 두께를 갖는다.
도 1h를 참조하면, 셀 영역(C)의 폴리실리콘막(22)은 그 상부의 일부가 제거 되도록 하고, 주변회로 영역(P)의 폴리실리콘막(22)은 모두 제거되도록 폴리실리콘막(22)을 전면식각한다.
도 1i를 참조하면, 셀 영역(C)의 하드마스크막(14)을 연마방지막으로 하여 셀 영역(C)의 하드마스크막(14)이 노출될 때까지, 셀 영역(C)의 폴리실리콘막(22), 층간절연막(18) 및 층간절연막(18) 하부의 하드마스크막(14)과 주변회로 영역(P)의 층간절연막(18)에 CMP 공정을 CMP 공정을 수행함으로써, 폴리실리콘 플러그(24)를 형성한다. 이때, 폴리실리콘막(22)을 P1 영역과 P2 영역으로 분리시키기 위해서 적어도 t6 만큼의 제거공정을 실시한 것이다.
그러나, 상기 CMP 공정시 염기성의 슬러리를 사용하기 때문에 피노키오 디펙트가 발생하여 플러그간 브리지(bridge)가 발생하는 문제점이 있다. 첨부된 도 2a 및 도 2b에서는 상기 종래기술에 따른 반도체소자의 폴리실리콘 플러그 형성후 발생하는 디펙트를 도시하고, 도 3a 및 도 3b에서는 반도체소자의 폴리실리콘 플러그 형성후 페일 포인트(fail point)를 측정한 결과를 도시한다.
또한, 첨부된 도 4a 및 도 4b에서는 염기성 슬러리를 사용하는 경우 발생하는 디싱현상을 도시하고, 도 5a 및 도 5b에서는 산성 슬러리를 사용하는 경우 발생하는 디싱현상을 도시하는데, 이들 도면에서 알 수 있듯이 염기성 슬러리에 의해 디싱이 심하게 발생하고, 산성 슬러리에 의해서는 디싱이 100Å 이하의 수준으로 거의 발생하지 않는다.
그러나, 산성 슬러리를 사용하는 경우, 도 6a 및 도 6b에서 도시하는 바와 같이, 피노키오 디펙트는 발생하지 않지만, 패턴의 밀도가 낮은 주변회로 영역의 경우 층간절연막의 연마속도가 빨라서 쉽게 제거됨으로써, 이에 따라 하드마스크막의 마진이 부족하여 워드라인이 쉽게 노출된다.
이와 같이, 워드라인이 노출되면 후속공정에서 정렬 오차(misalignment)가 유도되고, 워드라인 배선과 스토리지 노드 콘택간의 브리지(bridge)가 형성되거나 누설 전류가 증가하여 소자의 페일(fail)을 유도하는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위하여 안출된 것으로, 산성의 슬러리를 사용하는 CMP 공정을 수행하여 폴리실리콘막을 분리할 때에 주변회로 영역의 하드마스크막 마진을 향상시킬 수 있는 반도체소자의 폴리실리콘 플러그 형성방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 폴리실리콘 플러그 형성방법은
(a) 셀 영역과 주변회로 영역을 구비한 반도체기판 상부에 워드라인과 하드마스크막의 적층패턴을 형성하는 단계;
(b) 상기 적층패턴의 측벽에 스페이서를 형성하는 단계;
(c) 상기 구조의 전체표면 상부에 층간절연막을 형성하는 단계;
(d) 셀 오픈 마스크(cell open mask)를 이용하여 상기 셀 영역에만 CMP 공정을 수행한 후, 층간절연막 전체에 CMP 공정을 수행하여 층간절연막을 평탄화시키는 단계;
(e) 상기 층간절연막 상부에 감광막 패턴을 형성하는 단계;
(f) 상기 감광막 패턴을 식각마스크로 하여 층간절연막을 선택적으로 식각함으로써 콘택홀 영역을 정의하는 랜딩 플러그 콘택을 형성하되, 콘택홀 영역에 상기 적층패턴이 존재하도록 하는 단계;
(g) 상기 구조의 전체표면 상부에 폴리실리콘막을 증착하는 단계;
(h) 셀 오픈 마스크를 이용하여, 상기 셀 영역의 층간절연막을 연마정지막으로 하여 셀 영역의 폴리실리콘막을 전면식각하는 단계; 및
(i) 상기 셀 영역의 하드마스크막을 연마정지막으로 하여 상기 결과물 전면에 산성 또는 중성의 슬러리를 사용하는 CMP 공정을 수행함으로써, 폴리실리콘 플러그를 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 7a 내지 도 7i는 본 발명에 따른 반도체소자의 폴리실리콘 플러그 형성방법을 도시한 단면도이다. 이하에서, C는 셀 영역을 나타내고, P는 주변회로영역을 나타낸다.
도 7a를 참조하면, 반도체기판(110) 상부에 워드라인(112)과 하드마스크막 (114)의 적층패턴을 형성한다.
상기 워드라인(112)은 폴리실리콘막, 도핑 폴리실리콘막, WSix막, WN막, W막 또는 TiSix막으로 형성되는 것이 바람직하다.
또한, 하드마스크막(114)은 질화막(Si3N4막)으로서, 디클로로실란(SiH2Cl 2)과 암모니아(NH3)를 소스로 하는 저압 화학기상증착(LP-CVD) 방법에 의해 형성되는 것이 바람직한데, 이는 자기정렬 콘택형성 공정의 마진을 증대시키기 위함이다. 이러한 하드마스크막(114)의 두께는 t1이다.
다음, 상기 구조의 전체표면 상부에 질화막 또는 산화막(미도시)을 형성하 고, 상기 질화막 또는 산화막을 전면식각하여 워드라인(112)과 하드마스크막(114)의 적층패턴 측벽에 스페이서(116)를 형성한다.
도 7b를 참조하면, 상기 구조의 전체표면 상부에 산화막을 매립하여 층간절연막(118)을 형성한다. 이때, 층간절연막(118)으로는 매립특성이 우수한 BPSG (boron phosphorous silicate glass) 산화막 또는 PSG(phosphorous silicate glass) 산화막 등과 같은 도프트(doped) 산화막을 증착하거나, 과산화수소(H2O2)와 사일렌(SiH4)을 반응 소스로 이용하는 저압 화학기상증착 방법을 이용하여 유동성을 가진 APL(advanced planarization layer) 산화막을 증착하거나, ALD(atomic layer deposition) 산화막 또는 SOD(spin on dielectric) 산화막을 증착하여 형성하는 것이 바람직하다.
도 7c를 참조하면, 층간절연막(118)의 셀 영역(C)과 주변회로 영역(P)간의 지역단차를 완화시켜 후속 평탄화공정을 유리하게 하기 위하여, 셀 오픈 마스크 (cell open mask)를 사용하여 셀 영역(C)에만 선택 식각공정을 수행한다.
도 7d를 참조하면, 상기에서 지역 단차를 완화시킨 층간절연막(118) 전체에 CMP 공정을 수행하여 층간절연막(118)을 평탄화시킨다. 이때, 평탄화된 층간절연막(118)의 두께는 하드마스크막(114)으로부터 t2이다.
여기서, CMP 공정에 의해 스크래치가 발생하는 것을 방지하기 위하여 하드마스크막(114) 상부에 층간절연막(118)이 일정량 남도록 CMP 공정을 먼저 수행한 후에, 전면식각 공정을 수행하여 층간절연막(118)을 평탄화시킬 수도 있다.
도 7e를 참조하면, 층간절연막(118)의 상부에 감광막(미도시)을 증착한 다음, 상기 감광막을 선택적으로 노광 및 현상하여, 감광막 패턴(120)을 형성한다.
도 7f를 참조하면, 감광막 패턴(120)을 식각마스크로 하여 하부의 층간절연막(118)을 선택적으로 식각하여 콘택홀 영역을 정의하는 랜딩 플러그 콘택을 형성하되, 상기 콘택홀 영역에 워드라인(112)과 하드마스크막(114)의 적층패턴이 존재하도록 한다. 다음, 상기 식각공정 후에 잔존하는 감광막 패턴(120)을 O2 플라즈마를 이용하여 제거한다.
그 결과, 상기 적층패턴은 콘택 형성시 노출되기 때문에 하드마스크막(114)의 상부가 일부 제거되어, 하드마스크막(114)의 두께가 t1 보다 작은 t3로 감소하고, 콘택 형성후 셀 영역(C)에 잔존하는 층간절연막(118)은 두께가 t2 보다 작은 t4로 감소된다.
삭제
다음, 상기 구조의 전체표면 상부에 USG(Undoped Silicate Glass)막을 증착하여 캐핑층(미도시)을 형성한 다음 전면식각(etch-back)함으로써, 상기 적층패턴의 표면에만 캐핑층이 잔존하도록 하는데, 이는 후속공정에서 하드마스크막(114)이 손실되지 않도록 하기 위함이다. 그러나, 상기 캐핑층 형성 및 식각 공정은 선택적으로 수행할 수 있다.
도 7g를 참조하면, 상기 구조의 전체표면 상부에 폴리실리콘막(122)을 증착하여 상기 랜딩 플러그 콘택을 매립한다. 그 결과, 이전의 공정차이로 인해 t5 만 큼의 단차가 존재한다. 즉, 폴리실리콘막(122)은 콘택 내에서 t5 만큼의 단차가 형성되고, 하드마스크막(114)으로부터 t6의 두께를 갖는다.
상기 폴리실리콘막(122)은 SiH4 또는 Si2H6을 소스로 사용하는 인-시투 도핑(in-Situ Doping) 방법에 의해 형성되는 도핑 폴리실리콘막인 것이 바람직하다.
도 7h를 참조하면, 셀 오픈 마스크(cell open mask)를 이용하여, 셀 영역(C)의 층간절연막(118)을 연마정지막으로 하여 셀 영역(C)의 폴리실리콘막(122)만을 전면식각한다.
도 7i를 참조하면, 셀 영역(C)의 하드마스크막(114)을 연마정지막으로 하여 상기 결과물 전면에 산성 또는 중성의 슬러리를 사용하는 CMP 공정을 수행함으로써, 폴리실리콘 플러그(124)를 형성한다. 이때, 폴리실리콘막(122)을 P1 영역과 P2 영역으로 분리시키기 위해서는 적어도 t6 만큼의 제거공정을 실시해야 한다.
그 결과, P1 영역과 P2 영역이 완전히 분리된 폴리실리콘 플러그(124)가 형성되는데, 주변회로 영역(P)의 하드마스크막(114)의 손실이 발생하지 않아 워드라인(112)이 노출되지 않는다. 도 8은 본 발명에 따른 반도체소자의 폴리실리콘 플러그 형성후 결과를 도시한 사진으로, 하드마스크막(114)이 500Å 이상 확보되어 안정감 있는 공정 마진이 구현됨을 알 수 있다.
상기 CMP 공정은 50 내지 500nm 크기의 연마제를 0.5 내지 10중량% 포함하고, 산화제를 0.01 내지 10중량% 포함하며, pH 조절제를 0.01 내지 10중량% 포함하 는 pH 8 이하의 중성 또는 산성의 슬러리를 사용하여 수행하는 것이 바람직하다.
상기 슬러리는 연마제로 실리카(SiO2)를 사용하는 것이 바람직하고, 산화제로 H2O2, H5IO6, FeNO3 또는 이들의 혼합물을 사용하는 것이 바람직하며, pH 조절제로 염산(hydrochloric acid) 또는 질산(nitric acid) 등의 무기산이나 아세트산(acetic acid), 시트르산(citric acid), 타르타르산(tartaric acid), 숙신산(succinic acid), 말산(malic acid), 말레산(maleic acid), 푸마르산(fumaric acid), 말론산(malonic acid), 글리콜릭산(glycolic acid), 옥살산(oxalic acid) 또는 벤조산(benzoic acid) 등의 유기산을 사용하는 것이 바람직하다.
상기 pH 조절제로 유기산을 사용하는 경우, 유기산이 질화막에 대한 친화도를 갖기 때문에 질화막의 연마속도를 저하시키는 작용을 한다.
여기서는, 상기 전공정으로부터 주변회로 영역(P)에 남아 있는 폴리실리콘막 (122)이 CMP 공정에 의한 연마속도를 저하시키는 역할을 하기 때문에 산성의 슬러리를 사용하여도 하드마스크막(114)의 마진이 충분히 확보된다.
이상에서 설명한 바와 같이, 본 발명에서는 콘택홀이 형성된 반도체기판의 전체표면 상부에 폴리실리콘막을 형성한 다음, 셀 오픈 마스크를 이용하여 전면식각하면 셀 영역의 폴리실리콘막은 제거되는 반면, 주변회로 영역의 폴리실리콘막은 제거되지 않고 남아 있어, 제거되지 않은 폴리실리콘막이 CMP 공정에 의한 연마속도를 저하시킴으로써, 주변회로 영역의 하드마스크막의 마진(margin)을 향상시켜 워드라인이 노출되지 않도록 폴리실리콘 플러그를 형성할 수 있다. 그 결과, 후속공정에서 정렬 오차를 유도하지 않고, 워드라인 배선과 스토리지 노드 콘택간의 브리지를 형성시키지 않으며, 누설 전류가 발생하지 않으므로 소자의 페일을 방지할 수 있다.

Claims (10)

  1. (a) 셀 영역과 주변회로 영역을 구비한 반도체기판 상부에 워드라인과 하드마스크막의 적층패턴을 형성하는 단계;
    (b) 상기 적층패턴의 측벽에 스페이서를 형성하는 단계;
    (c) 상기 구조의 전체표면 상부에 층간절연막을 형성하는 단계;
    (d) 셀 오픈 마스크(cell open mask)를 이용하여 상기 셀 영역에만 선택 식각공정을 수행한 후, 층간절연막 전체에 CMP 공정을 수행하여 층간절연막을 평탄화시키는 단계;
    (e) 상기 층간절연막 상부에 감광막 패턴을 형성하는 단계;
    (f) 상기 감광막 패턴을 식각마스크로 하여 층간절연막을 선택적으로 식각함으로써 콘택홀 영역을 정의하는 랜딩 플러그 콘택을 형성하되, 콘택홀 영역에 상기 적층패턴이 존재하도록 하는 단계;
    (g) 상기 구조의 전체표면 상부에 폴리실리콘막을 증착하는 단계;
    (h) 셀 오픈 마스크를 이용하여, 상기 셀 영역의 층간절연막을 연마정지막으로 하여 셀 영역의 폴리실리콘막을 전면식각하는 단계; 및
    (i) 상기 셀 영역의 하드마스크막을 연마정지막으로 하여 상기 결과물 전면에 산성 또는 중성의 슬러리를 사용하는 CMP 공정을 수행함으로써, 폴리실리콘 플러그를 형성하는 단계를 포함하는 반도체소자의 폴리실리콘 플러그 형성방법.
  2. 제 1 항에 있어서,
    상기 워드라인은 폴리실리콘막, 도핑 폴리실리콘막, WSix막, WN막, W막 및 TiSix막으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
  3. 제 1 항에 있어서,
    상기 하드마스크막은 디클로로실란(SiH2Cl2)과 암모니아(NH3)를 소스로 하는 저압 화학기상증착(LP-CVD) 방법으로 형성한 Si3N4막인 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
  4. 제 1 항에 있어서,
    상기 층간절연막은 BPSG(boron phosphorous silicate glass) 산화막, PSG (phosphorous silicate glass) 산화막, APL(advanced planarization layer) 산화막, ALD(atomic layer deposition) 산화막 및 SOD(spin on dielectric) 산화막으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
  5. 제 1 항에 있어서,
    상기 (d) 단계 후, (e) 단계 이전에, (d) 단계 결과물의 전체표면 상부에 캐핑층(capping layer)을 증착한 후, 전면식각하는 공정을 더 수행하는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
  6. 제 5 항에 있어서,
    상기 캐핑층은 USG(Undoped Silicate Glass)막을 증착하여 형성한 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
  7. 제 1 항에 있어서,
    상기 폴리실리콘막은 인-시투 도핑(in-Situ Doping) 방법에 의해 형성되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
  8. 제 1 항에 있어서,
    상기 (g) 단계는 50 내지 500nm 크기의 실리카 연마제를 0.5 내지 10중량%, 산화제를 0.01 내지 10중량%, pH 조절제를 0.01 내지 10중량% 포함하는 pH 8 이하의 슬러리를 사용하여 수행하는 것을 특징으로 하는 반도체소자 폴리실리콘 플러그 형성방법.
  9. 제 8 항에 있어서,
    상기 산화제는 H2O2, H5IO6, FeNO3 및 이들의 혼합물로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
  10. 제 8 항에 있어서,
    상기 pH 조절제는 염산(hydrochloric acid), 질산(nitric acid), 아세트산(acetic acid), 시트르산(citric acid), 타르타르산(tartaric acid), 숙신산(succinic acid), 말산(malic acid), 말레산(maleic acid), 푸마르산(fumaric acid), 말론산(malonic acid), 글리콜릭산(glycolic acid), 옥살산(oxalic acid), 벤조산(benzoic acid) 및 이들의 혼합물로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체소자의 폴리실리콘 플러그 형성방법.
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