KR20020096473A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 하드 마스크층을 포함한 게이트 라인이 형성된 반도체 기판상에 절연막을 형성한 후, 상기 절연막상의 특정 부위에 랜딩 플러그 콘택부를 형성하는 단계; 상기 랜딩 플러그 콘택부를 포함한 전체 구조상에 랜딩 플러그 매립용 도전층을 형성하는 단계; 상기 랜딩 플러그 매립용 도전층을 습식 식각하는 단계; 및 상기 식각된 도전층, 절연막 및 하드 마스크층을 화학적 기계적 연마하여 평탄화하는 단계를 포함하는 것이며, 본 발명에 따르면 화학적 기계적 연마 공정 진행시 발생하는 폴리실리콘 잔류물을 제거할 수 있는 것이며, 또한 화학적 기계적 연마량 감소에 따른 게이트 하드 마스크용 질화막의 손실이 감소되는 것이다. 아울러, 본 발명에 의하면 화학적 기계적 연마 공정 이전에 폴리실리콘 잔류물이 모두 제거되므로 과도 연마가 필요없으며, 이에 따라 질화막 손실 감소를 통한 비트 라인 콘택 식각 마진을 확보할 수 있는 것이다.

Description

반도체 소자의 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 폴리실리콘 잔류물의 제거 및 자기 정렬 콘택 마진을 확보할 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로 메모리 소자의 고집적화에 따라 캐패시터의 스토리지 노드 콘택과 실리콘 기판을 연결하기 위하여 랜딩 플러그 콘택(LANDING PLUG CONTACT: LPC) 구조가 도입되었다.
이러한 랜딩 플러그 콘택 구조는 게이트 라인 형성 및 평탄화 공정 진행 후 미리 캐패시터의 스토리지 노드 콘택이 형성될 부분에 폴리 플러그(POLY PLUG)를 형성한 것이다.
이와 같은 랜딩 플러그 콘택 구조는 자기 정렬 콘택(SELF ALIGNED CONTACT: SAC) 공정을 통한 정렬 마진을 확보할 수 있는 장점이 있으며, 실리콘 기판까지 캐패시터의 스토리지 노드 콘택을 한 번에 식각하는데 따른 부담을 줄일 수 있는 장점이 있다.
도면에는 도시하지 않았지만, 종래 기술에 따른 랜딩 플러그 콘택 형성 방법은, 먼저 게이트가 형성된 반도체 기판상에 BPSG(BORO PHOSPHOR SILICATE GLASS) 등의 절연막을 증착한 후 열처리(ANNEAL)을 통해 평탄화를 이룬다.
이어서, 상기 절연막상에 포토 마스크 및 이를 이용한 선택적 에칭 공정을 통해 랜딩 플러그 콘택부를 형성하고, 전체 구조상에 도핑된 폴리실리콘(DOPED POLYSILICON)을 증착하여 상기 랜딩 플러그 콘택부를 매립한다.
그 다음, 화학적 기계적 연마(CHEMICAL MECHANICAL POLISHING: CMP) 공정으로 랜딩 플러그를 형성하여, 랜딩 폴리 플러그 및 랜딩 플러그간의 분리(ISOLATION)를 완성한다. 이때, 상기 랜딩 플러그 콘택의 화학적 기계적연마(LPC CMP) 공정에서는 폴리실리콘막, 산화막 및 질화막 등이 연마 과정에서 순차적으로 노출된다.
그러나, 상기 종래 기술에 따른 반도체 소자의 제조 방법에 있어서는 다음과 같은 문제점이 있다.
종래 기술에 있어서는 절연막의 평탄화가 완전치 않아 반도체 소자에 있어서 센스 앰프 또는 디코터 등의 주변 지역에 화학적 기계적 연마(CMP) 공정 후, 도 1에 도시된 바와 같이, 폴리실리콘의 잔류물(1:RESIDUE)이 발생하는 문제점이 있다.
또한, 종래 기술에 있어서는 상기 폴리실리콘 잔류물을 제거하기 위하여 과도 연마(OVER POLISHING)를 하는 경우에 게이트 하드 마스크용 질화막의 두께가 감소하여, 후속 공정에서 자기 정렬 콘택(SAC) 식각 마진을 얻을 수 없게 되는 문제점도 아울러 가지고 있다.
더욱이, 종래 기술에 있어서는 화학적 기계적 연마 공정시 웨이퍼(WAFER) 에지(EDGE) 부근에서 연마 압력 감소(POLISHING PRESSURE DROP) 현상으로 국부적으로 필름 두께가 커지는 문제점이 발생하므로써, 폴리실리콘의 언더 폴리싱(UNDER POLISHING)에 의한 잔류물(RESIDUE) 발생 가능성을 배제할 수 없다는 문제점이 있다.
이에, 본 발명은 상기 종래 기술의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 반도체 소자의 랜딩 플러그 콘택 형성시 폴리실리콘을 1차로 습식 식각한 후 화학적 기계적 연마 공정을 진행하여 폴리실리콘 잔류물의 제거 및자기 정렬 콘택 마진을 확보할 수 있는 반도체 소자의 제조 방법을 제공함에 있다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법에 있어서, 폴리실리콘 잔류물 발생을 설명하기 위한 현미경 사진.
도 2 내지 도5는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도.
도 6은 본 발명에 따른 반도체 소자의 제조 방법에 있어서, 폴리실리콘 잔류물 제거를 설명하기 위한 현미경 사진.
* 도면의 주요부분에 대한 부호의 설명 *
10: 반도체 기판20: 게이트 산화막
30: 게이트용 도전층40: 게이트용 하드 마스크층
50: 스페이서60: 절연막
70: 랜딩 플러그 콘택부80: 랜딩 플러그 매립용 도전층
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, 하드 마스크층을 포함한 게이트 라인이 형성된 반도체 기판상에 절연막을 형성한 후, 상기 절연막상의 특정 부위에 랜딩 플러그 콘택부를 형성하는 단계; 상기 랜딩 플러그 콘택부를 포함한 전체 구조상에 랜딩 플러그 매립용 도전층을 형성하는 단계; 상기 랜딩 플러그 매립용 도전층을 습식 식각하는 단계; 및 상기 식각된 도전층, 절연막 및 하드 마스크층을 화학적 기계적 연마하여 평탄화하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 제조 방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 2 내지 도 5는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정별 단면도이고, 도 6은 본 발명에 따른 반도체 소자의 제조 방법에 있어서, 폴리실리콘 잔류물 제거를 설명하기 위한 현미경 사진이다.
본 발명에 따른 반도체 소자의 제조 방법은, 먼저, 도 2에 도시된 바와 같이, 예를 들어 질화막으로 이루어진 하드 마스크층(40)을 포함하는 게이트 라인, 즉 워드 라인(WORD LINE)이 형성된 실리콘을 포함한 반도체 기판(10)상에 절연막(60)을 형성한다. 이어서, 상기 절연막(60)상의 특정 부위에 포토 마스크 및 이를 이용한 선택적 에칭 공정으로 랜딩 플러그 콘택부(70)를 형성한다.
이때, 상기 절연막(60)은 보로포스포실리케이트글래스(BORO PHOSPHORSILICATE GLASS: BPSG)를 사용하거나, 또는 고밀도 플라즈마(HIGH DENSITY PLASMA: HDP) 산화막등을 사용하여 4,000 내지 6,000Å 두께로 증착한 다음, 이의 평탄화를 위하여 스팀 분위기하에서 어닐링(STEAM AMBIENT ANNEALING) 처리하여 형성한다.
여기서, 상기 절연막인 보로포스포실리케이트글래스(BORO PHOSPHOR SILICATE GLASS: BPSG)는 11 내지 16몰 퍼센트의 붕소 및 4 내지 7 몰 퍼센트의 인을 포함한다.
한편, 미설명 도면 부호 20은 게이트 산화막을 나타내며, 미설명 도면 부호 30 및 50은 각각 텅스텐 실리케이트 등의 게이트용 도전층 및 스페이서를 나타내며, 미설명 도면 부호 A는 상기 절연막(60)의 평탄도 부족으로 인한 후속 공정에서 폴리실리콘 잔류물(RESIDUE)에 취약한 부분, 예를 들어, 절연막(60) 단차가 발생한 부위를 나타낸다.
그 다음, 도 3에 도시된 바와 같이, 상기 랜딩 플러그 콘택부(70)를 포함한 전체 구조상에 상기 랜딩 플러그 콘택부(70)를 매립하는 플러그 매립용 도전층(80)을 형성한다. 상기 랜딩 플러그 매립용 도전층(80)은 1.5 ×1020내지 2.0×1020원자수/㎤ 농도의 인(P)이 도핑된 폴리실리콘(DOPED POLYSILICON)을 사용한다. 이때, 상기 랜딩 플러그 매립용 도전층(80)은 상기 랜딩 플러그 콘택부(70)는 물론 상기 절연막(60) 표면에 어느 정도 두께를 가지고 형성되는데, 상기 절연막상의 단차 부위에도 상기 랜딩 플러그 매립용 도전층(80)이 매립된다.
이어서, 도 4에 도시된 바와 같이, 상기 랜딩 플러그 매립용 도전층(80)을일부 제거한다. 이때, 상기 랜딩 플러그 매립용 도전층(80) 제거에는 HF 및 HNO3를 1:50 내지 1:300로 혼합한 에천트(ETCHANT)를 사용하여 습식으로 등방성(ISOTROPIC) 식각한다. 특히, 등방성 식각법으로 상기 랜딩 플러그 매립용 도전층(80)인 도핑된 폴리실리콘의 초기 형성량의 10 내지 30퍼센트까지 과도 식각하여 상기 절연막(60)상의 폴리실리콘은 물론 상기 절연막(60)상의 단차 발생부(A)에 매립된 폴리실리콘까지 식각한다.
그 다음, 도 5에 도시된 바와 같이, 상기 식각되어 잔류된 랜딩 플러그 매립용 도전층(80), 절연막(60) 및 게이트용 하드 마스크층(40)을 산화물과 폴리실리콘 연마비가 1:1인 산화물용 슬러리를 사용하여 화학적 기계적 연마(CHEMICAL MECHANICAL POLISHING) 공정을 진행한다. 그러면, 랜딩 플러그 분리(PLUG ISOLATION) 및 평탄화를 이룬다.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법에 의하면, 도 6에 도시된 바와 같이, 폴리실리콘 잔류물이 제거된 반도체 소자가 완성된다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 살펴 본 바와 같이, 본 발명에 따른 반도체 소자의 제조 방법에 있어서는 다음과 같은 효과가 있다.
본 발명은 화학적 기계적 연마 공정 진행시 발생하는 폴리실리콘 잔류물을 제거할 수 있다. 화학적 기계적 연마 공정 이전에 습식 화학 에천트를 사용하여 1차로 폴리실리콘을 선택적으로 등방성 식각을 실시함으로써, 웨이퍼 에지 및 반도체 소자의 주변 영역에서 다발하는 폴리실리콘 잔류물을 제거하여 전기적 쇼트 불량을 감소시킬 수 있다.
또한, 본 발명은 화학적 기계적 연마량 감소에 따른 게이트 하드 마스크용 질화막의 손실이 감소된다. 본 발명에 의하면 화학적 기계적 연마 공정 이전에 폴리실리콘 잔류물이 모두 제거되므로 과도 연마가 필요없으며, 이에 따라 질화막 손실 감소를 통한 비트 라인 콘택 식각 마진을 확보할 수 있다.
아울러, 본 발명에 의하면 화학적 기계적 연마 공정 시간의 감소로 웨이퍼 균일성의 향상 효과도 얻을 수 있다.

Claims (12)

  1. 하드 마스크층을 포함한 게이트 라인이 형성된 반도체 기판상에 절연막을 형성한 후, 상기 절연막상의 특정 부위에 플러그 콘택부를 형성하는 단계;
    상기 플러그 콘택부를 포함한 전체 구조상에 플러그 매립용 도전층을 형성하는 단계;
    상기 플러그 매립용 도전층을 습식 식각하는 단계; 및
    상기 식각된 도전층, 절연막 및 하드 마스크층을 화학적 기계적 연마하여 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 절연막은 보로포스포실리케이트글래스(BPSG)를 사용하거나, 또는 고밀도 플라즈마(HDP) 산화막를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 보로포스포실리케이트글래스(BPSG)는 11 내지 16몰 퍼센트의 붕소 및 4 내지 7 몰 퍼센트의 인을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제2항에 있어서,
    상기 보로포스포실리케이트글래스(BPSG)는 스팀 분위기하에서 어닐링 처리 하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제2항에 있어서,
    상기 절연막은 4,000 내지 6,000 Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 플러그 매립용 도전층은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 폴리실리콘은 1.5 ×1020내지 2.0×1020원자수/㎤ 농도의 인이 도핑되어 있는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 습식 식각은 HF 및 HNO3를 혼합한 에천트를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 HF 및 HNO3는 그 혼합비가 1:50 내지 1:300인 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제1항에 있어서,
    상기 습식 식각은 상기 플러그 매립 물질의 형성량의 10 내지 30 % 과도 식각하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제1항에 있어서,
    상기 화학적 기계적 연마는 산화물과 폴리실리콘 연마비가 1:1인 산화물용 슬러리를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제1항에 있어서,
    상기 화학적 기계적 연마는 상기 게이트 하드 마스크층의 두께가 500 내지 1,000 Å가 될 때까지 연마하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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KR (1) KR20020096473A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100517912B1 (ko) * 2003-06-30 2005-10-04 주식회사 하이닉스반도체 반도체소자 제조 방법

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