KR20020001252A - 플래쉬 이이피롬의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 이이피롬(Flash EEPROM)의 제조 방법에 관한 것으로, 저항 감소를 위해 폴리실리콘층과 텅스텐 실리사이드층이 적층된 텅스텐·폴리실리사이드층을 워드 라인에 적용함에 있어, 폴리실리콘층의 표면 평탄화가 좋지 않을때 발생되는 텅스텐 실리사이드층의 균열(SEAM) 현상을 방지하기 위하여, 하지층으로 인한 단차를 충분히 메꾸어 줄 수 있을 정도로 폴리실리콘층을 두껍게 증착하고, 폴리실리콘 산화공정을 실시하여 폴리실리콘층의 표면으로부터 일정 깊이까지 산화를 시켜 폴리실리콘 산화막을 형성한 다음, 이 산화막을 제거하므로 표면이 평탄화되고 고집적 소자에서 원하는 얇은 두께의 폴리실리콘층을 얻을 수 있고, 이와 같이 얇고 표면이 평탄화된 폴리실리콘 상에 텅스텐 실리사이드층을 양호한 상태로 형성할 수 있어 소자의 고집적화 실현 및 신뢰성을 향상시킬 수 있는 플래쉬 이이피롬의 제조 방법이 개시된다.
Description
본 발명은 플래쉬 이이피롬 제조 방법에 관한 것으로, 특히 텅스텐-폴리사이드 구조의 워드 라인을 형성함에 있어, 플로팅 게이트용 폴리실리콘층의 단차에 의한 콘트롤 게이트용 폴리실리콘층의 표면 굴곡으로 인한 텅스텐 실리사이드층의 균열(SEAM) 현상을 방지할 수 있는 플래쉬 이이피롬의 제조 방법에 관한 것이다.
일반적으로 반도체 소자가 고집적화, 고성능화, 소형화되어감에 따라 워드라인, 비트라인 등의 라인 저항을 감소시켜야 한다. 라인 저항을 감소시키기 위한 하나의 방법으로 폴리실리콘층과 텅스텐 실리사이드층의 적층된 구조의 텅스텐-폴리사이드층이 적용되고 있다. 그런데, 도 1의 TEM에 나타난 균열(10) 현상이 발생되는 문제가 있다.
도 1을 참조하면, 소자 분리막(2) 및 다수의 플로팅 게이트(4)가 형성된 반도체 기판(1)이 제공되고, 플로팅 게이트(4)를 덮는 콘트롤 게이트(67)가 형성된다. 콘트롤 게이트(4)는 먼저 폴리실리콘층(6)을 형성하고, 그 위에 텅스텐 실리사이드층(7)을 적층한 후, 패터닝하여 워드라인 역할을 하는 텅스텐 폴리사이드 구조로 형성된다. 텅스텐 실리사이드층(7) 형성시 발생되는 균열(10)은 폴리실리콘층(6)의 표면 평탄화가 좋지 않을 때 발생하며, 이러한 균열(10) 현상은 텅스텐 실리사이드층(7)의 저항값 증대 및 저항값의 균일성을 저하시킨다. 따라서, 텅스텐 실리사이드층(7)의 균열(10) 현상을 방지하기 위해서는 하부에 형성되는 폴리실리콘층(6)의 표면을 평탄화시켜 주어야 한다.
종래의 기술에서는 텅스텐실리사이드층의 하부에 형성되는 폴리실리콘층을평탄화하기 위하여 다음과 같은 방법을 이용하였다. 첫 번째로, 폴리실리콘층의 두께를 증가시켜 하지층인 플로팅 게이트 간의 굴곡부위를 모두 매립하는 방법이다. 그러나, 폴리실리콘층 두께의 증가는 셀의 채널 길이(Channel Length)가 짧아짐에 따라 한계를 가진다. 일반적으로 폴리실리콘층의 두께가 채널 길이보다 4배 이상의 높이를 가지는 구조는 쓰러지는 경우가 있다. 따라서, 폴리실리콘층의 두께를 감소시키기 위하여 다시 폴리실리콘층을 일부분을 식각공정으로 제거시켜야 하는데, 이러한 공정은 최종 두께가 비균일하며 재현성 또한 낮다. 따라서, 폴리실리콘 두께를 증가시켜 평탄화를 향상시키는 방법에는 한계가 있다. 두 번째로, 화학적 기계적 연마(CMP) 공정에 의한 폴리실리콘층 평탄화 방법이다. 이 방법은 폴리실리콘층을 덮은 후 화학적 기계적 연마 장비를 이용하여 물리적으로 연마하여 평탄화를 이루는 방법이다. 그러나, CMP를 사용하는 공정은 비용이 많이들며, CMP 공정 특성상 동일한 막을 일부분만 갈아내어 균일한 두께를 얻어내기가 매우 어렵다.
따라서, 본 발명은 콘트롤 게이트용 폴리실리콘층을 두껍게 증착하여 어느 정도 표면 평탄화를 이룬 후 폴리실리콘 산화공정을 통해 폴리실리콘층을 일정 깊이 산화시키고, 이후 산화된 부분을 제거하여 폴리실리콘층의 표면을 평탄화시키므로, 폴리실리콘층 최종 두께의 균일성을 확보함과 동시에 텅스텐 실리사이드층의 균열 현상을 방지하여 텅스텐 실리사이드층의 균일한 저항값에 의해 소자의 성능을 향상시킬 수 있는 플래쉬 이이피롬의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 텅스텐 폴리사이드 워드 라인에서 텅스텐 실리사이드층에 균열 현상이 발생한 종래 플래쉬 이이피롬의 TEM 단면.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래쉬 이이피롬의 제조 방법을 설명하기 위하여 순차적으로 도시한 단면도.
<도면의 주요 부분에 대한 부호 설명>
10 : 균열 1, 11 : 반도체 기판
2, 12 : 소자 분리막 13 : 터널 산화막
4, 14 : 플로팅 게이트(폴리실리콘층) 15 : 유전체막
16a : 폴리실리콘 산화막 6, 16 : 폴리실리콘층
7, 17 : 텅스텐 실리사이드층 67, 167 : 콘트롤 게이트
본 발명에 따른 플리쉬 이이피롬의 제조 방법은 소자 분리막이 형성된 반도체 기판 상에 터널 산화막 및 플로팅 게이트용 폴리실리콘층을 형성한 후 패터닝하고, 패터닝된 폴리실리콘층을 포함한 전체구조 상에 유전체막을 형성하는 단계, 유전체막 상에 콘트롤 게이트용 폴리실리콘층을 표면 평탄화 되도록 두껍게 형성하는 단계, 산화 공정을 실시하여 콘트롤 게이트용 폴리실리콘층의 표면을 산화시켜 폴리실리콘 산화막을 형성하는 단계, 식각 공정으로 폴리실리콘 산화막을 제거하고, 이로 인하여 표면 평탄화된 얇은 두께의 폴리실리콘층이 형성되는 단계, 및 얇은 두께의 폴리실리콘층 상에 텅스텐 실리사이드층을 형성한 후, 콘트롤 게이트 마스크를 이용하여 텅스텐 실리사이드, 얇은 두께의 폴리실리콘층, 유전체막, 플로팅 게이트용 폴리실리콘층을 식각하는 단계로 이루어진다.
상기의 단계에서 콘트롤 게이트용 폴리실리콘층은 패터닝된 플로팅 게이트용 폴리실리콘층 배선 간격의 1.2 내지 2배 범위의 두께로 형성한다. 또한 폴리실리콘 산화막은 습식 산화공정으로 형성할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 플래쉬 이이피롬의 제조 방법을 설명하기 위하여 순차적으로 도시한 단면도이다.
도 2a를 참조하면, 반도체 기판(11)에 LOCOS 또는 STI 공정으로 소자분리막(12)을 형성하여 다수의 액티브 영역을 정의한다. 액티브 영역의 반도체 기판(11) 상에 터널 산화막(13)을 형성한 후, 전체 구조 상에 플로팅 게이트용 폴리실리콘층(14)을 패터닝하여 다수의 라인 형태를 만든다. 다수의 라인 형태로 된 폴리실리콘층(14)은 배선 간격(A) 및 폴리실리콘층 높이(B)의 비를 1:0.1 내지 1:0.5의 범위로 형성한다.
도 2b를 참조하면, 다수의 라인형태로 된 폴리실리콘층(14)을 포함한 전체구조 상에 유전체막(15)을 형성한다. 텅스텐-폴리사이드 구조의 콘트롤 게이트를 형성하기 위하여, 먼저 유전체막(15) 상에 폴리실리콘층(16)을 형성한다. 여기서 중요한 것은 폴리실리콘층(16)의 증착 두께인데, 폴리실리콘층(16)의 높이(C)는 라인 형태의 플로팅 게이트용 폴리실리콘층(14) 배선 간격(A)의 1.2 내지 2배가 되도록 형성하여 라인 형태의 플로팅 게이트용 폴리실리콘층(14)에 의해 발생하는 단차를 최소로 하여 폴리실리콘층(16) 표면을 평탄화한다.
도 2c를 참조하면, 폴리실리콘 산화 공정을 실시하여 폴리실리콘층(16)의 표면으로부터 일정 깊이 예를 들어, 전체 두께에 대해 20 내지 40%를 산화시켜 폴리실리콘 산화막(16a)을 형성한다. 산화 공정은 산화속도를 향상시키기 위하여 습식산화 방법을 사용할 수도 있다. 일반적으로, 폴리실리콘층은 산화시 부피가 늘어나는 특성이 있기 때문에, 산화공정을 실시한 후의 표면 평탄화 특성은 더욱 더 개선된다.
도 2d를 참조하면, 폴리실리콘 산화막(16a)을 식각공정으로 제거한다. 폴리실리콘 산화막(16a)이 선택적으로 제거되므로 인하여 얇고 표면 평탄화된 폴리실리콘층(16)만 남게된다. 표면 평탄화된 폴리실리콘층(16) 상에 텅스텐 실리사이드층(17)을 형성하고, 콘트롤 게이트 마스크를 이용한 식각 공정으로 텅스텐 실리사이드층(17) 및 폴리실리콘층(16)을 패터닝하여 라인 형태의 플로팅 게이트용 폴리실리콘층(14)에 직교하는 콘트롤 게이트(167)를 형성하며, 콘트롤 게이트(167)는 워드 라인 역할을 한다. 이후, 콘트롤 게이트(167) 형성에 의해 노출되는 유전체막(15) 및 라인 형태의 폴리실리콘층(14) 부분을 자기 정렬(Self Align)적으로 식각하고, 이로 인하여 다수의 플로팅 게이트(14)가 형성된다.
상기한 바와 같이, 본 발명은 텅스텐-폴리사이드 구조에서 하부층인 폴리실리콘층을 두껍게 증착한 후 산화 공정 및 산화막 식각 공정으로 얇고 균일하면서 표면 평탄화를 이룬 최종 폴리실리콘층을 형성하고, 이러한 최종 폴리실리콘층 상에 균열 현상이 없는 양호한 텅스텐 실리사이드층을 형성할 수 있다. 본 발명에서는 플래쉬 이이피롬의 워드 라인을 실시예로 설명하였지만, DRAM, SRAM 등 모든 반도체 소자의 제조에 사용되는 폴리실리콘층의 평탄화에 이러한 원리를 적용할 수 있다.
상술한 바와 같이, 본 발명은 화학적 기계적 연마 공정없이 콘트롤 게이트용 폴리실리콘층의 표면을 평탄화하여 상부에 형성되는 텅스텐 실리사이드층의 균열 현상을 방지하므로써 공정을 단순화하고 전기적으로 균일한 저항값을 얻을 수 있어 소자의 신뢰도 및 생산 비용을 줄일 수 있는 효과가 있다.
Claims (3)
- 소자 분리막이 형성된 반도체 기판 상에 터널 산화막 및 플로팅 게이트용 폴리실리콘층을 형성한 후 패터닝하고, 상기 패터닝된 폴리실리콘층을 포함한 전체구조 상에 유전체막을 형성하는 단계;상기 유전체막 상에 콘트롤 게이트용 폴리실리콘층을 표면 평탄화 되도록 두껍게 형성하는 단계;산화 공정을 실시하여 상기 콘트롤 게이트용 폴리실리콘층의 표면을 산화시켜 폴리실리콘 산화막을 형성하는 단계;식각 공정으로 상기 폴리실리콘 산화막을 제거하고, 이로 인하여 표면 평탄화된 얇은 두께의 폴리실리콘층이 형성되는 단계; 및상기 얇은 두께의 폴리실리콘층 상에 텅스텐 실리사이드층을 형성한 후, 콘트롤 게이트 마스크를 이용하여 상기 텅스텐 실리사이드, 얇은 두께의 폴리실리콘층, 유전체막, 플로팅 게이트용 폴리실리콘층을 식각하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 이이피롬의 제조 방법.
- 제 1 항에 있어서,상기 콘트롤 게이트용 폴리실리콘층은 상기 패터닝된 플로팅 게이트용 폴리실리콘층 배선 간격의 1.2 내지 2배 범위의 두께로 형성하는 것을 특징으로 하는플래쉬 이이피롬의 제조 방법.
- 제 1 항에 있어서,상기 폴리실리콘 산화막은 습식 산화공정으로 형성하는 것을 특징으로 하는 플래쉬 이이피롬의 제조 방법.
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|---|---|---|---|---|
| KR100753401B1 (ko) * | 2001-06-15 | 2007-08-30 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
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2000
- 2000-06-27 KR KR1020000035687A patent/KR20020001252A/ko not_active Application Discontinuation
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| KR100753401B1 (ko) * | 2001-06-15 | 2007-08-30 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
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