KR0156143B1 - 반도체장치의 평탄화방법 - Google Patents

반도체장치의 평탄화방법 Download PDF

Info

Publication number
KR0156143B1
KR0156143B1 KR1019950034119A KR19950034119A KR0156143B1 KR 0156143 B1 KR0156143 B1 KR 0156143B1 KR 1019950034119 A KR1019950034119 A KR 1019950034119A KR 19950034119 A KR19950034119 A KR 19950034119A KR 0156143 B1 KR0156143 B1 KR 0156143B1
Authority
KR
South Korea
Prior art keywords
material layer
semiconductor device
polishing
cmp process
high step
Prior art date
Application number
KR1019950034119A
Other languages
English (en)
Other versions
KR970023762A (ko
Inventor
박래학
김용권
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019950034119A priority Critical patent/KR0156143B1/ko
Publication of KR970023762A publication Critical patent/KR970023762A/ko
Application granted granted Critical
Publication of KR0156143B1 publication Critical patent/KR0156143B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체장치의 평탄화방법에 관한 것으로, CMP공정에 적당하도록 단차가 높은 영역의 연마비율을 상대적으로 높게 조절하여 CMP공정시 평탄도가 향상되도록 한 것이다.
본 발명은 단차가 있는 기판상에 평탄화될 물질층을 형성하는 단계와, 단차가 높은 부위의 상기 물질층 상부를 CMP공정시 다른 부분보다 높은 연마비를 갖는 물질층으로 선택적으로 변화시키는 단계, 및 CMP공정에 의해 상기 물질층을 연마하여 평탄화시키는 단계로 이루어지는 반도체장치의 평탄화방법을 제공한다.

Description

반도체장치의 평탄화방법
제1도는 종래의 반도체장치의 평탄화방법을 도시한 공정순서도.
제2도는 본 발명에 의한 반도체장치의 평탄화방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
10 : 절연막 11 : 배선
12 : 제1층 13 : 제2층
14 : 제1층의 변화된 부분
본 발명은 반도체장치의 평탄화방법에 관한 것으로, 특히 CMP(chemical mechanical polishing)공정에 적당하도록 단차가 높은 영역의 연마비율(polishing rate)을 상대적으로 높게 조절하여 CMP공정시 평탄도가 향상되도록 한 것이다.
반도체소자의 고집적화 경향에 따라 여러층을 적층함으로써 한정된 영역에 원하는 소자를 제작하게 되었다. 이에 따라 넓은 면적의 평탄화가 필요하게 되었는데 이를 화학기계적 연마(CMP)방법에 의해 시도하게 되었다.
그러나 CMP기술은 패턴의 높이와 넓이에 따라 평탄도가 달라지는 문제가 있다. 이에 대해 미국특허 5,169,491에서는 언도우프드(undoped) 산화막과 도우프드(doped) 산화막을 사용하여 상부의 도우프드 산화막을 제거함으로써 평탄화시키는 기술을 사용하였다. 이를 제1도에 도시하였다.
제1도(a)에 도시된 바와 같이 기판(1)상에 원하는 소자의 패턴(2)을 형성한 후, 그 전면에 언도우프드 산화막(3)을 형성하고, 이위에 도우프드 산화막으로서, BPSG(borophospho-silicate glass)(4)를 형성한다.
이어서 제1도(b)와 같이 상기 BPSG막(4)을 연마하여 단차가 높은 부분을 제거함으로써 평탄화시킨다. 이때, BPSG막 하부의 언도우프드 산화막(3)이 연마저지(polishing stop)층으로서 작용하게 된다.
그러나 상기 기술은 표면의 굴곡에 관계없이 동일한 연마비율을 갖는 물질(BPSG)로만 평탄화층이 이루어져 있기 때문에 연마가 완료되었을때 패턴의 폭이나 높이에 따라 표면이 굴곡이 남아 있게 되는 문제가 발생한다.
본 발명은 이와 같은 문제를 해결하기 위한 것으로, 절연막의 평탄화공정시 절연막의 일부분을 연마비율을 다르게 변화시켜 연마에 의한 평탄도를 향상시키고 공정을 단순화시킬 수 있는 반도체장치의 평탄화방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 평탄화방법은 단차가 있는 기판상에 평탄화될 물질층을 형성하는 단계와, 단차가 높은 부위가 상기 물질층 상부를 CMP공정시 다른 부분보다 높은 연마비를 갖는 물질층으로 선택적으로 변화시키는 단계, 및 CMP공정에 의해 상기 물질층을 연마하여 평탄화시키는 단계로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명에 의한 반도체장치의 평탄화방법을 공정순서에 따라 도시하였다.
먼저, 제2도(a)에 도시된 바와 같이 기판(도시하지 않음)상의 절연막(10), 예컨대 산화막상에 Al이나 Cu, 폴리실리콘, 실리사이드등의 도전층을 형성한 후, 이를 사진식각공정에 의해 패터닝하여 배선(11)을 형성한다.
이어서 제2도(b)에 도시된 바와 같이 상기 배선이 형성된 산화막(10) 전면에 평탄화될 제1물질층(12)으로서, 예컨대 산화막을 형성한다. 이때, 산화막으로는 TEOS등을 이용한 화학기상증착(CVD; chemical vapor deposition)방법이나 높은 밀도의 플라즈마에 의한 산화막을 형성하거나 'F'등이 포함된 낮은 유전율을 갖는 산화막을 형성한다.
다음에 제2도(c)에 도시된 바와 같이 상기 제1물질층(12)상에 제2물질층(13)으로서, 예컨대 포토레지스트(photoresist)나 폴리이미드(polyimide)를 회전(spin)방법에 의해 형성한다. 이와 같이 제2물질층은 회전방법에 의해 형성하므로 도시된 바와 같이 제1물질층에 비해 평탄한 상태로 형성되게 된다. 이에 따른 결과로서, 패턴(11)으로 인해 단차가 높은 부위에는 얇은 두께의 제2물질층이, 패턴이 형성되지 않은 단차가 낮은 부위에는 두꺼운 두께의 제2물질층이 형성되게 된다.
이어서 제2도(d)에 도시된 바와 같이 B나 P, 또는 B와 P, F, As등을 상기 제1 물질층 및 제2물질층에 이온주입한다.
이때, 불순물이 주입되는 깊이는 제2물질층 두께의 1/2 이상이 되게 한다. 이와 같이 불순물을 이온주입하게 되면, 단차가 높은 영역의 제2물질층(13)의 두께가 얇으므로 이 부분의 제1물질층(12)영역에는 불순물이 주입되게 된다.
다음에 제2도(e)에 도시된 바와 같이 상기 제1물질층, 즉, 산화막에 대해 식각선택성을 갖는 식각방법으로서, 예컨대 O2플라즈마나 습식식각을 이용하여 상기 제2물질층(13)을 식각한다. 이 결과, 제2물질층은 모두 제거되고, 단차가 높은 부위의 제1물질층부분(14)에는 불순물이 첨가된 상태로 남아 있게 된다. 상기 제2도(d)의 이온주입공정에서 B와 P를 주입한 경우에는 단차가 높은 부위의 제1물질층부분(14)은 BPSG로 변화하게 된다.
이어서 제2도(f)에 도시된 바와 같이 CMP에 의해 상기 제1물질층을 연마하여 평탄화시킨다. 이때, 제1물질층의 단차가 높은 부위에 형성된 BPSG(14)는 하부의 산화막에 비해 연마비율이 약 1.5:1∼2.5:1로서 높기 때문에 연마가 진행됨에 따라 더욱 더 높은 평탄도를 얻을 수 있게 된다. 연마공정은 콜로이드 실리카(colloidal sillica)를 함유한 연마제와 KOH등을 함유한 슬러리(slurry)를 사용하여 행하며, PH는 약 7-12정도이다.
이와 같이 평탄화시키고자 하는 절연막의 일부분을 다른 물질로 변화시켜 연마비율을 다르게 함으로써 연마에 의한 평탄화를 용이하게 이룰 수 있게 되며, 평탄도를 더욱 향상시킬 수 있게 된다. 또한, 마스크 작업등을 실시하지 않고 절연막의 일부를 다른 물질로 변화시키므로 용이한 공정에 의해 평탄화를 수행할 수 있다.

Claims (13)

  1. 단차가 있는 기판상에 평탄화될 물질층을 형성하는 단계와, 단차가 높은 부위의 상기 물질층 상부를 CMP공정시 다른 부분보다 높은 연마비를 갖는 물질층으로 선택적으로 변화시키는 단계, 및 CMP공정에 의해 상기 물질층을 연마하여 평탄화시키는 단계로 이루어지는 것을 특징으로 하는 반도체장치의 평탄화방법.
  2. 제1항에 있어서, 상기 평탄화될 물질층은 산화막으로 형성하는 것을 특징으로 하는 반도체장치의 평탄화방법.
  3. 제1항에 있어서, 상기 단차가 높은 부위의 물질층부분을 CMP공정시 다른 부분보다 높은 연마비를 갖는 물질층으로 선택적으로 변화시키는 단계는 상기 단차가 높은 부위의 물질층부분에 불순물을 선택적으로 이온주입하는 공정에 의해 이루어지는 것을 특징으로 하는 반도체장치의 평탄화방법.
  4. 제3항에 있어서, 상기 불순물로 B와 P, 또는 B, P, F, As중의 어느 하나를 이용하는 것을 특징으로 하는 반도체장치의 평탄화방법.
  5. 단차가 있는 기판상에 평탄화될 제1물질층을 형성하는 단계와, 상기 제1물질층상에 평탄한 표면을 갖는 제2물질층을 형성하는 단계, 상기 제1물질층 및 제2물질층에 불순물을 소정깊이로 이온주입하는 단계, 상기 제1물질층에 대해 식각선택성을 갖는 식각방법에 의해 상기 제2물질층을 식각하는 단계, 및 CMP공정에 의해 상기 제1물질층을 연마하여 평탄화시키는 단계로 이루어지는 것을 특징으로 하는 반도체장치의 평탄화방법.
  6. 제5항에 있어서, 상기 제1물질층은 산화막으로 형성하는 것을 특징으로 하는 반도체장치의 평탄화방법.
  7. 제5항에 있어서, 상기 불순물로 B와 P, 또는 B, P, F, As중의 어느 하나를 이용하는 것을 특징으로 하는 반도체장치의 평탄화방법.
  8. 제5항에 있어서, 상기 제2물질층은 포토레지스트 또는 폴리이미드로 형성하는 것을 특징으로 하는 반도체장치의 평탄화방법.
  9. 제5항에 있어서, 상기 제2물질층은 회전방법에 의해 형성하는 것을 특징으로 하는 반도체장치의 평탄화방법.
  10. 제5항에 있어서, 상기 이온주입공정시 불순물의 주입깊이는 상기 제2물질층 두께의 1/2이상이 되도록 하는 것을 특징으로 하는 반도체장치의 평탄화방법.
  11. 제5항에 있어서, 상기 제1물질층 및 제2물질층에 불순물을 소정깊이로 이온주입하는 단계에 의해 단차가 높은 부위의 상기 제1물질층부분에만 선택적으로 불순물이 주입되는 것을 특징으로 하는 반도체장치의 평탄화방법.
  12. 제11항에 있어서, 상기 단차가 높은 부위의 상기 제1물질층 부분의 CMP공정시의 연마비가 다른 부분에 비해 빠른 것을 특징으로 하는 반도체장치의 평탄화방법.
  13. 제5항에 있어서, 상기 제1물질층에 대해 식각선택성을 갖는 식각방법은 O2플라즈마를 이용한 식각방법이나 습식식각방법임을 특징으로 하는 반도체장치의 평탄화방법.
KR1019950034119A 1995-10-05 1995-10-05 반도체장치의 평탄화방법 KR0156143B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950034119A KR0156143B1 (ko) 1995-10-05 1995-10-05 반도체장치의 평탄화방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950034119A KR0156143B1 (ko) 1995-10-05 1995-10-05 반도체장치의 평탄화방법

Publications (2)

Publication Number Publication Date
KR970023762A KR970023762A (ko) 1997-05-30
KR0156143B1 true KR0156143B1 (ko) 1998-12-01

Family

ID=19429329

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950034119A KR0156143B1 (ko) 1995-10-05 1995-10-05 반도체장치의 평탄화방법

Country Status (1)

Country Link
KR (1) KR0156143B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100469140B1 (ko) * 1997-10-06 2005-04-06 주식회사 하이닉스반도체 반도체소자의 평탄화방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100469140B1 (ko) * 1997-10-06 2005-04-06 주식회사 하이닉스반도체 반도체소자의 평탄화방법

Also Published As

Publication number Publication date
KR970023762A (ko) 1997-05-30

Similar Documents

Publication Publication Date Title
US5362669A (en) Method of making integrated circuits
US5753967A (en) Damascene process for reduced feature size
US6200897B1 (en) Method for manufacturing even dielectric layer
US5302233A (en) Method for shaping features of a semiconductor structure using chemical mechanical planarization (CMP)
US6387765B2 (en) Method for forming an extended metal gate using a damascene process
US5298463A (en) Method of processing a semiconductor wafer using a contact etch stop
US6200834B1 (en) Process for fabricating two different gate dielectric thicknesses using a polysilicon mask and chemical mechanical polishing (CMP) planarization
US6136700A (en) Method for enhancing the performance of a contact
US6395620B1 (en) Method for forming a planar surface over low density field areas on a semiconductor wafer
JPH09107028A (ja) 半導体装置の素子分離方法
US5885899A (en) Method of chemically mechanically polishing an electronic component using a non-selective ammonium hydroxide slurry
EP0455413A2 (en) Method for producing a planar surface in integrated circuit manufacturing
KR100456319B1 (ko) 폴리머와 산화막의 연마 선택비 차이를 이용한 반도체소자의 게이트 형성 방법
US6280644B1 (en) Method of planarizing a surface on an integrated circuit
US6380588B1 (en) Semiconductor device having uniform spacers
US6180489B1 (en) Formation of finely controlled shallow trench isolation for ULSI process
KR0156143B1 (ko) 반도체장치의 평탄화방법
US6265325B1 (en) Method for fabricating dual gate dielectric layers
KR0165353B1 (ko) 반도체 장치의 얼라인 키 패턴 형성방법
US6087262A (en) Method for manufacturing shallow trench isolation structure
US5840623A (en) Efficient and economical method of planarization of multilevel metallization structures in integrated circuits using CMP
US7148117B2 (en) Methods for forming shallow trench isolation structures in semiconductor devices
KR0177396B1 (ko) 반도체 디바이스의 표면 평탄화 방법
US7307021B1 (en) Method for planarizing a thin film
US6991993B2 (en) Method of fabricating trench isolation structure of a semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20060619

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee