KR100456319B1 - 폴리머와 산화막의 연마 선택비 차이를 이용한 반도체소자의 게이트 형성 방법 - Google Patents
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Abstract
본 발명은 대머신 공정을 이용한 게이트 전극 형성 방법에 있어서 균일한 높이의 게이트 전극을 형성할 수 있는, 폴리머와 산화막의 연마 선택비 차이를 이용한 반도체 소자의 게이트 형성 방법에 관한 것으로, 반도체 기판 상에 형성된 폴리머층을 선택적으로 식각하여 폴리머 패턴을 형성하고, 전체 구조 상에 평탄화를 위한 산화막을 형성하고, 폴리머 패턴을 연마정지층으로 절연산화막을 화학기계연마하고, 폴리머 패턴을 제거하여 개구부를 형성하고, 개구부 바닥에 게이트 절연막을 형성하고, 전체 구조 상에 전도막을 증착하여 개구부를 매립하고, 절연산화막을 연마정지층으로 전도막을 화학기계연마하여 개구부 내에만 전도막을 잔류시키고, 개구부 내의 전도막 일부를 식각하여 제거한 다음, 개구부 내의 전도막 상에 마스크 질화막을 형성하는 과정으로 이루어지는 반도체 소자의 게이트 형성 방법을 제공한다.
Description
본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 균일한 두께의 게이트 전극을 형성할 수 있는, 폴리머와 산화막의 연마 선택비 차이를 이용한 반도체 소자의 게이트 형성 방법에 관한 것이다.
일반적인 대머신(damascene) 게이트 형성 방법을 이용한 종래의 게이트 형성 방법을 첨부된 도면 도1a 내지 도1e를 참조하여 설명한다.
도1a는 반도체 기판(10) 상에 패드 산화막(11)과 폴리실리콘막(12)을 증착한 다음 폴리실리콘막(12)과 패드산화막(11)을 선택적으로 식각하여 더미 패턴으로서 역할하는 폴리실리콘막(12) 패턴을 형성하고, 질화막 또는 산화막 등의 절연막을 증착하고 전면식각을 실시하여 폴리실리콘막(12) 패턴 측벽에 절연막 스페이서(13)를 형성하고, 전체 구조 상에 평탄화 대상인 절연산화막(14)을 증착하고 열처리한 상태를 보이고 있다.
도1b는 산화막 연마용 슬러리를 이용하여 폴리실리콘막(12) 패턴이 노출될 때까지 절연산화막(14)을 화학기계연마(chemical mechanical polishing)한 것을 도시한 것으로서, 폴리실리콘막(12)과 절연산화막(14)에 대한 연마 선택비가 아주 작은 일반적인 산화막 연마용 슬러리를 이용하여 절연산화막(14)을 화학기계연마하는 과정에서 폴리실리콘막(12) 패턴이 드러나게 될 경우 웨이퍼 영역에 따른 화학기계연마의 불균일도로 인하여 폴리실리콘막(12) 패턴의 두께가 위치에 따라 달라지게되는 것을 보이고 있다.
도1b와 같은 공정이 완료된 상태에서 폴리실리콘막(12) 및 패드산화막(11)을 제거하면 도1c와 같이 그 측벽에 절연막 스페이서(13)가 노출되며 웨이퍼 영역별로 깊이가 다른 개구부(100)가 형성된다.
도1d는 상기 개구부 내에 게이트 산화막(15), 장벽금속막(barrier metal, 16) 및 텅스텐막(17)을 매립하고, 절연산화막(14)이 노출될 때까지 화학기계연마 공정을 진행한 것을 보이는 단면도로서, 웨이퍼 영역에 따른 화학기계연마의 불균일로 인하여 개구부 내에 매립되는 텅스텐막(17)의 두께가 일정하지 않은 것을 나타내고 있다.
도1e는 개구부 내의 텅스텐막(17) 일부를 식각으로 제거하고, 잔류하는 텅스텐막(17) 상에 마스크 질화막(18)을 증착하고, 절연산화막(14)이 노출될 때까지 마스크 질화막(18)을 연마하여 게이트 전극을 완성한 상태를 보이고 있는 단면도이다.
도1e에 보이는 바와 같이 게이트를 이루는 텅스텐막(17)의 높이가 웨이퍼 영역에 따라 다르게 형성된 이유는, 전술한 바와 같이 개구부 내에 폴리실리콘막(12)이 매립된 상태에서 통상의 산화막 연마용 슬러리를 이용하여 절연산화막(14)을 화학기계연마하는 과정에서 웨이퍼 영역에 따라 폴리실리콘막(12)까지 불균일하게 연마되고, 그에 따라 폴리실리콘막(12)에 제거되며 형성된 개구부(100)를 채우는 텅스텐막(17) 역시 웨이퍼 영역에 따라 불균일한 두께를 갖게 되고, 이후 균일한 두께를 식각해내기 때문이다.
결과적으로 이상에서 설명한 종래의 대머신 게이트 형성 방법은 웨이퍼 영역에 따라 게이트 높이가 다르게 형성되기 때문에 게이트의 전기적 특성을 불안정하게 하는 단점이 있다.
이러한 문제점을 해결하기 위하여 절연막 스페이서 및 산화막 두께를 증가시키는 방법이 있으나, 이 경우 연마대상 두께를 증가시켜야 부담이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 대머신 공정을 이용한 게이트 전극 형성 방법에 있어서 균일한 높이의 게이트 전극을 형성할 수 있는, 폴리머와 산화막의 연마 선택비 차이를 이용한 반도체 소자의 게이트 형성 방법을 제공하는데 그 목적이 있다.
도1a 내지 도1e는 종래 기술에 따른 반도체 소자의 게이트 형성 공정 단면도,
도2a 내지 도2g는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
20: 반도체 기판 21: 패드산화막
22: 폴리머 23: 절연막 스페이서
24: 절연산화막 25: 게이트 절연막
26: 장벽금속막 27: 금속막
28: 마스크 질화막 200: 개구부
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상에 폴리머층을 형성하는 제1 단계; 상기 폴리머층을 선택적으로 식각하여 폴리머 패턴을 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 평탄화를 위한 산화막을 형성하는 제3 단계; 상기 폴리머 패턴을 연마정지층으로 상기 절연산화막을 화학기계연마하는 제4 단계; 상기 폴리머 패턴을 제거하여 그 바닥에 상기 반도체 기판을 노출시키는 개구부를 형성하는 제5 단계; 상기 개구부 바닥의 상기 반도체 기판 상에 게이트 절연막을 형성하는 제6 단계; 상기 제6 단계가 완료된 전체 구조 상에 전도막을 증착하여 상기 개구부를 매립하는 제7 단계; 상기 절연산화막을 연마정지층으로 상기 전도막을 화학기계연마하여 상기 개구부 내에만 상기 전도막을 잔류시키는 제8 단계; 상기 개구부 내의 상기 전도막 일부를 식각하여 제거하는 제9 단계; 상기 제9 단계가 완료된 전체 구조 상에 마스크 질화막을 증착하여 상기 전도막 상부의 개구부를 매립하는 제10 단계; 및 상기 절연산화막이 노출될 때까지 상기 마스크 질화막을 화학기계연마하는 제11 단계를 포함하는 반도체 소자의 게이트 형성 방법을 제공한다.
이하, 첨부된 도면 도2a 내지 도2g를 참조하여 본 발명의 실시예에 따른 폴리머와 산화막의 연마 선택비 차이를 이용한 반도체 소자의 게이트 형성 방법을 설명한다.
먼저 도2a에 도시한 바와 같이, 반도체 기판(20) 상에 패드산화막(21)과 폴리머(22)를 적층한다.
상기 패드산화막(21)은 저압화학기상증착법(low pressure chemical vapor deposition, 이하 LPCVD라 함) 또는 플라즈마 화학기상증착법(plasma enhanced chemical vapor deposition, 이하 PECVD라 함)으로 400 ℃ 내지 1300 ℃에서 40 Å 내지 100 Å 두께로 형성한다. 그리고 상기 폴리머(22)는 실크(SiLK), 프레어(FLARE) 또는 비씨비(BCB)로 형성한다.
폴리머(22) 형성 후에는 90 ℃ 내지 350 ℃에서 1분 이상 베이킹(baking)을 실시한다. 베이킹은, 90 ℃ 내지 150 ℃ 온도에서 실시되는 1단계, 200 ℃ 내지250 ℃ 온도에서 실시되는 2단계 그리고 300 ℃ 내지 350 ℃ 온도에서 실시되는 3단계로 이루어진다. 베이킹 후에는, 300 ℃ 내지 500 ℃에서 30분 내지 1시간 동안 N2분위기로 큐어링(curing)을 실시한다. 상기 큐어링은, 400 ℃ 내지 500 ℃ 온도에서 실시하는 1단계, 350 ℃ 내지 450 ℃ 온도에서 실시하는 2단계 그리고 300 ℃ 내지 400 ℃ 온도에서 실시하는 3단계로 이루어지며, 큐어링 과정에서 산소의 농도는 수백 PPM 이하가 되도록 한다. 한편, 상기 폴리머(22) 상에 SiN, SiO2, SiON 등으로 하드마스크층을 형성할 수도 있다. 이 경우 하드마스크층은 PECVD 방법으로 200 ℃ 내지 550 ℃ 온도에서 100 Å 내지 1000 Å 두께로 형성한다.
이어서 도2b에 도시한 바와 같이 폴리머(22)와 패드산화막(21)을 선택적으로 식각하여 더미 패턴으로서 역할하는 폴리머(22) 패턴을 형성하고, 상기 반도체 기판(20) 내에 불순물을 이온주입하여 소오스 드레인(도시하지 않음)을 형성한 다음, 전체 구조 상에 질화막 또는 산화막 등의 절연막을 증착하고 전면식각을 실시하여 폴리머(22) 패턴 측벽에 절연막 스페이서(23)를 형성하고, 불순물 이온주입 공정을 실시하여 고농도 소오스 드레인(도시하지 않음)을 형성한 후, 전체 구조 상에 평탄화 대상인 절연산화막(24)을 증착하고 열처리를 실시한다.
상기 절연막 스페이서(23) 형성을 위한 질화막 또는 산화막 각각은 LPCVD 또는 PECVD 방법을 이용하여 300 ℃ 내지 1300 ℃에서 100 Å 내지 1000 Å 두께로 형성한다. 그리고 상기 절연산화막(24)은 BPSG(borophospho silicate glass), PSG(phospho silicate glass), FSG(fluorinated silica glass), 각각 PECVD 방법으로 형성된 TEOS(tetraethyl orthosilicate) 또는 SiH4, 각각 고밀도 플라즈마를 이용하여 형성한 PSG 또는 USG(undoped silicate glass), APL(advanced planarization layer) 중 어느 하나를 3000 Å 내지 10000 Å 두께 증착하여 형성한다. 절연산화막(24) 형성 후에는, 막의 종류에 따라 300 ℃ 내지 1000 ℃ 온도에서 열처리를 실시한다.
다음으로 도2c에 도시한 바와 같이 산화막 연마용 슬러리를 이용하여 폴리머 (22) 패턴을 연마정지층으로 절연산화막(24)을 화학기계연마한다.
상기 화학기계연마 공정에서 산화막 연마용 슬러리는 10 ㎚ 내지 500 ㎚ 크기의 SiO2, CeO2, Al2O3또는 ZrO2계열 슬러리를 이용하고, 슬러리의 수소이온농도(pH)를 3 내지 12로 유지하며 슬러리내 유기물 농도는 전체 무게 대비 0.01 Wt % 내지 5 wt %가 되도록 한다. 산화막 연마용 슬러리는 폴리머(22)에 대한 산화막의 연마선택비가 크기 때문에 화학기계연마의 균일도를 향상시킬 수 있다.
이어서 도2d에 도시한 바와 폴리머(22) 및 패드산화막(21)을 제거하여 그 측벽에 절연막 스페이서(23)가 노출되고 그 바닥에 상기 반도체 기판(20)이 노출되는 개구부(200)를 형성한다. 상기 폴리머(22)는 O2와 Ar의 혼합가스 또는 O2와 N2의 혼합가스를 이용한 플라즈마 방식으로 제거하거나 습식식각으로 제거한다.
전술한 바와 같이 상기 절연산화막(24)의 화학기계연마가 균일하게 이루어지기 때문에 웨이퍼 영역별로 균일한 깊이의 개구부(200)를 형성할 수 있다.
다음으로 도2e에 도시한 바와 같이 상기 개구부 내에 열산화막(thermaloxide), 고온산화막(high temperature oxide), Al2O3또는 Ta2O5으로 40 Å 내지 100 Å 두께의 게이트 절연막(25)을 형성하고, 스퍼터링(sputtering) 등과 같은 물리기상증착법(physical vapor deposition), 화학기상증착법(chemical vapor deposition) 또는 전기도금법(electroplating)으로 장벽금속막(26) 형성을 위해 Ti, TiN, TiAlN, TiSiN, TaN, WN 또는 TiSi2를 50 Å 내지 800 Å 두께로 증착한 다음, 장벽금속막(26) 상에 게이트를 이룰 금속막(27)을 형성하여 개구부를 매립한다.
상기 금속막(27)은 W, Cu 등을 스퍼터링 등과 같은 물리기상증착법 또는 화학기상증착법으로 상온 내지 1000 ℃ 에서 2000 Å 내지 5000 Å 두께로 증착하여 형성한다. 한편, 상기 장벽금속막(26) 형성 후 막의 종류에 따라 선택적으로 N2분위기에서 400 ℃ 내지 800 ℃ 온도로 열처리를 실시할 수도 있다.
이어서, 도2f에 도시한 바와 같이 절연산화막(24)을 연마정지막으로 금속막(27)을 화학기계연마하여 개구부에만 금속막(27)이 남도록 한다.
이때, 연마제로서 실리카 또는 알루미나(alumina) 중 적어도 어느 하나를 포함하며 0.5 wt% 내지 10 wt% 농도의 과산화수소수가 첨가된 슬러리를 이용한다.
다음으로 도2g에 도시한 바와 같이, 개구부 내의 금속막(27) 일부를 식각으로 제거하고, 잔류하는 금속막(27) 상에 마스크 질화막(28)을 증착하고, 절연산화막(24)이 노출될 때까지 마스크 질화막(28)을 화학기계연마하여 게이트 전극을 형성한다.
상기 마스크 질화막(29)은 LPCVD 또는 PECVD 방법으로 400 ℃ 내지 1300 ℃ 온도에서 200 Å 내지 2000 Å 두께로 증착한다. 마스크 질화막(28) 연마시 SiO2, CeO2, Al2O3또는 ZrO2계열 연마제가 포함된 슬러리의 수소이온농도(pH)를 3 내지 12로 유지한다.
전술한 본 발명에 따라 웨이퍼 각 영역에 균일한 높이의 게이트를 형성할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 산화막과 더미 폴리머 패턴의 연마 선택비에 따라 일반적인 산화막용 슬러리를 이용한 CMP 공정으로도 균일한 높이의 게이트(워드라인)를 형성할 수 있어 소자의 전기적 특성을 안정화시킬 수 있다.
Claims (11)
- 반도체 소자의 게이트 형성 방법에 있어서,반도체 기판 상에 폴리머층을 형성하는 제1 단계;상기 폴리머층을 선택적으로 식각하여 폴리머 패턴을 형성하는 제2 단계;상기 제2 단계가 완료된 전체 구조 상에 평탄화를 위한 산화막을 형성하는 제3 단계;상기 폴리머 패턴을 연마정지층으로 상기 절연산화막을 화학기계연마하는 제4 단계;상기 폴리머 패턴을 제거하여 그 바닥에 상기 반도체 기판을 노출시키는 개구부를 형성하는 제5 단계;상기 개구부 바닥의 상기 반도체 기판 상에 게이트 절연막을 형성하는 제6 단계;상기 제6 단계가 완료된 전체 구조 상에 전도막을 증착하여 상기 개구부를 매립하는 제7 단계;상기 절연산화막을 연마정지층으로 상기 전도막을 화학기계연마하여 상기 개구부 내에만 상기 전도막을 잔류시키는 제8 단계;상기 개구부 내의 상기 전도막 일부를 식각하여 제거하는 제9 단계;상기 제9 단계가 완료된 전체 구조 상에 마스크 질화막을 증착하여 상기 전도막 상부의 개구부를 매립하는 제10 단계; 및상기 절연산화막이 노출될 때까지 상기 마스크 질화막을 화학기계연마하는 제11 단계를 포함하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 제1 단계 후,베이킹 실시하는 제12 단계; 및큐어링을 실시하는 제13 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 2 항에 있어서,상기 제12 단계는,90 ℃ 내지 150 ℃ 온도에서 실시하는 1차 베이킹;200 ℃ 내지 250 ℃ 온도에서 실시하는 2차 베이킹; 및300 ℃ 내지 350 ℃ 온도에서 실시하는 3차 베이킹을 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 2 항에 있어서,상기 제13 단계는,N2를 포함하는 가스 분위기에서 실시하며,400 ℃ 내지 500 ℃ 온도에서 실시하는 1차 큐어링;350 ℃ 내지 450 ℃ 온도에서 실시하는 2차 큐어링; 및300 ℃ 내지 400 ℃ 온도에서 실시하는 3차 큐어링을 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 제1 단계 후,상기 폴리머 상에 SiN, SiO2또는 SiON으로 하드마스크층을 형성하는 제14 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,상기 2 단계 후,상기 폴리머 패턴 측벽에 절연막 스페이서를 형성하는 제15 단계를 더 포함하고,상기 제5 단계에서,그 측벽에 상기 절연막 스페이서를 노출시키며 그 바닥에 상기 반도체 기판을 노출시키는 개구부를 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 6 항에 있어서,상기 제4 단계는,10 ㎚ 내지 500 ㎚ 크기의 SiO2, CeO2, Al2O3또는 ZrO2계열 슬러리를 이용하고, 상기 슬러리의 수소이온농도(pH)를 3 내지 12로 유지하며, 상기 슬러리내 유기물 농도는 0.01 Wt % 내지 5 wt %인 조건에서 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 7 항에 있어서,상기 제5 단계에서,상기 폴리머는 O2와 Ar의 혼합가스 또는 O2와 N2의 혼합가스를 이용한 플라즈마 방식으로 제거하거나 습식식각으로 제거하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 6 항에 있어서,상기 전도막은,상기 게이트 산화막 상에 형성되며 Ti, TiN, TiAlN, TiSiN, TaN, WN 또는 TiSi2으로 이루어지는 장벽금속막; 및상기 장벽금속막 상에 형성되며 W 또는 Cu으로 이루어지는 금속막인 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 9 항에 있어서,상기 제8 단계에서,실리카 또는 알루미나 중 적어도 어느 하나를 포함하며, 0.5 wt% 내지 10 wt% 농도의 과산화수소수가 첨가된 슬러리를 이용한 화학기계연마를 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 10 항에 있어서,상기 제11 단계는,SiO2, CeO2, Al2O3또는 ZrO2계열 연마제가 포함된 슬러리의수소이온농도(pH)를 3 내지 12로 유지하며 실시하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
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