JP4992150B2 - 半導体素子のゲート電極形成方法 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、ポリマーと酸化膜との研磨選択比の差を用いて、均一な高さのゲート電極を形成し得る半導体素子のゲート電極形成方法に関する。
【０００２】
【従来の技術】
一般的なダマシン工程を用いた従来の半導体素子のゲート電極形成方法を、添付した図８〜図１２を参照しながら説明する。
【０００３】
まず、図８に示すように、半導体基板１０上にパッド酸化膜１１とポリシリコン膜１２とを蒸着した後、ポリシリコン膜１２とパッド酸化膜１１とを選択的にエッチングして、ダミーパターンとしての役割をするポリシリコン膜１２のパターンを形成し、窒化膜又は酸化膜などの絶縁膜を蒸着し、全面エッチングを実施して、ポリシリコン膜１２のパターンの両側壁に絶縁膜スペーサ１３を形成し、該絶縁膜スペーサ１３が形成された半導体基板１０の上面全体に、平坦化対象である絶縁酸化膜１４を蒸着して熱処理をする。
【０００４】
次いで、酸化膜研磨用スラリーを用いて、ポリシリコン膜１２のパターンが露出されるまで絶縁酸化膜１４を化学的機械研磨する。このとき、ポリシリコン膜１２と絶縁酸化膜１４とに対する研磨選択比が極めて小さい一般的な酸化膜研磨用スラリーを用いて、絶縁酸化膜１４を化学的機械研磨する。これにより、図９に示すように、ポリシリコン膜１２のパターンが露出されたときに、半導体基板１０の領域に応じて、化学的機械研磨が不均一となり、ポリシリコン膜１２のパターンの厚さが位置に応じて変わることとなる。
【０００５】
図９に示す工程が完了した状態で、ポリシリコン膜１２及びパッド酸化膜１１を除去すれば、図１０に示すように、絶縁膜スペーサ１３が露出され、半導体基板１０の領域毎に深さが異なる開口部１００が形成される。
【０００６】
次いで、図１１に示すように、前記開口部１００内に、ゲート酸化膜１５、バリア金属膜１６及びタングステン膜１７を埋め込み、絶縁酸化膜１４が露出されるまで化学的機械研磨工程を行う。このとき、半導体基板１０の領域に応じて、化学的機械研磨が不均一となり、開口部１００内に埋め込まれるタングステン膜１７の厚さが一定しない。
【０００７】
次いで、図１２に示すように、開口部１００内のタングステン膜１７の一部をエッチングで除去し、残留するタングステン膜１７上にマスク窒化膜１８を蒸着し、絶縁酸化膜１４が露出されるまでマスク窒化膜１８を研磨して、ゲート電極を形成する。
【０００８】
図１２に示すように、ゲート電極をなすタングステン膜１７の高さが、半導体基板１０の領域に応じて異なるように形成されるのは、前述したように、開口部１００内にポリシリコン膜１２が埋め込まれた状態で、一般的な酸化膜研磨用スラリーを用いて絶縁酸化膜１４を化学的機械研磨する工程で、半導体基板１０の領域に応じてポリシリコン膜１２が不均一に研磨され、それによって、ポリシリコン膜１２が除去されて形成された開口部１００を埋め込むタングステン膜１７も、半導体基板１０の領域に応じて不均一な厚さとなり、さらに、均一な厚さにエッチングされるためである。
【０００９】
【発明が解決しようとする課題】
以上に説明した従来のダマシン工程による半導体素子のゲート電極形成方法では、半導体基板１０の領域に応じてゲート電極の高さが異なって形成されるために、該ゲート電極を有する半導体素子の電気的特性が不安定になる短所がある。
【００１０】
このような問題点を解決するために、絶縁膜スペーサ１３及び絶縁酸化膜１４の厚さを増加させる方法がある。しかし、この場合には、研磨対象であるタングステン膜１７の厚さを増加させなければならない問題がある。
【００１１】
そこで、本発明は、かかる問題に鑑みてなされたものであって、ダマシン工程を用いた半導体素子のゲート電極形成方法において、均一な高さのゲート電極を形成し得る半導体素子のゲート電極形成方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明は、半導体基板上にポリマー層を形成する第１ステップと、前記ポリマー層を選択的にエッチングして、ポリマー層パターンを形成する第２ステップと、前記ポリマー層パターンが形成された半導体基板の上面全体に、平坦化のための絶縁酸化膜を形成する第３ステップと、前記ポリマー層パターンを研磨ストッパ層にして、前記ポリマー層に対する前記絶縁酸化膜の研磨選択比が大きい、ＳｉＯ ２ 、ＣｅＯ ２ 、Ａｌ ２ Ｏ ３ 又はＺｒＯ ２ 系列の研磨剤が含まれたスラリーを利用し、前記絶縁酸化膜を化学的機械研磨する第４ステップと、前記ポリマー層パターンを除去して前記半導体基板の上面を露出させて、開口部を形成する第５ステップと、前記開口部の底面の前記半導体基板上に、ゲート絶縁膜を形成する第６ステップと、前記ゲート絶縁膜が形成された半導体基板の上面全体に電導膜を蒸着して、前記開口部を埋める第７ステップと、前記絶縁酸化膜を研磨ストッパ層にして、前記電導膜を化学的機械研磨し、前記開口部内のみに前記電導膜を残留させる第８ステップと、前記開口部内の前記電導膜の一部をエッチングして除去する第９ステップと、前記電導膜の一部が除去された半導体基板の上面全体にマスク窒化膜を蒸着して、前記電導膜上部の開口部内を埋める第１０ステップと、前記絶縁酸化膜が露出されるまで、前記マスク窒化膜を化学的機械研磨する第１１ステップと、を順次行うこととする。
また、前記第４ステップでは、１０〜５００ｎｍの大きさの前記研磨剤が含まれた前記スラリーを利用し、前記スラリーの水素イオン濃度（ｐＨ）は３〜１２に保持し、前記スラリー内の有機物濃度は、０．０１〜５ｗｔ％にすることとする。
また、前記第１ステップの後、ベーキング工程を実施する第１２ステップと、硬化工程を実施する第１３ステップと、をさらに含むこととする。
また、前記第１２ステップは、９０〜１５０℃の温度で実施する１次ベーキングと、２００〜２５０℃の温度で実施する２次ベーキングと、３００〜３５０℃の温度で実施する３次ベーキングと、を含むこととする。
また、前記第１３ステップは、Ｎ２を含むガス雰囲気で実施し、４００〜５００℃の温度で実施する１次硬化と、３５０〜４５０℃の温度で実施する２次硬化と、３００〜４００℃の温度で実施する３次硬化と、を含むこととする。
また、前記第１ステップの後、前記ポリマー層上に、ＳｉＮ、ＳｉＯ２又はＳｉＯＮからなるハードマスク層を形成する第１４ステップをさらに行うこととする。
また、前記２ステップの後、前記ポリマー層パターンの両側壁に絶縁膜スペーサを形成する第１５ステップをさらに行い、前記第５ステップで、前記ポリマー層パターンの両側壁の前記絶縁膜スペーサを露出させ、前記半導体基板の上面を露出させて開口部を形成することとする。
また、前記第５ステップでは、前記ポリマー層パターンは、Ｏ２とＡｒとの混合ガス又はＯ２とＮ２との混合ガスを用いたプラズマ方式で除去するか、又は、ウェットエッチングで除去することとする。
また、前記電導膜は、前記ゲート酸化膜上に形成されたＴｉ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＮ、ＷＮ又はＴｉＳｉ２からなるバリア金属膜と、前記バリア金属膜上に形成されたＷ又はＣｕからなる金属膜とから構成されることとする。
また、前記第８ステップでは、シリカ又はアルミナの少なくともいずれか一つを含み、０．５〜１０ｗｔ％の濃度の過酸化水素が添加されたスラリーを用いて化学的機械研磨を実施することとする。
また、前記第１１ステップでは、ＳｉＯ２、ＣｅＯ２、Ａｌ２Ｏ３又はＺｒＯ２系列の研磨剤が含まれたスラリーの水素イオン濃度（ｐＨ）を３〜１２に保持して、化学的機械研磨を実施することとする。
【００１３】
【発明の実施の形態】
以下、添付する図１〜図７を参照しながら、本発明に係る半導体素子のゲート電極形成方法の実施形態を説明する。
【００１４】
まず、図１に示すように、半導体基板２０上に、パッド酸化膜２１とポリマー層２２とを積層する。
【００１５】
前記パッド酸化膜２１は、低圧化学気相蒸着法（low pressure chemical vapor deposition；以下「ＬＰＣＶＤ」という）又はプラズマ化学気相蒸着法（plasma enhanced chemical vapor deposition；以下「ＰＥＣＶＤ」という）により、４００〜１３００℃で、４〜１０ｎｍの厚さに形成する。そして、前記ポリマー層２２は、シルク(SiLK)、フレア(FLARE)又はＢＣＢ系の材料で形成する。
【００１６】
前記ポリマー層２２の形成後には、９０〜３５０℃で、１分以上ベーキング工程を実施する。ベーキング工程は、９０〜１５０℃の温度で実施される１次ベーキングと、２００〜２５０℃の温度で実施される２次ベーキングと、３００〜３５０℃の温度で実施される３次ベーキングとからなる。
また、ベーキング後には、３００〜５００℃で、３０分〜１時間の間、Ｎ2を含むガス雰囲気で硬化工程を実施する。前記硬化工程は、４００〜５００℃の温度で実施する１次硬化と、３５０〜４５０℃の温度で実施する２次硬化と、３００〜４００℃の温度で実施する３次硬化とからなる。硬化工程における酸素の濃度は、数百ｐｐｍ以下となるようにする。
尚、前記ポリマー層２２上に、ＳｉＮ、ＳｉＯ2、ＳｉＯＮ等でハードマスク層を形成してもよい。この場合には、ハードマスク層は、ＰＥＣＶＤ法により、２００〜５５０℃の温度で１０〜１００ｎｍの厚さに形成する。
【００１７】
次いで、図２に示すように、ポリマー層２２とパッド酸化膜２１とを選択的にエッチングして、ダミーパターンとしての役割をするポリマー層２２のパターンを形成し、前記半導体基板２０内に不純物をイオン注入して、ソース領域及びドレイン領域（図示せず）を形成する。その後、ソース領域及びドレイン領域が形成された半導体基板２０の上面全体に、窒化膜又は酸化膜などの絶縁膜を蒸着し、全面にエッチングを実施して、ポリマー層２２のパターンの両側壁に絶縁膜スペーサ２３を形成する。さらに、不純物イオン注入を実施して、高濃度のソース領域及びドレイン領域（図示せず）を形成した後、高濃度のソース領域及びドレイン領域が形成された半導体基板２０の上面全体に、平坦化のための絶縁酸化膜２４を蒸着し、熱処理を実施する。
【００１８】
前記絶縁膜スペーサ２３の形成のための窒化膜又は酸化膜は、ＬＰＣＶＤ法又はＰＥＣＶＤ法を利用して、３００〜１３００℃で１０〜１００ｎｍの厚さにそれぞれ形成する。
また、前記絶縁酸化膜２４は、ＢＰＳＧ（borophosphor silicate glass）、ＰＳＧ（phosphor silicate glass）、ＦＳＧ（fluorinated silicate glass）、ＰＥＣＶＤ法により形成されたＴＥＯＳ（tetraethyl orthosilicate）又はＳｉＨ4、高密度プラズマを利用して形成したＰＳＧ又はＵＳＧ（undoped silicate glass）、ＡＰＬ（advanced planarization layer）のうちのいずれか一つを、３００〜１０００ｎｍの厚さに蒸着して形成する。前記絶縁酸化膜２４の形成後には、膜の種類に応じて、３００〜１０００℃の温度で熱処理を実施する。
【００１９】
次に、図３に示すように、酸化膜研磨用スラリーを用いて、ポリマー層２２のパターンを研磨ストッパ層にして、絶縁酸化膜２４を化学的機械研磨する。
【００２０】
前記化学的機械研磨工程における酸化膜研磨用スラリーには、１０〜５００ｎｍの大きさのＳｉＯ2、ＣｅＯ2、Ａｌ2Ｏ3又はＺｒＯ2系列の研磨剤が含まれたスラリーを利用する。また、前記スラリーの水素イオン濃度（ｐＨ）は３〜１２に保持し、該スラリー内の有機物濃度は、全体の重さに対して０．０１〜５ｗｔ％となるようにする。該スラリーは、ポリマー層２２に対する研磨選択比よりも絶縁酸化膜２４に対する研磨選択比が大きいために、化学的機械研磨の均一度を向上させることができる。
【００２１】
次いで、図４に示すように、ポリマー層２２のパターン及びパッド酸化膜２１を除去して、絶縁膜スペーサ２３の側面及び前記半導体基板２０の上面を露出させて、開口部２００を形成する。前記ポリマー層２２は、Ｏ2とＡｒとの混合ガス又はＯ2とＮ2との混合ガスを用いたプラズマ方式で除去するか、又は、ウェットエッチングで除去する。
【００２２】
前述したように、前記絶縁酸化膜２４の化学的機械研磨が均一に行われるために、半導体基板２０の領域毎に、均一な深さの開口部２００を形成することができる。
【００２３】
次に、図５に示すように、前記開口部２００内に、熱酸化膜、高温酸化膜、Ａｌ2Ｏ3又はＴａ2Ｏ5で、４〜１０ｎｍの厚さのゲート絶縁膜２５を形成する。さらに、スパッタリングなどの物理気相蒸着法、化学気相蒸着法又は電気メッキ法により、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＮ、ＷＮ又はＴｉＳｉ2を、５〜８０ｎｍの厚さに蒸着して、バリア金属膜２６を形成する。その後、バリア金属膜２６上に、ゲート電極をなす金属膜２７を形成して、開口部２００を埋める。
【００２４】
前記金属膜２７は、Ｗ、Ｃｕなどをスパッタリングなどの物理気相蒸着法又は化学気相蒸着法により、常温〜１０００℃で、２００〜５００ｎｍの厚さに蒸着して形成する。
また、前記バリア金属膜２６の形成後、膜の種類に応じて選択的に、Ｎ2雰囲気で、４００〜８００℃の温度で熱処理を実施してもよい。
尚、前記バリア金属膜２６及び金属膜２７が電導膜に相当する。
【００２５】
次いで、図６に示すように、絶縁酸化膜２４を研磨ストッパ層膜にして、金属膜２７を化学的機械研磨し、開口部２００のみに金属膜２７が残るようにする。この場合、研磨剤として、シリカ又はアルミナのうちの少なくともいずれか一つを含み、０．５〜１０ｗｔ％の濃度の過酸化水素が添加されたスラリーを利用する。
【００２６】
次に、開口部２００内の金属膜２７の一部をエッチングで除去し、残留する金属膜２７を含む半導体基板２０の上面全体にマスク窒化膜２８を蒸着し、絶縁酸化膜２４が露出されるまでマスク窒化膜２８を化学的機械研磨して、図７に示すように、ゲート電極を形成する。
【００２７】
前記マスク窒化膜２８は、ＬＰＣＶＤ法又はＰＥＣＶＤ方法により、４００〜１３００℃の温度で、２０〜２００ｎｍの厚さに蒸着する。マスク窒化膜２８の研磨時には、ＳｉＯ2、ＣｅＯ2、Ａｌ2Ｏ3又はＺｒＯ2系列の研磨剤が含まれたスラリーを使用する。また、該スラリーの水素イオン濃度（ｐＨ）は、３〜１２に保持する。
【００２８】
前述した本発明によって、半導体基板２０の各領域に、均一な高さのゲート電極を形成することができる。
【００２９】
尚、本発明の技術的思想は、上記好ましい実施形態によって具体的に記述したが、上記実施形態はその説明のためのものであって、その制限のためのものではない。また、本発明の技術分野における通常の専門家であるならば、本発明の技術的思想の範囲内で種々の実施形態が実施可能である。
【００３０】
【発明の効果】
上述した本発明によれば、絶縁酸化膜とポリマー層パターンとの研磨選択比の差によって、一般的な酸化膜研磨用スラリーを用いた化学的機械研磨工程でも、均一な高さのゲート電極を形成することができるので、半導体素子の電気的特性を安定化させることができる。
【図面の簡単な説明】
【図１】 本発明の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図２】 同じく本発明の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図３】 同じく本発明の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図４】 同じく本発明の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図５】 同じく本発明の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図６】 同じく本発明の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図７】 同じく本発明の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図８】 従来の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図９】 同じく従来の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図１０】 同じく従来の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図１１】 同じく従来の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図１２】 同じく従来の半導体素子のゲート電極形成方法における工程を示す断面図である。
【符号の説明】
２０ 半導体基板
２１ パッド酸化膜
２２ ポリマー層
２３ 絶縁膜スペーサ
２４ 絶縁酸化膜
２５ ゲート絶縁膜
２６ バリア金属膜
２７ 金属膜
２８ マスク窒化膜
２００ 開口部
【発明が属する技術分野】
本発明は、ポリマーと酸化膜との研磨選択比の差を用いて、均一な高さのゲート電極を形成し得る半導体素子のゲート電極形成方法に関する。
【０００２】
【従来の技術】
一般的なダマシン工程を用いた従来の半導体素子のゲート電極形成方法を、添付した図８〜図１２を参照しながら説明する。
【０００３】
まず、図８に示すように、半導体基板１０上にパッド酸化膜１１とポリシリコン膜１２とを蒸着した後、ポリシリコン膜１２とパッド酸化膜１１とを選択的にエッチングして、ダミーパターンとしての役割をするポリシリコン膜１２のパターンを形成し、窒化膜又は酸化膜などの絶縁膜を蒸着し、全面エッチングを実施して、ポリシリコン膜１２のパターンの両側壁に絶縁膜スペーサ１３を形成し、該絶縁膜スペーサ１３が形成された半導体基板１０の上面全体に、平坦化対象である絶縁酸化膜１４を蒸着して熱処理をする。
【０００４】
次いで、酸化膜研磨用スラリーを用いて、ポリシリコン膜１２のパターンが露出されるまで絶縁酸化膜１４を化学的機械研磨する。このとき、ポリシリコン膜１２と絶縁酸化膜１４とに対する研磨選択比が極めて小さい一般的な酸化膜研磨用スラリーを用いて、絶縁酸化膜１４を化学的機械研磨する。これにより、図９に示すように、ポリシリコン膜１２のパターンが露出されたときに、半導体基板１０の領域に応じて、化学的機械研磨が不均一となり、ポリシリコン膜１２のパターンの厚さが位置に応じて変わることとなる。
【０００５】
図９に示す工程が完了した状態で、ポリシリコン膜１２及びパッド酸化膜１１を除去すれば、図１０に示すように、絶縁膜スペーサ１３が露出され、半導体基板１０の領域毎に深さが異なる開口部１００が形成される。
【０００６】
次いで、図１１に示すように、前記開口部１００内に、ゲート酸化膜１５、バリア金属膜１６及びタングステン膜１７を埋め込み、絶縁酸化膜１４が露出されるまで化学的機械研磨工程を行う。このとき、半導体基板１０の領域に応じて、化学的機械研磨が不均一となり、開口部１００内に埋め込まれるタングステン膜１７の厚さが一定しない。
【０００７】
次いで、図１２に示すように、開口部１００内のタングステン膜１７の一部をエッチングで除去し、残留するタングステン膜１７上にマスク窒化膜１８を蒸着し、絶縁酸化膜１４が露出されるまでマスク窒化膜１８を研磨して、ゲート電極を形成する。
【０００８】
図１２に示すように、ゲート電極をなすタングステン膜１７の高さが、半導体基板１０の領域に応じて異なるように形成されるのは、前述したように、開口部１００内にポリシリコン膜１２が埋め込まれた状態で、一般的な酸化膜研磨用スラリーを用いて絶縁酸化膜１４を化学的機械研磨する工程で、半導体基板１０の領域に応じてポリシリコン膜１２が不均一に研磨され、それによって、ポリシリコン膜１２が除去されて形成された開口部１００を埋め込むタングステン膜１７も、半導体基板１０の領域に応じて不均一な厚さとなり、さらに、均一な厚さにエッチングされるためである。
【０００９】
【発明が解決しようとする課題】
以上に説明した従来のダマシン工程による半導体素子のゲート電極形成方法では、半導体基板１０の領域に応じてゲート電極の高さが異なって形成されるために、該ゲート電極を有する半導体素子の電気的特性が不安定になる短所がある。
【００１０】
このような問題点を解決するために、絶縁膜スペーサ１３及び絶縁酸化膜１４の厚さを増加させる方法がある。しかし、この場合には、研磨対象であるタングステン膜１７の厚さを増加させなければならない問題がある。
【００１１】
そこで、本発明は、かかる問題に鑑みてなされたものであって、ダマシン工程を用いた半導体素子のゲート電極形成方法において、均一な高さのゲート電極を形成し得る半導体素子のゲート電極形成方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明は、半導体基板上にポリマー層を形成する第１ステップと、前記ポリマー層を選択的にエッチングして、ポリマー層パターンを形成する第２ステップと、前記ポリマー層パターンが形成された半導体基板の上面全体に、平坦化のための絶縁酸化膜を形成する第３ステップと、前記ポリマー層パターンを研磨ストッパ層にして、前記ポリマー層に対する前記絶縁酸化膜の研磨選択比が大きい、ＳｉＯ ２ 、ＣｅＯ ２ 、Ａｌ ２ Ｏ ３ 又はＺｒＯ ２ 系列の研磨剤が含まれたスラリーを利用し、前記絶縁酸化膜を化学的機械研磨する第４ステップと、前記ポリマー層パターンを除去して前記半導体基板の上面を露出させて、開口部を形成する第５ステップと、前記開口部の底面の前記半導体基板上に、ゲート絶縁膜を形成する第６ステップと、前記ゲート絶縁膜が形成された半導体基板の上面全体に電導膜を蒸着して、前記開口部を埋める第７ステップと、前記絶縁酸化膜を研磨ストッパ層にして、前記電導膜を化学的機械研磨し、前記開口部内のみに前記電導膜を残留させる第８ステップと、前記開口部内の前記電導膜の一部をエッチングして除去する第９ステップと、前記電導膜の一部が除去された半導体基板の上面全体にマスク窒化膜を蒸着して、前記電導膜上部の開口部内を埋める第１０ステップと、前記絶縁酸化膜が露出されるまで、前記マスク窒化膜を化学的機械研磨する第１１ステップと、を順次行うこととする。
また、前記第４ステップでは、１０〜５００ｎｍの大きさの前記研磨剤が含まれた前記スラリーを利用し、前記スラリーの水素イオン濃度（ｐＨ）は３〜１２に保持し、前記スラリー内の有機物濃度は、０．０１〜５ｗｔ％にすることとする。
また、前記第１ステップの後、ベーキング工程を実施する第１２ステップと、硬化工程を実施する第１３ステップと、をさらに含むこととする。
また、前記第１２ステップは、９０〜１５０℃の温度で実施する１次ベーキングと、２００〜２５０℃の温度で実施する２次ベーキングと、３００〜３５０℃の温度で実施する３次ベーキングと、を含むこととする。
また、前記第１３ステップは、Ｎ２を含むガス雰囲気で実施し、４００〜５００℃の温度で実施する１次硬化と、３５０〜４５０℃の温度で実施する２次硬化と、３００〜４００℃の温度で実施する３次硬化と、を含むこととする。
また、前記第１ステップの後、前記ポリマー層上に、ＳｉＮ、ＳｉＯ２又はＳｉＯＮからなるハードマスク層を形成する第１４ステップをさらに行うこととする。
また、前記２ステップの後、前記ポリマー層パターンの両側壁に絶縁膜スペーサを形成する第１５ステップをさらに行い、前記第５ステップで、前記ポリマー層パターンの両側壁の前記絶縁膜スペーサを露出させ、前記半導体基板の上面を露出させて開口部を形成することとする。
また、前記第５ステップでは、前記ポリマー層パターンは、Ｏ２とＡｒとの混合ガス又はＯ２とＮ２との混合ガスを用いたプラズマ方式で除去するか、又は、ウェットエッチングで除去することとする。
また、前記電導膜は、前記ゲート酸化膜上に形成されたＴｉ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＮ、ＷＮ又はＴｉＳｉ２からなるバリア金属膜と、前記バリア金属膜上に形成されたＷ又はＣｕからなる金属膜とから構成されることとする。
また、前記第８ステップでは、シリカ又はアルミナの少なくともいずれか一つを含み、０．５〜１０ｗｔ％の濃度の過酸化水素が添加されたスラリーを用いて化学的機械研磨を実施することとする。
また、前記第１１ステップでは、ＳｉＯ２、ＣｅＯ２、Ａｌ２Ｏ３又はＺｒＯ２系列の研磨剤が含まれたスラリーの水素イオン濃度（ｐＨ）を３〜１２に保持して、化学的機械研磨を実施することとする。
【００１３】
【発明の実施の形態】
以下、添付する図１〜図７を参照しながら、本発明に係る半導体素子のゲート電極形成方法の実施形態を説明する。
【００１４】
まず、図１に示すように、半導体基板２０上に、パッド酸化膜２１とポリマー層２２とを積層する。
【００１５】
前記パッド酸化膜２１は、低圧化学気相蒸着法（low pressure chemical vapor deposition；以下「ＬＰＣＶＤ」という）又はプラズマ化学気相蒸着法（plasma enhanced chemical vapor deposition；以下「ＰＥＣＶＤ」という）により、４００〜１３００℃で、４〜１０ｎｍの厚さに形成する。そして、前記ポリマー層２２は、シルク(SiLK)、フレア(FLARE)又はＢＣＢ系の材料で形成する。
【００１６】
前記ポリマー層２２の形成後には、９０〜３５０℃で、１分以上ベーキング工程を実施する。ベーキング工程は、９０〜１５０℃の温度で実施される１次ベーキングと、２００〜２５０℃の温度で実施される２次ベーキングと、３００〜３５０℃の温度で実施される３次ベーキングとからなる。
また、ベーキング後には、３００〜５００℃で、３０分〜１時間の間、Ｎ2を含むガス雰囲気で硬化工程を実施する。前記硬化工程は、４００〜５００℃の温度で実施する１次硬化と、３５０〜４５０℃の温度で実施する２次硬化と、３００〜４００℃の温度で実施する３次硬化とからなる。硬化工程における酸素の濃度は、数百ｐｐｍ以下となるようにする。
尚、前記ポリマー層２２上に、ＳｉＮ、ＳｉＯ2、ＳｉＯＮ等でハードマスク層を形成してもよい。この場合には、ハードマスク層は、ＰＥＣＶＤ法により、２００〜５５０℃の温度で１０〜１００ｎｍの厚さに形成する。
【００１７】
次いで、図２に示すように、ポリマー層２２とパッド酸化膜２１とを選択的にエッチングして、ダミーパターンとしての役割をするポリマー層２２のパターンを形成し、前記半導体基板２０内に不純物をイオン注入して、ソース領域及びドレイン領域（図示せず）を形成する。その後、ソース領域及びドレイン領域が形成された半導体基板２０の上面全体に、窒化膜又は酸化膜などの絶縁膜を蒸着し、全面にエッチングを実施して、ポリマー層２２のパターンの両側壁に絶縁膜スペーサ２３を形成する。さらに、不純物イオン注入を実施して、高濃度のソース領域及びドレイン領域（図示せず）を形成した後、高濃度のソース領域及びドレイン領域が形成された半導体基板２０の上面全体に、平坦化のための絶縁酸化膜２４を蒸着し、熱処理を実施する。
【００１８】
前記絶縁膜スペーサ２３の形成のための窒化膜又は酸化膜は、ＬＰＣＶＤ法又はＰＥＣＶＤ法を利用して、３００〜１３００℃で１０〜１００ｎｍの厚さにそれぞれ形成する。
また、前記絶縁酸化膜２４は、ＢＰＳＧ（borophosphor silicate glass）、ＰＳＧ（phosphor silicate glass）、ＦＳＧ（fluorinated silicate glass）、ＰＥＣＶＤ法により形成されたＴＥＯＳ（tetraethyl orthosilicate）又はＳｉＨ4、高密度プラズマを利用して形成したＰＳＧ又はＵＳＧ（undoped silicate glass）、ＡＰＬ（advanced planarization layer）のうちのいずれか一つを、３００〜１０００ｎｍの厚さに蒸着して形成する。前記絶縁酸化膜２４の形成後には、膜の種類に応じて、３００〜１０００℃の温度で熱処理を実施する。
【００１９】
次に、図３に示すように、酸化膜研磨用スラリーを用いて、ポリマー層２２のパターンを研磨ストッパ層にして、絶縁酸化膜２４を化学的機械研磨する。
【００２０】
前記化学的機械研磨工程における酸化膜研磨用スラリーには、１０〜５００ｎｍの大きさのＳｉＯ2、ＣｅＯ2、Ａｌ2Ｏ3又はＺｒＯ2系列の研磨剤が含まれたスラリーを利用する。また、前記スラリーの水素イオン濃度（ｐＨ）は３〜１２に保持し、該スラリー内の有機物濃度は、全体の重さに対して０．０１〜５ｗｔ％となるようにする。該スラリーは、ポリマー層２２に対する研磨選択比よりも絶縁酸化膜２４に対する研磨選択比が大きいために、化学的機械研磨の均一度を向上させることができる。
【００２１】
次いで、図４に示すように、ポリマー層２２のパターン及びパッド酸化膜２１を除去して、絶縁膜スペーサ２３の側面及び前記半導体基板２０の上面を露出させて、開口部２００を形成する。前記ポリマー層２２は、Ｏ2とＡｒとの混合ガス又はＯ2とＮ2との混合ガスを用いたプラズマ方式で除去するか、又は、ウェットエッチングで除去する。
【００２２】
前述したように、前記絶縁酸化膜２４の化学的機械研磨が均一に行われるために、半導体基板２０の領域毎に、均一な深さの開口部２００を形成することができる。
【００２３】
次に、図５に示すように、前記開口部２００内に、熱酸化膜、高温酸化膜、Ａｌ2Ｏ3又はＴａ2Ｏ5で、４〜１０ｎｍの厚さのゲート絶縁膜２５を形成する。さらに、スパッタリングなどの物理気相蒸着法、化学気相蒸着法又は電気メッキ法により、Ｔｉ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＮ、ＷＮ又はＴｉＳｉ2を、５〜８０ｎｍの厚さに蒸着して、バリア金属膜２６を形成する。その後、バリア金属膜２６上に、ゲート電極をなす金属膜２７を形成して、開口部２００を埋める。
【００２４】
前記金属膜２７は、Ｗ、Ｃｕなどをスパッタリングなどの物理気相蒸着法又は化学気相蒸着法により、常温〜１０００℃で、２００〜５００ｎｍの厚さに蒸着して形成する。
また、前記バリア金属膜２６の形成後、膜の種類に応じて選択的に、Ｎ2雰囲気で、４００〜８００℃の温度で熱処理を実施してもよい。
尚、前記バリア金属膜２６及び金属膜２７が電導膜に相当する。
【００２５】
次いで、図６に示すように、絶縁酸化膜２４を研磨ストッパ層膜にして、金属膜２７を化学的機械研磨し、開口部２００のみに金属膜２７が残るようにする。この場合、研磨剤として、シリカ又はアルミナのうちの少なくともいずれか一つを含み、０．５〜１０ｗｔ％の濃度の過酸化水素が添加されたスラリーを利用する。
【００２６】
次に、開口部２００内の金属膜２７の一部をエッチングで除去し、残留する金属膜２７を含む半導体基板２０の上面全体にマスク窒化膜２８を蒸着し、絶縁酸化膜２４が露出されるまでマスク窒化膜２８を化学的機械研磨して、図７に示すように、ゲート電極を形成する。
【００２７】
前記マスク窒化膜２８は、ＬＰＣＶＤ法又はＰＥＣＶＤ方法により、４００〜１３００℃の温度で、２０〜２００ｎｍの厚さに蒸着する。マスク窒化膜２８の研磨時には、ＳｉＯ2、ＣｅＯ2、Ａｌ2Ｏ3又はＺｒＯ2系列の研磨剤が含まれたスラリーを使用する。また、該スラリーの水素イオン濃度（ｐＨ）は、３〜１２に保持する。
【００２８】
前述した本発明によって、半導体基板２０の各領域に、均一な高さのゲート電極を形成することができる。
【００２９】
尚、本発明の技術的思想は、上記好ましい実施形態によって具体的に記述したが、上記実施形態はその説明のためのものであって、その制限のためのものではない。また、本発明の技術分野における通常の専門家であるならば、本発明の技術的思想の範囲内で種々の実施形態が実施可能である。
【００３０】
【発明の効果】
上述した本発明によれば、絶縁酸化膜とポリマー層パターンとの研磨選択比の差によって、一般的な酸化膜研磨用スラリーを用いた化学的機械研磨工程でも、均一な高さのゲート電極を形成することができるので、半導体素子の電気的特性を安定化させることができる。
【図面の簡単な説明】
【図１】 本発明の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図２】 同じく本発明の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図３】 同じく本発明の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図４】 同じく本発明の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図５】 同じく本発明の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図６】 同じく本発明の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図７】 同じく本発明の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図８】 従来の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図９】 同じく従来の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図１０】 同じく従来の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図１１】 同じく従来の半導体素子のゲート電極形成方法における工程を示す断面図である。
【図１２】 同じく従来の半導体素子のゲート電極形成方法における工程を示す断面図である。
【符号の説明】
２０ 半導体基板
２１ パッド酸化膜
２２ ポリマー層
２３ 絶縁膜スペーサ
２４ 絶縁酸化膜
２５ ゲート絶縁膜
２６ バリア金属膜
２７ 金属膜
２８ マスク窒化膜
２００ 開口部
Claims (10)
- 半導体基板上にポリマー層を形成する第１ステップと、
前記ポリマー層上に、ＳｉＮ、ＳｉＯ ２ 又はＳｉＯＮからなるハードマスク層を形成する第１’ステップと、
前記ポリマー層を選択的にエッチングして、ポリマー層パターンを形成する第２ステップと、
前記ポリマー層パターンが形成された半導体基板の上面全体に、平坦化のための絶縁酸化膜を形成する第３ステップと、
前記ポリマー層パターンを研磨ストッパ層にして、前記ポリマー層に対する前記絶縁酸化膜の研磨選択比が大きい、ＳｉＯ２、ＣｅＯ２、Ａｌ２Ｏ３又はＺｒＯ２系列の研磨剤が含まれたスラリーを利用し、前記絶縁酸化膜を化学的機械研磨する第４ステップと、
前記ポリマー層パターンを除去して前記半導体基板の上面を露出させて、開口部を形成する第５ステップと、
前記開口部の底面の前記半導体基板上に、ゲート絶縁膜を形成する第６ステップと、
前記ゲート絶縁膜が形成された半導体基板の上面全体に電導膜を蒸着して、前記開口部を埋める第７ステップと、
前記絶縁酸化膜を研磨ストッパ層にして、前記電導膜を化学的機械研磨し、前記開口部内のみに前記電導膜を残留させる第８ステップと、
前記開口部内の前記電導膜の一部をエッチングして除去する第９ステップと、
前記電導膜の一部が除去された半導体基板の上面全体にマスク窒化膜を蒸着して、前記電導膜上部の開口部内を埋める第１０ステップと、
前記絶縁酸化膜が露出されるまで、前記マスク窒化膜を化学的機械研磨する第１１ステップと、
を順次行うことを特徴とする半導体素子のゲート電極形成方法。 - 前記第４ステップでは、１０〜５００ｎｍの大きさの前記研磨剤が含まれた前記スラリーを利用し、前記スラリーの水素イオン濃度（ｐＨ）は３〜１２に保持し、前記スラリー内の有機物濃度は、０．０１〜５ｗｔ％にすることを特徴とする請求項１に記載の半導体素子のゲート電極形成方法。
- 前記第１ステップの後、
ベーキング工程を実施する第１２ステップと、
硬化工程を実施する第１３ステップと、
をさらに含むことを特徴とする請求項１又は２に記載の半導体素子のゲート電極形成方法。 - 前記第１２ステップは、
９０〜１５０℃の温度で実施する１次ベーキングと、
２００〜２５０℃の温度で実施する２次ベーキングと、
３００〜３５０℃の温度で実施する３次ベーキングと、
を含むことを特徴とする請求項３に記載の半導体素子のゲート電極形成方法。 - 前記第１３ステップは、
Ｎ２を含むガス雰囲気で実施し、
４００〜５００℃の温度で実施する１次硬化と、
３５０〜４５０℃の温度で実施する２次硬化と、
３００〜４００℃の温度で実施する３次硬化と、
を含むことを特徴とする請求項３又は４に記載の半導体素子のゲート電極形成方法。 - 前記第２ステップの後、
前記ポリマー層パターンの両側壁に絶縁膜スペーサを形成する第１５ステップをさらに行い、
前記第５ステップで、
前記ポリマー層パターンの両側壁の前記絶縁膜スペーサを露出させ、前記半導体基板の上面を露出させて開口部を形成することを特徴とする請求項１〜５のいずれか１つに記載の半導体素子のゲート電極形成方法。 - 前記第５ステップでは、前記ポリマー層パターンは、Ｏ２とＡｒとの混合ガス又はＯ２とＮ２との混合ガスを用いたプラズマ方式で除去するか、又は、ウェットエッチングで除去することを特徴とする請求項１〜６のいずれか１つに記載の半導体素子のゲート電極形成方法。
- 前記電導膜は、前記ゲート酸化膜上に形成されたＴｉ、ＴｉＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＮ、ＷＮ又はＴｉＳｉ２からなるバリア金属膜と、前記バリア金属膜上に形成されたＷ又はＣｕからなる金属膜とから構成されることを特徴とする請求項１〜７のいずれか１つに記載の半導体素子のゲート電極形成方法。
- 前記第８ステップでは、シリカ又はアルミナの少なくともいずれか一つを含み、０．５〜１０ｗｔ％の濃度の過酸化水素が添加されたスラリーを用いて化学的機械研磨を実施することを特徴とする請求項１〜８のいずれか１つに記載の半導体素子のゲート電極形成方法。
- 前記第１１ステップでは、ＳｉＯ２、ＣｅＯ２、Ａｌ２Ｏ３又はＺｒＯ２系列の研磨剤が含まれたスラリーの水素イオン濃度（ｐＨ）を３〜１２に保持して、化学的機械研磨を実施することを特徴とする請求項１〜９のいずれか１つに記載の半導体素子のゲート電極形成方法。
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