KR20010065192A - 반도체 소자의 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 다마신(damascene) 기법을 이용하여 트랜지스터의 게이트 전극을 형성할 때, 층간 절연막의 연마가 불균일하게 이루어지는 문제점을 해결하기 위하여, 트랜지스터의 게이트 구조 형성시 폴리실리콘층 상에 알루미늄 옥사이드(Al2O3)를 증착하고, 이를 후속 층간 절연막 연마시의 연마 정지층으로 사용하므로써, 공정 마진을 충분히 확보하고 소자의 전기적 특성을 개선할 수 있도록 한 반도체 소자의 트랜지스터 제조방법이 개시된다.
Description
본 발명은 반도체 소자의 트랜지스터 제조방법에 관한 것으로, 특히다마신(damascene) 기법을 이용한 트랜지스터 제조 공정에서 층간 절연막의 연마 공정을 개선하여 소자의 전기적 특성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조방법에 관한 것이다.
일반적으로, 반도체 소자에서 현재 양산중인 디램(DRAM) 소자 및 논리(Logic) 소자의 게이트 유전체막은 열 공정이나 급속 열 공정(rapid thermal process)으로 Si02를 성장시켜 사용하고 있다. 최근 디자인 룰(Design rule)이 축소(scale down)됨에 따라 Si02게이트 유전체막의 두께는 터널링(tunneling) 한계가 되는 25 내지 30Å이하로 줄어드는 추세에 있으며, 0.10㎛ 기술(technology)의 게이트 유전체로 30 내지 40Å의 두께가 예상된다. 그러나, 게이트 유전체막의 터널링에 의한 오프-전류(off-current)의 증가로 말미암아 소자의 정전기 전력 소비량(static power consumption) 증가 및 동작 성능(performance)에 악영향이 우려되며, 특히 메모리 소자의 경우 누설 전류(leakage current)의 감소방안이 중요한 사안(issue)이 되고 있다.
한편, 저저항의 게이트 전극을 형성하기 위하여 금속 게이트의 도입 또한 중요한 기술로 최근에 연구되고 있으나, 금속 게이트 형성시의 식각 프로파일(profile) 및 손상(damage)으로 인한 누설 전류 증가, 게이트 측벽 산화의 조절 불균일 등에 의해 양산에 양산 적용에 어려움이 있다.
최근 이러한 문제점을 극복하기 위한 방안으로 다마신 기법을 이용한 게이트 구조가 제시되고 있다. 그러나 다마신 기법을 이용한 게이트 형성을 위해 폴리실리콘을 이용한 게이트 전극 형성, LDD 산화 공정, 스페이서 형성, 소오스/드레인 이온주입 및 활성화 공정을 통하여 게이트 구조를 형성하고, 층간 절연막을 형성한 후 CMP 공정을 이용하여 폴리실리콘까지 Just-CMP 공정을 실시하여야 하는 어려움이 있다. 즉, 층간 절연막 CMP 공정의 경우, CMP되는 층간 절연막의 균일도가 500Å 이상이 되며, 기존 공정의 구조를 이용할 경우 게이트 간의 밀도가 50% 정도 되는 셀 지역의 경우, 전체가 디싱(Dishing)되는 문제점이 있으며, 폴리실리콘 상부에서 식각 정지가 일정하게 일어나지 않게 된다. 이에 따라, 소자 제조시의 공정 마진이 부족하고 소자의 전기적 특성이 저하하게 되는 문제점이 있다.
따라서, 본 발명은 다마신 기법을 이용한 트랜지스터의 게이트 구조 형성시 폴리실리콘층 상에 알루미늄 옥사이드(Al2O3)를 증착하고, 이를 후속 층간 절연막 연마시의 연마 정지층으로 사용하므로써, 공정 마진을 충분히 확보하고 소자의 전기적 특성을 개선할 수 있는 반도체 소자의 트래지스터 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 트랜지스터 제조방법은 소자 분리막이 형성된 반도체 기판 상에 게이트 산화막 및 폴리실리콘층을 순차적으로 형성하는 단계; 상기 폴리실리콘층 상에 알루미늄 옥사이드막을 형성하는 단계; 게이트 마스크를 이용한 사진 및 식각 공정으로 상기 알루미늄 옥사이드막, 폴리실리콘층 및 게이트 산화막을 식각하여, 더미 게이트 패턴을 형성하는 단계; 전체구조 상에 절연물질을 증착한 후 스페이서 식각하여, 상기 더미 게이트 패턴 양측부에 스페이서 절연막을 형성한 다음, 소오스/드레인 이온 주입 공정을 실시하고 열처리하여 접합 영역을 형성하는 단계; 전체구조 상에 층간 절연막을 형성하는 단계; 상기 알루미늄 옥사이드막을 연마 정지층으로 하여 상기 층간 절연막을 연마하는 단계; 상기 더미 게이트 패턴을 제거하는 단계; 및 전체구조 상에 게이트 유전체막 및 도전물질층을 순차적으로 형성한 후 층간 절연막이 노출되는 시점까지 연마공정을 실시하여 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 1d는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 반도체 기판 12 : 소자 분리막
13 : 게이트 산화막 14 : 폴리실리콘층
15 : 알루미늄 옥사이드막 16 : 스페이서 절연막
17 : 층간 절연막 18 : 게이트 유전체막
19 : 게이트 전극 20 : 접합영역
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 1a 내지 1d는 본 발명에 따른 반도체 소자의 트랜지스터 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 1a를 참조하여, 소자 분리막(12)이 형성된 반도체 기판(11) 상에 게이트 산화막(13) 및 폴리실리콘층(14)을 순차적으로 형성하고, 폴리실리콘층(14) 상에 알루미늄 옥사이드(Al2O3)막(15)을 형성한다. 여기에서, 알루미늄 옥사이드막(15)은 후속 연마 공정시 연마 정지막의 역할을 한다. 이후, 게이트 마스크를 이용한 사진및 식각 공정으로 알루미늄 옥사이드막(15), 폴리실리콘층(14) 및 게이트 산화막(13)을 식각하여, 더미(dummy) 게이트 패턴을 형성한다. 이후, LDD 이온 주입 공정을 실시하여 LDD 영역을 형성하고, 전체구조 상에 절연물질을 증착한 후 스페이서 식각하여, 더미 게이트 패턴 양측부에 스페이서 절연막(16)을 형성한다. 다음에, 소오스/드레인 이온 주입 공정을 실시하고 열처리하여 LDD 구조의 접합 영역(20)을 형성한다. 그리고, 전체구조 상에 층간 절연막(17)을 형성한다.
여기에서, 소자 분리막(12)은 로코스(LOCOS) 구조 또는 STI(Shallow Trench Isolation) 구조로 형성한다. 그리고, 소자 분리막(12)을 형성한 후 게이트 산화막(13)을 형성하기 전에 트렌치 캐패시터 구조를 형성할 수 있는데, 이때 캐패시터의 유전 물질로는 산화막/질화막, 탄탈륨 옥사이드(Ta2O5), 알루미늄 옥사이드(Al2O3), BST, SBT 중 어느 하나를 이용한다.
게이트 산화막(13)은 50 내지 100Å의 두께로 형성하고, 폴리실리콘층(14)은 400 내지 2000Å의 두께로 형성하며, 알루미늄 옥사이드막(15)은 100 내지 1000Å의 두께로 형성한다. 또한, 더미 게이트 패턴을 형성하기 위한 식각 공정은 CF4, CHF3, SF6등의 불소(F) 계통의 물질을 이용하여 실시한다. 스페이서 절연막(16)은 실리콘 나이트라이드(Si3N4), 실리콘 옥사이드(SiO2), 실리콘 옥시나이트라이드(SiON) 중 어느 하나를 증착한 후 스페이서 식각하여 형성한다. 그리고, 층간 절연막(17)은 BPSG막, 고밀도 플라즈마 실리콘 옥사이드막(HDP SiO2),APL-CVD 옥사이드막(H2O2/SiH4배이스), 스핀 온 유전물질(Spin in sielectric) 중 어느 하나를 이용하여 형성하며, 평탄화를 위하여 층간 절연막(17) 형성 후 열처리 공정을 실시하는 것도 가능하다.
도 1b를 참조하여, CMP 공정으로 알루미늄 옥사이드막(15)이 노출되는 시점까지 층간 절연막(17)을 연마한다. 층간 절연막(17)의 연마 공정은 실리카(SiO2), 또는 세리카(CeO2) 계통의 연마재를 사용하고, PH가 8 내지 11인 약염기의 슬러리를 사용하여 실시한다. 이때 연마재를 포함한 슬러리는 층간 절연막(17)인 실리콘 옥사이드계 물질과 알루미늄 옥사이드와의 최대 선택비를 갖는 조성으로 사용한다.
층간 절연막(17) 연마공정시 실리카(silica) 계통의 연마제(abrasive)와 약염기(KOH 또는 NH4OH) 계의 슬러리(slurry)를 사용하므로써, 경도(hardness)와 선택도(selectivity) 측면에서 우위에 있는 알루미늄 옥사이드막(15) 상부에서 연마가 정지되도록 하는 것이다. 실제로, 알루미늄 옥사이드의 화학 약품에 대한 식각율은 50:1 HF에서 6Å/sec(실온 조건)이며, SC1(NH4OH:H2O2:H2O = 1:4:20, 40℃)에서 0.1Å/sec이다. 즉, CMP 공정 후 더미 게이트 패턴을 제거할 때 50:1 HF와 같은 산에서 알루미늄 옥사이드막(15)은 쉽게 제거될 수 있으며, 폴리실리콘 제거시 NH4OH를 이용하여 제거할 수 있다.
도 1c를 참조하여, 게이트 산화막(13), 폴리실리콘층(14) 및 알루미늄 옥사이드막(15)으로 이루어진 더미 게이트 패턴을 제거한다. 더미 게이트 패턴 중 알루미늄 옥사이드막(15)은 50:1 내지 100:1 HF, 실온에서 2.5Å/sec의 식각율을 갖는 100:1 BOE 및 125℃에서 1Å/sec의 식각율을 갖는 4:1 피란하(Piranha) 중 어느 하나를 이용하여 제거한다. 또한, 폴리실리콘층(14)은 NH4OH를 이용하여 제거하고, 게이트 산화막(13)은 50:1 내지 100:1 HF, 실온에서 2.5Å/sec의 식각율을 갖는 100:1 BOE 및 125℃에서 1Å/sec의 식각율을 갖는 4:1 피란하(Piranha) 중 어느 하나를 이용하여 제거한다.
도 1d를 참조하여, 전체구조 상에 게이트 유전체막(18) 및 도전물질층을 순차적으로 형성한 후 층간 절연막(17)이 노출되는 시점까지 연마공정을 실시하여 게이트 전극(19)을 형성한다. 여기에서, 게이트 유전체막(18)은 Al2O3, HFO2, Ta2O5/SiON, Ta2O5/SiO2, BST, BST/SiO2, ZrO2, 등의 고유전 물질을 증착하여 형성한다. 또한, 게이트 전극(19)은 텅스텐(W), 탄탈륨(Ta), 텅스텐/텅스텐 나이트라이드(W/WN), 탄탈륨 나이트라이드(TaN), 티타늄 나이트라이드(TiN) 등의 금속물질을 이용하여 형성하거나, 폴리실리콘, 텅스텐 폴리사이드, 티타늄 폴리사이드, 코발트 실리사이드 구조로 형성한다.
상술한 바와 같이, 본 발명에 의하면 다마신(damascene) 기법을 이용한 트랜지스터의 게이트 전극 형성시 알루미늄 옥사이드(Al2O3)막을 연마 정지막으로 사용하므로써, 공정 마진을 충분히 확보할 수 있고, 게이트 전극을 금속으로 형성할 경우 측벽 산화 및 식각 손상을 방지할 수 있어 소자의 전기적 특성을 개선할 수 있다.
Claims (14)
- 소자 분리막이 형성된 반도체 기판 상에 게이트 산화막 및 폴리실리콘층을 순차적으로 형성하는 단계;상기 폴리실리콘층 상에 알루미늄 옥사이드막을 형성하는 단계;게이트 마스크를 이용한 사진 및 식각 공정으로 상기 알루미늄 옥사이드막, 폴리실리콘층 및 게이트 산화막을 식각하여, 더미 게이트 패턴을 형성하는 단계;전체구조 상에 절연물질을 증착한 후 스페이서 식각하여, 상기 더미 게이트 패턴 양측부에 스페이서 절연막을 형성한 다음, 소오스/드레인 이온 주입 공정을 실시하고 열처리하여 접합 영역을 형성하는 단계;전체구조 상에 층간 절연막을 형성하는 단계;상기 알루미늄 옥사이드막을 연마 정지층으로 하여 상기 층간 절연막을 연마하는 단계;상기 더미 게이트 패턴을 제거하는 단계; 및전체구조 상에 게이트 유전체막 및 도전물질층을 순차적으로 형성한 후 층간 절연막이 노출되는 시점까지 연마공정을 실시하여 게이트 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트 산화막은 50 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 폴리실리콘층은 400 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 알루미늄 옥사이드막은 100 내지 1000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 더미 게이트 패턴을 형성하기 위한 식각 공정은 불소 계통의 물질을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 스페이서 절연막은 실리콘 나이트라이드, 실리콘 옥사이드, 실리콘 옥시나이트라이드 중 어느 하나를 증착한 후 스페이서 식각하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 층간 절연막은 BPSG막, 고밀도 플라즈마 실리콘 옥사이드막, APL-CVD 옥사이드막, 스핀 온 유전물질 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 층간 절연막 형성 후 열처리 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 층간 절연막의 연마 공정은 실리카, 또는 세리카 계통의 연마재를 사용하고, PH가 8 내지 11인 약염기의 슬러리를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 더미 게이트 패턴 중 알루미늄 옥사이드막은 50:1 내지 100:1 HF, 실온에서 2.5Å/sec의 식각율을 갖는 100:1 BOE 및 125℃에서 1Å/sec의 식각율을 갖는 4:1 피란하 중 어느 하나를 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 더미 게이트 패턴 중의 폴리실리콘층은 NH4OH를 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 더미 게이트 패턴 중의 게이트 산화막은 50:1 내지 100:1 HF, 실온에서 2.5Å/sec의 식각율을 갖는 100:1 BOE 및 125℃에서 1Å/sec의 식각율을 갖는 4:1 피란하 중 어느 하나를 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트 유전체막은 Al2O3, HFO2, Ta2O5/SiON, Ta2O5/SiO2, BST, BST/SiO2, ZrO2, 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트 전극은 텅스텐, 탄탈륨, 텅스텐/텅스텐 나이트라이드, 탄탈륨 나이트라이드, 티타늄 나이트라이드 등의 금속물질을 이용하여 형성하거나, 폴리실리콘, 텅스텐 폴리사이드, 티타늄 폴리사이드, 코발트 실리사이드 구조로 형성하는 것을 특징으로 하는 반도체 소자의 트랜지스터 제조방법.
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|---|---|---|---|
| KR1019990065061A KR20010065192A (ko) | 1999-12-29 | 1999-12-29 | 반도체 소자의 트랜지스터 제조방법 |
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100392165B1 (ko) * | 2000-03-31 | 2003-07-22 | 가부시끼가이샤 도시바 | 반도체 장치와 그 제조 방법 |
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| KR100729267B1 (ko) * | 2006-03-08 | 2007-06-15 | 삼성전자주식회사 | 화학 기계적 연마 방법, 상기 화학 기계적 연마 방법을이용한 강유전 커패시터 제조 방법 및 상기 화학 기계적연마 방법을 이용한 강유전 메모리 장치 제조 방법 |
| US7545000B2 (en) | 2005-12-08 | 2009-06-09 | Electronics And Telecommunications Research Institute | Schottky barrier tunnel transistor and method of manufacturing the same |
| US9385120B2 (en) | 2014-06-05 | 2016-07-05 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
-
1999
- 1999-12-29 KR KR1019990065061A patent/KR20010065192A/ko not_active Application Discontinuation
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