KR100392165B1 - 반도체 장치와 그 제조 방법 - Google Patents

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Abstract

매립형 게이트 전극 구조를 형성할 때에 게이트 전극 단부와 소스·드레인 확산층 단부 간의 오프셋을 제어하여 안정 동작하는 반도체 장치를 제공하는 것을 목적으로 한다.
게이트 전극 및 게이트 절연막을 매립하는 홈의 폭을 이들을 매립하기 전에 미리 소스·드레인 확산층 상에 달할 때까지 확대해두고, 그 후, 이 홈에 고유전체막의 게이트 절연막과 게이트 전극을 순차 매립한다.

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 매립형 게이트 전극 구조를 이용한 절연 게이트형 전해 효과 트랜지스터(이하, MOSFET라고 약기한다)와 그 제조 방법에 관한 것이다.
매립형 게이트 전극 구조를 이용한 MOSFET의 제조 공정의 종래예에 대하여 도 1 내지 도 8을 이용하여 설명한다. 도 1에 도시한 바와 같이, 예를 들면 p형의 반도체 기판(101) 상에 소자 분리 영역(102)을 형성한 기초에 대하여, 우선, 더미의 게이트 절연막이 되는 SiO2막(103)을, 예를 들면 열산화법에 의해서 5㎚ 정도의 두께로 피착시킨다. 그 후, 더미의 게이트 전극이 되는 다결정 Si막(104)을, 예를 들면 화학 기상 성장법 등을 이용하여 100㎚ 정도의 두께로 피착시킨 후, 예를 들면 Si 질화막(105)을 동일하게 화학 기상 성장법 등을 이용하여 50㎚ 정도의 두께로 피착시킨다. 그 후, 사진 식각법을 이용하여 소정 형상으로 형성된 레지스트(106)를 마스크로 하고, 이방성의 에칭을 이용하여 그 다결정 Si막(104)과 Si 질화막(105)의 적층 구조를 소정 형상으로 형성하여 더미 게이트 전극(115)을 형성한다. 그리고, 레지스트(106)를 제거한 후, 그 더미 게이트 전극을 마스크로 하여, 자기 정합적으로 소스·드레인의 불순물 확산층의 익스텐션 영역(107)을 이온 주입에 의해 형성한다.
다음에, 도 2에 도시한 바와 같이, 도 1에서 얻어진 구조의 전면에 대하여, 예를 들면 Si 질화막을 화학 기상 성장법 등에 의해서 100㎚ 정도의 두께로 피착시킨 후에, 전면에 이방성의 에칭을 실시함으로써 더미 게이트 전극의 단차부가 되는 측벽 부분에만 Si 질화막을 잔치(殘置)시켜서, 측벽 절연막(108)을 형성한다. 그 후, 측벽부의 Si 질화막(108)과 더미 게이트 전극을 마스크로 하여 이온 주입을 행하여 깊은 접합을 갖는 소스·드레인이 되는 불순물 확산층(109)을 형성한다.
다음에, 도 3에 도시한 바와 같이, 도 2에서 얻어진 구조에 대하여 전면에, 예를 들면 Co막 등을 20㎚ 정도의 두께로 피착시킨 후에, 열 처리를 가함으로써 그 Co막과 Si막이 접하는 영역에만 Co-실리사이드막(110)을 형성하여 살리사이드 구조를 형성한다.
그 후, 도 4에 도시한 바와 같이, 도 3의 구조에 대하여 전면에 층간 절연막이 되는 SiO2막 등의 절연막을, 예를 들면 화학 기상 성장법 등을 이용하여 400㎚ 정도의 두께로 피착하고, 다음에 이 구조에 대하여, 다결정 Si막(104)과 Si질화막(105)의 적층 구조로 이루어지는 더미 게이트 전극의 높이까지 전면을 CMP(화학적 기계적 연마법; Chemical Mechanical Polish)법을 이용하여 연마함으로써, SiO2막인 층간 절연막(111)을 얻는다. 그 후, SiO2막과 Si 질화막에 선택비를 갖는 에칭을 이용하여 더미 게이트 전극(115)의 Si 질화막(105)을 제거한 후 또한 SiO2막과 다결정 Si에 선택비를 갖는 에칭을 이용하여, 더미 게이트 전극(115)의 다결정 Si(104)을 제거함으로써, 최종적인 게이트 전극이 되는 재료를 매립하기 위한홈(112)을 형성한다.
그 후, 도 5에 도시한 바와 같이, 예를 들면 SiO2막을 열산화법에 의해서 3㎚ 정도의 두께의 게이트 절연막(113)으로서 형성하고, 또한 도 6에 도시한 바와 같이 도 5에서 얻어진 구조에 대하여 최종적인 게이트 전극이 되는 재료로서, 예를 들면 텅스텐을 화학 기상 성장법에 의해서 300㎚ 정도의 두께로 전면에 피착한 후에 CMP법을 이용하여 평탄화하여 매립형 게이트 전극(114)을 완성한다.
이와 같은 방법에 의해서 형성된 매립형 게이트 전극 구조를 이용한 MOSFET에서는, 게이트 절연막이나 게이트 전극 재료의 선택에 대하여 자유도가 증가하는 장점이 있는 한편으로 이하에 기재한 바와 같은 문제점이 있다.
도 7에 도시된 것은 더미 게이트 전극(115)을 제거하여, 최종적인 매립형 게이트 전극 형성용 홈을 형성한 후의 공정 단면도이지만, 게이트 절연막(201)으로서, 상술한 SiO2막의 열산화법에 의한 형성 대신에, 예를 들면 Ta2O5막 등의 고유전체막을 화학 기상 성장법 등에 의해 형성한 예를 나타내고 있다. 최근의 소자의 미세화에 따라서, MOSFET에 이용되는 게이트 길이의 미세화와 같이 게이트 절연막도 박막화가 진행되고 있지만, 예를 들면 물리 막 두께로 2㎚ 보다도 얇아지는 실리콘 산화막을 게이트 절연막으로서 이용하는 것은 신뢰성이나, 터널 전류 등의 문제 때문에 곤란하며, 이 대신에 Si 질화막이나 Ta2O5막 등의 고유전체막을 적용하는 것이 검토되어 있다. 상기 고유전체막은 화학 기상 성장법이나 스퍼터법에 의해서 형성되기 때문에, 도 7에 도시한 바와 같이 게이트 전극 매립용 홈의 측벽에도 형성되고 있어, 이 때 예를 들면 2㎚ 정도의 SiO2막과 동등한 막 두께를 얻기 위해서는 40 ∼ 60㎚ 정도의 막 두께가 필요해진다.
이와 같은 고유전체막을 게이트 절연막에 이용한 경우로, 게이트 전극을 매립 형성한 후의 MOSFET의 공정 단면도를 나타낸 것이 도 8이다. 이 때 문제가 되는 영역은 게이트 전극(202)의 단부와 소스·드레인 확산층 단부 중 도면 중의 원으로 표시한 참조 번호 203의 영역이다.
통상, MOSFET에서는 도 6에 도시한 바와 같이 게이트 전극(114) 단부와, 소스 드레인 확산층(109) 단부는 적어도 그 가로 방향의 위치 관계가 게이트 절연막(113)을 사이에 두고 일치하거나 혹은 소스·드레인 확산층(109) 단부가 게이트 전극(114)에 일부 오버랩되어 있는 것이 소자 동작 상 필요하다.
상기한 바와 같이, 종래 기술에서는, 도 8의 참조 번호 203으로 나타낸 바와 같이, 40∼60㎚ 정도의 막 두께의 게이트 절연막(201)을 게이트 전극의 매립홈(212)의 저면뿐만아니라 측면까지 형성하는 공정을 거치기 때문에, 게이트 전극(202) 단부와 소스·드레인 확산층(109) 단부가 게이트 전극(202)의 매립홈의 측벽 내면에 형성된 게이트 절연막(201)의 막 두께분, 즉 참조 번호 203으로 나타낸 X의 거리만큼 떨어진 구조가 형성되어, 소위 오프셋 구조의 MOSFET가 되게 되며 소자 동작 상의 문제점을 야기시킨다. 또한, 이 상황은 게이트 길이의 미세화, 즉 게이트 전극이 매립되는 홈의 폭이 미세화될수록 현저해지게 된다.
본 발명은, 상기한 결점에 감안하여, 매립형 게이트 전극 구조를 이용한 MOSFET의 게이트 절연막을 화학 기상 성장법이나 스퍼터법에 의해서 형성하는 경우에서도 게이트 전극 단부와, 소스·드레인 확산층 단부의 위치 관계에 있어서 기판 방향의 오프셋을 제어할 수 있는 반도체 장치의 제조 방법과, 오프셋이 억제된 반도체 장치를 제공하는 것을 과제로 한다.
도 1은 더미 게이트 전극을 형성하는 종래의 MOSFET의 공정 단면도.
도 2는 측벽 절연막을 형성하는 종래의 MOSFET의 공정 단면도.
도 3은 Co-실리사이드막을 형성하는 종래의 MOSFET의 공정 단면도.
도 4는 게이트 전극용 홈을 형성하는 종래의 MOSFET의 공정 단면도.
도 5는 홈 내에 게이트 절연막을 형성하는 종래의 MOSFET의 공정 단면도.
도 6은 홈에 게이트 전극을 형성하는 종래의 MOSFET의 공정 단면도.
도 7은 홈 내에 두꺼운 게이트 절연막을 형성하는 종래의 MOSFET의 공정 단면도.
도 8은 홈 내에 게이트 전극을 형성하는 종래의 MOSFET의 공정 단면도.
도 9는 더미 게이트 전극을 형성하는 본 발명의 MOSFET의 공정 단면도.
도 10은 측벽 절연막을 형성하는 본 발명의 MOSFET의 공정 단면도.
도 11은 Co-실리사이드막을 형성하는 본 발명의 MOSFET의 공정 단면도.
도 12는 게이트 전극용 홈을 형성하는 본 발명의 MOSFET의 공정 단면도.
도 13은 홈을 확대하는 본 발명의 MOSFET의 공정 단면도.
도 14는 홈 내에 두꺼운 게이트 절연막을 형성하는 본 발명의 MOSFET의 공정단면도.
도 15는 홈 내에 게이트 전극을 형성하는 본 발명의 MOSFET의 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101, 301 : 반도체 기판
102, 302 : 소자 분리 영역
103, 303 : SiO2막
104, 304 : 다결정 Si막
105, 305 : Si 질화막
106, 306 : 레지스트
107, 307 : 익스텐션 영역
108, 308 : 측벽 절연막
109, 309 : 소스·드레인이 되는 불순물 확산층
110, 310 : Co- 실리사이드막
111, 311 : 층간 절연막
112, 312 : 홈
312' : 확대된 홈
113, 201, 313 : 게이트 절연막
114, 202, 314 : 게이트 전극
203 : 오프셋 영역
115, 317 : 더미 게이트 전극
본 발명은, 상기한 과제를 해결하기 위해서 다음과 같은 수단을 강구하였다. 즉, 본 발명의 제조 방법은 반도체 기판 상에 제1 절연막을 형성하는 공정과, 이 제1 절연막 상에 제1 반도체막과 제2 절연막을 순차 형성하는 공정과, 상기 제2 절연막 상에 레지스트 패턴을 형성하는 공정과, 이 레지스트 패턴을 마스크로 하여, 상기 제1 반도체막 및 상기 제2 절연막을 이방성 에칭에 의해 패터닝하고, 상기 반도체 기판 상에 상기 제1 반도체막 및 상기 제2 절연막으로 이루어지는 적층 구조를 형성하는 공정과, 이 적층 구조를 마스크로 하여 상기 반도체 기판에 불순물을 주입하여, 소스·드레인이 되는 불순물 확산층 영역을 형성하는 공정과, 상기 반도체 기판 상에 상기 적층 구조를 둘러싸도록 제3 절연막을 형성하는 공정과, 상기 적층 구조의 상면을 노출시키는 공정과, 상기 제3 절연막을 마스크로 하여 상기 적층 구조를 제거하여 절연막으로 이루어지는 홈을 형성하는 공정과, 상기 홈을 형성한 후 등방성 에칭에 의해 상기 불순물 확산층 영역 상까지 상기 홈의 폭을 확대하는 공정과, 홈의 폭을 확대한 후, 상기 홈의 내면에 제4 절연막을 피착하는 공정과, 이 제4 절연막 상에 게이트 전극이 되는 도전층을 형성하는 공정을 포함하는것을 특징으로 한다.
상기한 제조 방법에 있어서, 상기 적층 구조의 측벽에 측벽 절연막을 형성한 후, 이 측벽 절연막과 상기 적층 구조를 마스크로 하여 불순물 확산층 영역을 형성하는 것을 특징으로 한다.
상기한 제조 방법에 있어서, 상기 홈의 폭을 확대하는 공정에서 이용되는 상기 등방성 에칭이 HF 또는 NH4F를 포함하는 에칭 처리인 것을 특징으로 한다.
상기한 제조 방법에 있어서 상기 제4 절연막이 화학 기상 성장법 또는 스퍼터법에 의해 피착되는 것을 특징으로 한다.
본 발명의 반도체 장치에서는 반도체 기판과, 이 반도체 기판 상에 형성되어 MOSFET의 소스가 되는 제1 불순물 확산층 영역과, 상기 반도체 기판 상에 형성되어 MOSFET의 드레인이 되는 제2 불순물 확산층 영역과, 상기 제1 불순물층 영역 상에 형성된 제1 절연층과, 상기 제2 불순물층 영역 상에 형성된 제2 절연층과, 상기 반도체 기판과 상기 제1 절연층과 상기 제2 절연층에 의해 정의되는 홈과, 상기 홈의 내면에 형성된 고유전체막으로 이루어지는 게이트 절연막과, 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하고, 이 게이트 전극이 상기 불순물 확산층 영역 상에 형성되어 있는 것을 특징으로 한다.
상기 반도체 장치에서는 상기 고유전체막은 Ta2O5, Si 질화, 알루미나, BaSrTiO3, 산화 Zr, 산화 Hf, 산화 Sc, 산화 Y, 산화 Ti 중 어느 하나를 포함하는 막인 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법에서는, 홈의 폭을 확대하는 공정을 포함하기 때문에, 게이트 전극이 되는 도체층과 불순물 확산층 영역에 의한 오프셋을 제어할 수 있다.
또한, 등방성 에칭에 의해 홈의 폭을 확대하기 위해서 적층 구조의 주위에 측벽 절연막이 형성되는, 소위 LDD 구조를 얻는 경우라도 오프셋을 제어할 수 있다.
또한, HF 또는 NH4F를 포함하는 등방성 에칭 처리를 이용하기 때문에, 또한 정밀도 좋게 오프셋을 제어할 수 있다.
또한, 화학 기상 성장법 또는 스퍼터법을 이용하면 홈의 측면에도 제4 절연막을 피착시킬 수 있어, 이에 따라 홈 내에서 원하는 영역에 게이트 전극의 형성이 용이해지고 또한 정밀도 좋게 오프셋을 제어할 수 있다.
또한, 본 발명의 반도체 장치는 고유전체막으로 이루어지는 게이트 절연막이 홈 내면에 형성되어 있는 경우라도 게이트 전극을 불순물 확산층 영역 상에 형성하기 때문에 반도체 장치가 안정 동작한다.
또한, 고유전체막으로서는 Ta2O5, Si 질화, 알루미나, BaSrTiO3, 산화 Zr, 산화 Hf, 산화 Sc, 산화 Y, 산화 Ti 중 어느 하나를 포함하는 막을 이용함으로써 더욱 안정 동작한다.
<발명의 실시 형태>
본 발명의 실시 형태를 n형 MOSFET를 예를 들어 설명한다. 우선, 도 9에 도시한 바와 같이, 예를 들면 p형의 반도체 기판(301) 상에 소자 분리 영역(302)을 형성한 기초에 대하여, 더미의 게이트 절연막이 되는 SiO2막(303)을, 예를 들면 열 산화법에 의해서 5㎚ 정도의 두께로 피착시킨다. 그 후, 더미의 게이트 전극이 되는 다결정 Si막(304)을, 예를 들면 화학 기상 성장법 등을 이용하여, 100㎚ 정도의 두께로 피착시킨 후 계속하여, 예를 들면 Si 질화막(305)을 동일하게 화학 기상 성장법 등을 이용하여 50㎚ 정도의 두께로 적층한다. 그 후 사진 식각법을 이용하여 소정 형상으로 형성된 레지스트 마스크(306)를 마스크로 하고, 이방성의 에칭을 이용하여 다결정 Si막(304)과 Si 질화막(305)의 적층 구조를 소정 형상으로 형성하여 더미 게이트 전극(317)을 형성한다. 또한, 이 때 형성되는 더미 게이트 전극의 게이트 길이는 최종적으로 형성하고자 하는 게이트 길이로, 예를 들면 80㎚ 정도이다. 그리고, 그 후, 더미 게이트 전극(317)을 마스크로 하여, 비소 등의 n형의 불순물을 자기 정합적으로 이온 주입함으로써, 소스·드레인의 불순물 확산층의 익스텐션 영역(307)을 형성한다.
다음에, 도 10에 도시한 바와 같이, 도 9에서 얻어진 구조에 대하여 전면에, 예를 들면 화학 기상 성장법 등을 이용하여 SiO2막을 100㎚ 정도의 두께로 피착한 후에 전면에 이방성의 에칭을 실시함으로써, 더미 게이트 전극(317)의 단차부가 되는 측벽 부분에만 SiO2막을 잔치시켜서 측벽 절연막(308)을 형성한다. 그 후, 측벽 절연막(308)과 더미 게이트 전극(317)을 마스크로 하여 비소나 인 등의 n형의 불순물 이온 주입을 행하고, 깊은 접합을 갖는 n형의 소스·드레인이 되는 불순물 확산층(309)을 형성한다.
다음에 도 11에 도시한 바와 같이, 도 10에서 얻어진 구조에 대하여 전면에, 예를 들면 Co막 등을 20㎚ 정도의 두께로 피착한 후에 열 처리를 가함으로써, 그 Co막과 Si막이 접하는 영역에만 선택적으로 Co-실리사이드막(310)을 형성하여 살리사이드 구조를 얻는다.
그 후, 도 12에 도시한 바와 같이, 도 11에서 얻어진 구조에 대하여 전면에, 층간 절연막이 되는 SiO2막 등의 절연막을, 예를 들면 화학 기상 성장법 등을 이용하여 400㎚ 정도의 두께로 피착하고, 다음에 이 구조에 대하여 전면을 CMP법을 이용하여 연마함으로써 더미 게이트 전극(317)의 높이를 갖는 층간 절연막(311)을 얻는다. 이 때, 층간 절연막(311)과 Si 질화막(305)으로 선택비가 얻어진 CMP를 이용하면, 더미 게이트 전극(317)의 상부가 노출한 부분에서 CMP를 용이하게 끝낼 수 있다.
그 후, SiO2막인 층간 절연막(311) 및 측벽 절연막(308)과, Si 질화막(305)에 선택비가 얻어진 에칭, 예를 들면 인산액을 이용한 처리에 의해서 더미 게이트 전극(317)의 Si 질화막(305)을 제거한 후, 또한 층간 절연막(311)과 다결정 Si3O4에 선택비가 얻어진 에칭, 예를 들면 CF4계의 가스를 이용한 케미컬 드라이 에칭을 이용하여, 더미 게이트 전극(317)의 다결정 Si3O4을 제거함으로써, 최종적인 게이트 전극이 되는 재료를 매립하는 위한 홈(312)을 형성한다.
그 후, 도 13에 도시한 바와 같이, 원하는 게이트 절연막의 막 두께분만큼 홈(312)의 폭을 넓힌다. 예를 들면 게이트 절연막에 40㎚의 Ta2O5막을 이용하는 경우에는 홈(312)의 측면에 40㎚분의 에칭 처리를 행한다. 이에 따라 홈(312)은 최종적인 게이트 전극이 되는 재료를 매립하는 위한 확대된 홈(312')이 된다. 이 때 이용되는 에칭 처리는 매립 홈 저부에 존재하는 더미 게이트 절연막(303)과 측면에 존재하는 측벽 절연막(308)을 동시에 에칭하고 또한 반도체 기판(101)에 대하여 충분한 선택비를 갖는 것이 바람직하고, 예를 들면 더미 게이트 절연막(303) 및 측벽 절연막(308)이 SiO2로, 반도체 기판(101)이 Si인 본 실시 형태에 있어서는, 희HF 또는 희NH4F 등을 이용한 에칭 방법이나 CDE 등을 이용한 등방성의 드라이 에칭이 효과적이다. 또한, 이 공정에서는 측벽 절연막(308)의 두께를 넘어 에칭함으로써 홈(312')의 폭을 더욱 확대해두면, 후의 공정에서 보다 두꺼운 게이트 절연막을 형성하는 경우라도 게이트 전극(314)의 단부가 불순물 확산층(309) 상에 오버랩하는 구조를 용이하게 얻을 수 있고 이에 따라 소자 동작이 보다 안정된 MOSFET를 얻을 수 있다.
또한 그 후, 도 14에 도시한 바와 같이, 층간 절연막(311) 상과 반도체 기판(101)의 노출면에, 화학 기상 성장법이나 스퍼터법에 의해서 원하는 게이트 절연막이 되는 재료로서, 예를 들면 Ta2O5막을 40㎚ 정도의 두께의 게이트 절연막(313)으로서 홈(312')의 내면에 피착시킨다.
다음에, 도 15에 도시한 바와 같이, 도 14로 얻어진 구조에 대하여, 게이트절연막(313) 상에, 예를 들면 화학 기상 성장법이나 스퍼터법 등에 의해서 최종적인 게이트 전극(314)이 되는 텅스텐 등을 300㎚의 두께로 피착하고, 그 후 CMP에 의해서 폴리싱을 행하여 홈(312')에 게이트 전극으로서의 텅스텐의 매립을 완료한다.
상기 실시예에서는, 게이트 절연막의 재료로서, Ta2O5막을 이용하는 예를 나타냈지만, 홈(312')의 내면을 덮을 수 있는 것이면, Si 질화막이나 Si 산화막 등의 실리케이트막, BST(BaSrTiO3)막, 알루미나막, 산화 Zr막, 산화 Hf막, 산화 Y막, 산화 Sc막, 산화 Ti 막 등의 절연막을 이용하는 것도 가능하다. 이 경우, 형성 방법에 대해서는, 화학 기상 성장법이나 스퍼터법 등을 각 재료에 맞은 최적인 방법을 선택한다.
상기 실시 형태에 따르면, 게이트 절연막(313)을 형성하기 전에 홈(312)을 구성하는 절연막(311)에 대하여 이방성 에칭을 행하여, 홈(312)의 폭을 미리 기판 방향으로 확대하기 때문에, 홈(312)의 내면에 게이트 절연막(313)을 화학 기상 성장법이나 스퍼터법에 의해서 형성해야만 하는 경우에 있어서도, 게이트 전극(314) 단부와 소스·드레인 확산층(309) 단부 간의 오프셋을 용이하게 제어할 수 있다. 또한, 이와 같은 방법에 의해 형성된 매립형 게이트 전극을 포함하는 MOSFET는 게이트 절연막에 고유전체막을 이용하고 있음에도 불구하고, 도 15 중 원으로 표시한 참조 번호 316으로 나타낸 바와 같이 오프셋 구조가 회피되어 있기 때문에 안정적으로 동작한다.
본 발명의 제조 방법에 의해, 매립형 게이트 전극을 갖는 MOSFET를 제조할 때에 게이트 전극의 단부와 소스·드레인 확산층 단부의 간격에 의한 기판 방향의 오프셋을 제어할 수 있고 또한 본 발명의 구조에 의해 MOSFET가 안정 동작한다.

Claims (15)

  1. 반도체 기판 상에 제1 절연막을 형성하는 공정과,
    상기 제1 절연막 상에 제1 반도체막과 제2 절연막을 순차 형성하는 공정과,
    상기 제2 절연막 상에 레지스트 패턴을 형성하는 공정과,
    상기 레지스트 패턴을 마스크로 하여, 상기 제1 반도체막 및 상기 제2 절연막을 이방성 에칭에 의해 패터닝하고, 상기 반도체 기판 상에 상기 제1 반도체막 및 상기 제2 절연막으로 이루어지는 적층 구조를 형성하는 공정과,
    상기 적층 구조를 마스크로 하여 상기 반도체 기판에 불순물을 주입하여, 소스·드레인이 되는 제1 불순물 확산층 영역을 형성하는 공정과,
    상기 반도체 기판 상에 상기 적층 구조를 둘러싸도록 제3 절연막을 형성하는 공정과,
    상기 적층 구조의 상면을 노출시키는 공정과,
    상기 제3 절연막을 마스크로 하여, 상기 적층 구조를 제거하여 절연막으로 이루어지는 홈을 형성하는 공정과,
    상기 홈을 형성한 후, 등방성 에칭에 의해 상기 홈의 폭을 확대하는 공정과,
    홈의 폭을 확대한 후, 상기 홈의 저면 및 내측면에 제4 절연막을 피착하는 공정과,
    상기 제4 절연막 상에 게이트 전극이 되는 도전층을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 불순물 확산층 영역을 형성한 후, 상기 적층 구조의 측벽에 측벽 절연막을 형성하는 공정과, 이 측벽 절연막과 상기 적층 구조를 마스크로 하여 상기 제1 불순물 확산층 영역보다도 깊은 접합(junction)을 갖는 제2 불순물 확산층 영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 홈의 폭을 확대하는 공정에서 이용되는 상기 등방성 에칭이 HF 또는 NH4F를 포함하는 에칭 처리인 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서, 상기 제4 절연막이 화학 기상 성장법 또는 스퍼터법에 의해 피착되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 반도체 기판과,
    상기 반도체 기판 상에 형성된 제1 불순물 확산층 영역과,
    상기 반도체 기판 상에 형성된 제2 불순물 확산층 영역과,
    상기 제1 불순물 확산층 영역 상에 형성된 제1 절연층과,
    상기 제2 불순물 확산층 영역 상에 형성된 제2 절연층과,
    상기 반도체 기판과 상기 제1 절연층과 상기 제2 절연층에 의해 정의되는 홈과,
    상기 홈의 저면 및 내측면에 형성된, 고유전체막으로 이루어지는 게이트 절연막과,
    상기 게이트 절연막 상에 형성된 게이트 전극을 포함하고,
    이 게이트 전극이 상기 불순물 확산층 영역 상에 중첩되어 형성되어 있는
    것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 고유전체막이란, Ta2O5, Si 질화, 알루미나, BaSrTiO3, 산화Zr, 산화Hf, 산화Sc, 산화Y, 산화Ti 중 어느 하나를 포함하는 막인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 제4 절연막을 피착하는 상기 공정은, 상기 제4 절연막을 형성한 후의 상기 홈의 폭이 상기 처음 형성된 홈의 폭과 같거나 그보다 크도록 상기 제4 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 제4 절연막을 피착하는 상기 공정은 Ta2O5, Si 질화, Al2O3, BaSrTiO3, 산화Zr, 산화Hf, 산화Sc, 산화Y, 산화Ti로 이루어진 군으로부터 선택된 어느 하나를 이용하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제5항에 있어서,
    상기 제1 불순물 확산층 영역과 상기 제2 불순물 확산층 영역 각각은, 상기 홈의 내측면 상에 형성된 상기 게이트 절연막의 바로 아래에 형성된 부분을 포함하는 제3 불순물 확산층 영역 및 상기 제1 절연층과 제2 절연층 중 어느 하나의 바로 아래에 형성된 부분을 포함하고 상기 반도체 기판 내에 상기 제3 불순물 확산층 영역보다도 깊은 접합을 갖는 제4 불순물 확산층 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제5항에 있어서,
    상기 제1 불순물 확산층 영역과 상기 제2 불순물 확산층 영역 상에, 상기 제1 절연층과 상기 제2 절연층의 바로 아래의 영역에 형성된 금속 실리사이드 층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 반도체 기판 상에 더미 게이트 전극을 형성하는 공정과,
    상기 더미 게이트 전극을 마스크로 하여, 상기 더미 게이트 전극을 통하여 서로 대향하는 상기 반도체 기판의 영역들에 한 쌍의 제1 불순물 확산층 영역을 형성하는 공정과,
    상기 더미 게이트 전극을 매립하도록 상기 반도체 기판 상에 절연막을 형성하되, 상기 더미 게이트 전극의 상면을 노출시키는 공정과,
    상기 더미 게이트 전극을 제거하여 상기 절연막 내에 제1 홈을 형성하는 공정과,
    상기 제1 홈의 폭을 확대하여 상기 절연막 내에 상기 제1 홈의 폭보다 폭이 큰 제2 홈을 형성하는 공정과,
    상기 제2 홈의 저면 및 내측면을 따라서 게이트 절연막을 형성하는 공정과,
    상기 제2 홈 내에 상기 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 불순물 확산층 영역들을 형성한 후에, 상기 더미 게이트 전극의 측벽면 상에 측벽 절연막을 형성하는 공정과,
    상기 더미 게이트 전극과 상기 측벽 절연막을 마스크로 하여, 상기 반도체 기판 내에 상기 제1 불순물 확산층 영역들보다도 깊은 접합을 갖는 제2 불순물 확산층 영역들을 형성하는 공정
    을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제11항에 있어서, 제2 홈을 형성하는 상기 공정은 상기 제1 홈이 형성된 상기 절연막에 대해 등방성 에칭을 수행하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제11항에 있어서, 게이트 절연막을 형성하는 상기 공정은 상기 제2 홈의 폭이 상기 제1 홈의 폭과 같거나 그보다 크도록 게이트 절연막을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제11항에 있어서, 게이트 절연막을 형성하는 상기 공정은 Ta2O5, Si 질화, Al2O3, BaSrTiO3, 산화Zr, 산화Hf, 산화Sc, 산화Y, 산화Ti로 이루어진 군으로부터 선택된 어느 하나를 이용하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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