JP2003069013A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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gate
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film
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Shinichi Saito
慎一 斎藤
Kazunari Torii
和功 鳥居
Yukihiro Onouchi
享裕 尾内
Toshiyuki Mine
利之 峰
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Hitachi Ltd
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Abstract

(57)【要約】 【課題】 ゲート絶縁膜の膜厚がＳｉＯ2換算膜厚２ｎ
ｍ以下となるとゲート絶縁膜の膜厚バラツキに起因した
移動度の劣化が顕在化しドレイン電流が低下する。次世
代高性能電界効果トランジスタの実用化のためには、移
動度の劣化を押さえて現在実用化されている移動度の値
と同程度にしなければならない。 【解決手段】 微細電界効果トランジスタに於いて、ゲ
ート絶縁膜とゲート電極の界面の凹凸を原子スケールで
制御する。ゲート絶縁膜の膜厚バラツキを低減させるこ
とで高移動度の電界効果トランジスタを製造する。ゲー
ト絶縁膜としては、従来のＳｉＯ2熱酸化膜に限らず高
誘電率の材料を用いた際にも電界効果トランジスタの高
移動度化を達成できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本願発明は絶縁ゲート型電界
効果トランジスタ並びに絶縁ゲート型電界効果トランジ
スタを有する半導体装置に関するものである。
【０００２】
【従来の技術】シリコンを用いた集積回路技術は驚くべ
き速度で発展を続けている。微細化技術の進歩に伴って
素子の寸法が縮小され、より多くの素子を１つのチップ
内に集積することが可能となり、その結果、より多くの
機能が実現されてきた。同時に、素子の微細化に伴う、
電流駆動能力の向上と負荷容量の減少により、高速化が
達成されてきた。
【０００３】電界効果トランジスタの電流駆動能力の向
上は、主にゲート絶縁膜の薄膜化によるものである。ゲ
ート絶縁膜が薄膜化されても、電源電圧はそれに見合っ
た分だけ下がるわけではない。この為、反転層には非常
に高い電界が印可されるようになってきている。更に、
素子の微細化に伴う短チャネル効果を抑えるために、チ
ャネルの不純物濃度が高くなっていることも高電界化に
拍車をかけている。反転層に高電場がかかるとシリコン
基板とゲート絶縁膜の界面の凹凸（以下、これを「基板
凹凸」と略記する）によってキャリアが散乱されるた
め、移動度が低下するという難点がある。尚、シリコン
基板とゲート絶縁膜界面ばかりでなく、ゲート絶縁膜と
ゲート電極との間の界面にも同程度以上の凹凸がある。
そして、ゲート絶縁膜の膜厚が有する大小を「ゲート凹
凸」と略記する。
【０００４】そこで、基板凹凸を小さくするための研究
が数多くなされてきた。例えば日本国公開公報、特開平
５-３４３３９１号、特開平９-１４８５４３号、特開２
０００-２３５９７５号などには、酸素ラジカルを用い
て酸化膜を形成する方法が記載されている。特開平１０
-２２３８８８号にはパイロ酸化膜とドライ酸化膜の積
層膜を用いて基板凹凸を緩和する方法が、特開平１１-
１７６８２８号には自然酸化膜を除去してから低温酸化
膜を保護膜として着けた後で酸化処理を行う方法が示さ
れている。
【０００５】
【発明が解決しようとする課題】本願発明は、極薄ゲー
ト絶縁膜を用いた高移動度の電界効果トランジスタを提
供する事にある。本発明の別の目的は極薄ゲート絶縁膜
を用いた電界効果トランジのキャリア移動度の劣化の小
さいゲート絶縁膜／ゲート電極積層構造を提供する事に
ある。
【０００６】
【課題を解決するための手段】本願発明の主な形態を列
挙すれば、次の通りである。
【０００７】本願発明の第１の形態は、二酸化シリコン
の比誘電率をεSiO2とし、ゲート絶縁膜の比誘電率をε
oxとするときに、前記ゲート絶縁膜の物理膜厚の平均値
をｔ oxとして、式ｔEOT＝ｔox・εox／εSiO2で与えら
れる二酸化シリコン換算のゲート絶縁膜厚（ｔEOT）が
２ｎｍ以下であるゲート絶縁膜を有し、且つ１ヶの電界
効果トランジスタのチャネル部分の上部に存在するゲー
ト絶縁膜の物理膜厚の最大値と最小値の差（Δ）と該物
理膜厚の平均値（ｔox）の比（Δ／ｔox）が１０％以下
であることを特徴とする絶縁ゲート型電界効果トランジ
スタである。
【０００８】尚、本願発明は、絶縁膜、より詳しくは、
二酸化シリコンのゲート絶縁膜あるいは他の絶縁膜の場
合、二酸化シリコン換算のゲート絶縁膜の厚さ
（ｔEOT）が２ｎｍ以下であるゲート絶縁膜を有する絶
縁ゲート型電界効果トランジスタに極めて有用なのであ
る。このことは以下の諸形態においても同様である。
【０００９】本願発明の第２の形態は、二酸化シリコン
の比誘電率をεSiO2とし、ゲート絶縁膜の比誘電率をε
oxとするときに、ゲート絶縁膜の物理膜厚の平均値をｔ
oxとして、式ｔEOT＝ｔox・εox／εSiO2で与えられる
二酸化シリコン換算のゲート絶縁膜厚（ｔEOT）が２ｎ
ｍ以下であるゲート絶縁膜を有し、１ヶの電界効果トラ
ンジスタのチャネル部分の上部に存在するゲート絶縁膜
の物理膜厚の分散（Δ RSR）が０.１５・εox／εSiO2ｎ
ｍ以下であることを特徴とする絶縁ゲート型電界効果ト
ランジスタである。尚、ＲＳＲはＲｅｍｏｒｔ Ｓｕｒ
ｆａｃｅ Ｒｏｕｇｈｎｅｓｓの頭文字を取った略称で
ある。
【００１０】本願発明の第３の形態は、電界効果トラン
ジスタのチャネル部分に存在するゲート絶縁膜の物理膜
厚の相関関数を最小二乗法によりガウス分布でフィッテ
ィングすることにより得られるゲート凹凸の相関距離Λ
RSRの値がΛRSR＜１.０ｎｍまたはΛRSR＞２.５ｎｍで
あることを特徴とする絶縁ゲート型電界効果トランジス
タである。
【００１１】本願の第４の形態は、二酸化シリコンの比
誘電率（εSiO2）より大きい比誘電率（εox）をもつ高
誘電率材料により形成された高誘電率ゲート絶縁膜を有
し、前記高誘電率ゲート絶縁膜が非晶質の状態を保持し
ているか、又は、結晶粒が前記高誘電率ゲート絶縁膜内
部に点在していることを特徴とする絶縁ゲート型電界効
果トランジスタである。
【００１２】本願発明の第５の形態は、浮遊ゲート電極
を有しない絶縁ゲート型電界効果トランジスタのうち、
ゲート絶縁膜直上に平均物理膜厚が８ｎｍ以下の非晶質
Ｓｉ膜が形成されていることを特徴とする絶縁ゲート型
電界効果トランジスタである。
【００１３】本願発明の半導体装置は、前記諸形態の絶
縁ゲート型電界効果トランジスタを少なくとも一つ有す
る半導体装置である。
【００１４】本願発明の関わる半導体装置の製造方法の
代表的な例は、第一導電型である半導体基板の主表面領
域の一部に、第一の絶縁膜を介して第一のゲート電極を
形成する工程、上記半導体基板中に第二導電型を有する
高濃度不純物領域を注入して活性化熱処理をする工程、
全面を第二の絶縁膜で覆った後に該第二の絶縁膜の表面
を平坦化して上記第一のゲート電極の表面を露出する工
程、上記第一のゲート電極と第一の絶縁膜を除去する工
程、ゲート絶縁膜として二酸化シリコンあるいはシリコ
ン酸窒化膜を形成する工程、ゲート電極として多結晶Ｓ
ｉを形成する工程を、順次有することを特徴とする絶縁
ゲート型電界効果トランジスタの製造方法である。
【００１５】又、ゲート絶縁膜形成後の最高熱処理温度
が、前記ゲート絶縁膜材料の結晶化温度よりも低いこと
を特徴とする絶縁ゲート型電界効果トランジスタの製造
方法は極めて有用である。
【００１６】以下、これらの諸形態が具体例をもって詳
細に説明される。
【００１７】
【発明の実施の形態】本願発明の具体的な実施の諸形態
を例示するに先立って、本願発明に関わる諸技術及び本
願発明の背景技術との比較検討について詳細に説明す
る。
【００１８】本願発明の目的の達成に主に関わる技術と
して、次の３つの技術を挙げることが出来る。
【００１９】その第１は、ゲート界面を基板界面と平行
にして、基板凹凸とゲート凹凸が同位相・同振幅・同波
長で変調する事によって達せられる。
【００２０】発明者らの検討によると、ゲート凹凸によ
るキャリアの散乱は、表面ポテンシャル、反転層の中心
位置、電荷、分極、がそれぞれ局所的な変調を受け、そ
れを感じた反転層内の電子が強く散乱されることによる
が、表面ポテンシャルの変調が最も主要な散乱因子であ
る。基板凹凸とゲート凹凸の各凹凸を波形状と見なした
時、これら基板凹凸とゲート凹凸が、基本的、実質的に
同位相・同振幅・同波長で変調するようにすれば、酸化
膜厚が空間に依らずに一定になるため、表面ポテンシャ
ルによる散乱・移動度の劣化はなくなる。
【００２１】本願発明の目的を達する別の方法は、ゲー
ト凹凸の振幅を小さくする事である。
【００２２】ここで、ゲート凹凸の振幅（ΔRSR）と
は、電界効果トランジスタのチャネル部分に存在するゲ
ート絶縁膜の物理膜厚（ｔphys（ｒ））の位置（ｒ）依
存性の分散の値を指す。尚、ゲート絶縁膜の物理膜厚
は、例えば、透過型電子顕微鏡を用いて測定される。
【００２３】即ち、平均操作を＜＞という記号を用いて
表す時、平均物理膜厚
【００２４】
【数１】 を用いて、
【００２５】
【数２】 と定義される。
【００２６】ここで、上記ゲート凹凸の振幅ΔRSR、即
ち、ゲート絶縁膜の膜厚の分散は、同一ウェハ中に存在
する複数の電界効果トランジスタ間の膜厚ばらつきとは
異なり、１つの電界効果トランジスタ内の局所的ばらつ
きの事である。従って、同一ウェハ中の均一性が高く、
複数の電界効果トランジスタ間の膜厚ばらつきが小さい
場合にも、原子スケールでの膜厚ばらつきは存在する。
従って、ゲート酸化膜厚が薄い高性能電界効果トランジ
スタでは不可避の問題である。
【００２７】図３は移動度のゲート凹凸振幅ΔRSR依存
性の例を示している。当然予想されるようにゲート凹凸
の振幅が小さくなる程、即ち、滑らかになる程、ＲＳＲ
による移動度の劣化は小さくなっている。精密に制御さ
れた製膜プロセスを用いれば製膜直後のゲート凹凸は
０.１ナノメータ以下に抑えられることが知られてい
る。例えば、日本国公開公報、特開２０００-２３５９
７５号では、酸素ラジカルを用いて酸化膜を形成するこ
とでゲート絶縁膜、即ち、この場合ゲート酸化膜の凹凸
を０.０７ナノメータ以下にすることができると記載さ
れている。それにもかかわらず、ゲート電極形成後には
ゲート電極／ゲート絶縁膜界面に０.３ナノメータ〜０.
８ナノメータもの凹凸が存在する。例えば、アイ・ビー
・エムジャーナル オブ リサーチ アンド デベロー
プメント 第４３巻、第３号、２４５頁（IBM J. Res.
Develop. Vol.４３、No.３、p.２４５、１９９９）など
に透過型電子顕微鏡を用いて電界効果トランジスタの断
面を観察した実験結果が記載されている。
【００２８】こうした凹凸の主因は、図４に模式的に示
すように、ゲート凹凸がゲート電極の結晶粒径と同じ周
期で変調を受けている事にあると考えられる。従って、
ゲート電極材料を非晶質、または非常に粒径の小さな多
結晶にする事によってゲート凹凸を小さく抑えることが
可能となる。
【００２９】本願発明の目的を達成する第三の方法は、
ゲート電極に多結晶材料を用い、その粒径が、ゲート長
と同程度になるようにすることである。発明者らの検討
によると移動度はゲート凹凸の振幅ばかりでなく、ゲー
ト凹凸の相関距離にも依存している。ここで、ゲート凹
凸の相関距離とは、ゲート絶縁膜の膜厚ｔphys（ｒ）の
位置ｒへの依存性の測定値から、位置ｒと位置ｒ'との
相関関数
【数３】 をガウス分布
【００３０】
【数４】 でフィッティングした場合のΛRSRの値として定義され
る。
【００３１】図５は相関距離（ΛRSR）と移動度（μｅ
ｆｆ）との関係の例を示す図である。図５に見られるよ
うに、相関距離が数ナノメータの時に移動度は極小値を
とる。具体的には、わけても、相関距離（ΛRSR）＜
１．０ｎｍあるいはΛRSR＜２．５ｎｍにある時が、好
ましいことが理解される。これは、温度と電場などで決
まる特徴的な電子の波数の逆数がゲート凹凸の相関距離
とほぼ等しくなった時に、最も散乱が起き易い事に起因
している。
【００３２】上述のようにゲート凹凸はゲート電極の粒
径によって決まる成分が大きいので、ゲート電極材料の
粒径を大きくする事で相関距離が長くなる。従って、移
動度の劣化を小さく抑えることが可能となる。
【００３３】本願発明の目的を達成する第四の方法は、
比誘電率の大きな材料をゲート絶縁膜に用いることであ
る。比誘電率の大きな材料を用いれば物理膜厚が厚くて
も大きな反転電荷を誘起する事が出来る。ゲート凹凸が
チャネルから遠い所にある分、二酸化シリコンを用いた
場合と比べてその影響が小さくなる。
【００３４】以下、本発明を実施例によりさらに詳細に
説明する。理解を容易にするため、図面を用いて説明
し、要部は他の部分よりも拡大して示されている。各部
の材質、導電型、及び製造条件等は本実施例の記載に限
定されるものではなく、各々多くの変形が可能であるこ
とは言うまでもない。 ＜公知諸技術との比較検討＞シリコン基板とゲート絶縁
膜界面ばかりでなく、ゲート絶縁膜とゲート電極との間
の界面にも同程度以上の凹凸が存在する。この為、ゲー
ト凹凸による移動度劣化という問題が生じる。例えば、
ジャーナル オブ アプライド フィジックス 第６２
巻、第１０号、４２１２頁、１９８７年（J. Appl. Phy
s.、vol.６２、p.４２１２（１９８７））には、ゲート
凹凸による膜厚ばらつきが、ポテンシャルの変化を引き
起こし、移動度を劣化させるという理論的計算の結果が
示されている。又、日本国、公開公報、特開平１０-２
２３８８８号には、膜厚のばらつきが静電ポテンシャル
を大幅に変化させると理論的に推定して記載されてい
る。
【００３５】しかしながら、従来はゲート絶縁膜が厚か
った為その影響はほとんど問題にならなかった。例え
ば、アイ・イー・イー・イー エレクトロン デバイス
レターズ 第１７巻、１７８頁、１９９６年（IEEE E
lectron Device Letters、vol.１７、p.１７８、１９９
６）などにゲート酸化膜厚が約３ナノメータまでは移動
度が酸化膜厚に依存しないという実験結果が記載されて
いる。実際、量子統計力学を用いた発明者らの詳細な検
討によると、二酸化シリコンゲート絶縁膜の厚さが約３
ナノメータ程度までは、ゲート凹凸による移動度の劣化
は深刻にならないことが確認された。
【００３６】しかし、発明者らの検討によると素子の微
細化が進みゲート酸化膜が薄くなり、かつ、チャネル部
に高電界が印可されるようになるとゲート凹凸によって
移動度が急速に低下することがわかった。図２は印可電
界１ＭＶ／ｃｍにおけるｎ型電界効果トランジスタの移
動度のゲート酸化膜厚依存性を示している。ゲート酸化
膜厚２ナノメータ以下では急激に移動度が低下してい
る。現在使用されている最も薄い二酸化シリコンのゲー
ト絶縁膜の厚さは約２ナノメータである。従って、すで
にゲート凹凸による移動度の劣化が顕在化する領域に入
っているといえる。
【００３７】これらの諸事実から、本願発明が二酸化シ
リコン換算のゲート絶縁膜の厚さ（ｔEOT）が２ｎｍ以
下であるゲート絶縁膜を有する絶縁ゲート型電界効果ト
ランジスタに極めて有用なことが理解されよう。 ＜実施例１＞本例において、（１）二酸化シリコン換算
ゲート絶縁膜厚ｔEOTが２ｎｍ以下となすこと、及び
（２）電界効果トランジスタのチャネル部分の上部に存
在するゲート絶縁膜の物理膜厚の最大値と最小値の差Δ
と物理膜厚の平均値ｔｏｘの比（Δ／ｔｏｘ）が１０％
以下となすことが検証される。
【００３８】更に、電界効果トランジスタのチャネル部
分の上部に存在するゲート絶縁膜の物理膜厚の分散（Δ
RSR）が０.１５εox／εSiO2ｎｍ以下であることが検証
される。
【００３９】上述のゲート凹凸による移動度の劣化を抑
制するためには、ゲート電極が多結晶化することが好ま
しい。このことによって、ゲート絶縁膜の局所的膜厚の
バラツキが増大することを防止しなければならない。そ
の為には、ゲート絶縁膜直上のゲート電極を多結晶化さ
せず非晶質シリコン（非晶質Ｓｉと略記する）に保つこ
とが有効である。
【００４０】発明者等の検討によると、ジシラン（Ｓｉ
2Ｈ6）を用いた減圧化学気相成長法により約４８０℃以
下の温度で形成した膜厚が８ｎｍ以下の極めて薄い非晶
質Ｓｉ膜の結晶化温度は、表面に薄いＳｉＯ2膜がある
場合、通常の約６００℃から約８００℃へと上昇する。
従って、多結晶Ｓｉゲート電極とゲート絶縁膜の間に薄
い非晶質Ｓｉ膜をはさみゲート凹凸を抑えることができ
る。本例ではこの技術をゲート絶縁膜とゲート電極の積
層の場合に応用する。
【００４１】以下、浮遊ゲート電極を有しない絶縁ゲー
ト型電界効果トランジスタにおいて、ゲート絶縁膜直上
のゲート電極を非晶質に保つ事で、ゲート凹凸が小さ
く、従って高移動度を達成した本実施例１について説明
する。
【００４２】図１は本願発明の第一の実施例による完成
した半導体装置の断面図であり、図６及び図７はその製
造工程順に示す装置の断面図である。
【００４３】図６を参酌する。単結晶Ｓｉよりなる半導
体基板１に活性領域を画定する素子間分離絶縁領域（図
示せず）の形成、基板濃度調整用のＰ導電型イオンの注
入と引き延ばし熱処理、及び閾電圧調整用イオン注入と
活性化熱処理を、従来の手法により施した。その後、熱
酸化膜２の膜厚をパラメータとしてそれぞれ１.５ｎ
ｍ、２ｎｍ、３ｎｍ、４ｎｍ、５ｎｍの５種形成した。
尚、前記半導体基板は、面方位（１００）、Ｐ導電型、
直径２０ｃｍである。
【００４４】次に非晶質のＩｎ−Ｓｉｔｕリンドープの
極薄Ｓｉ膜３をジシラン（Ｓｉ2Ｈ6）を用いた減圧化学
気相成長法で２ｎｍ堆積した後、同一の装置で連続して
極薄ＳｉＯ2膜４を０.３ｎｍを堆積した。更に、ゲート
電極５となる１００ｎｍのＩｎ−Ｓｉｔｕリンドープ多
結晶Ｓｉ膜５を形成した。この状態の断面図が図６であ
る。尚、「Ｉｎ−Ｓｉｔｕリンドープ」とは、インプラ
する前にあらかじめリンがドープされてあるという意味
で用いられる用語である。本実施例においては、上記Ｉ
ｎ−Ｓｉｔｕリンドープ多結晶Ｓｉ膜５の形成にモノシ
ラン（ＳｉＨ4）とホスフィン（ＰＨ3）を用い６３０℃
の温度で堆積を行った。上記Ｉｎ−Ｓｉｔｕリンドープ
多結晶Ｓｉ膜５の低抵抗化は、上記のごとく予め不純物
を添加する方法でなくとも良い。例えば、これまでの相
補型ＭＯＳの製法に基づき、所望ゲート電極領域に選択
的にリンを高濃度イオン注入し形成しても何ら問題な
い。
【００４５】続いて、７５０℃の窒素雰囲気中で３０分
の熱処理を行った後、上記Ｉｎ−Ｓｉｔｕリンドープ多
結晶Ｓｉ膜５及び非晶質の極薄Ｓｉ膜３をゲート電極
（５、３）にそれぞれ加工した。ここで、上記極薄Ｓｉ
Ｏ2膜４は膜厚０.３ｎｍと極めて薄く、上記Ｉｎ−Ｓｉ
ｔｕリンドープ多結晶Ｓｉ膜５の粒界成長によりさらに
その膜厚が狭められる。従って、上記極薄ＳｉＯ2膜４
は電気的には絶縁膜として働かず、ゲート容量の低下や
抵抗増大などの電気的な問題は生じない。
【００４６】本例では、Ｉｎ−Ｓｉｔｕリンドープ多結
晶Ｓｉ膜５、極薄ＳｉＯ2膜４、及び薄い非晶質Ｓｉ膜
３の積層体によって、ゲート電極部が構成されている。
そして、前述したように、ゲート絶縁膜２とゲート電極
の多結晶層５の間に薄い非晶質Ｓｉ膜３が配され、ゲー
ト電極自体の多結晶化を防いでいる。
【００４７】次からの工程は図７を参酌する。ゲート電
極部（３、４、５）を所望形状に形成後、この状態より
砒素（Ａｓ）イオンを加速エネルギー３ｋｅＶ、注入量
１×１０15／ｃｍ2の条件で垂直方向からイオン注入
し、浅いソース拡散層６、及び浅いドレイン拡散層７を
形成した。続いて、上記浅いソース拡散層６及び浅いド
レイン拡散層７を包み込むごとく、ボロン（Ｂ）のイオ
ン注入を垂直方向から加速エネルギー１０ｋｅＶ、注入
量４×１０13／ｃｍ2なる条件で実施した。このＰ導電
型領域は、パンチスルー防止のためのもので、Ｐ導電型
パンチスルー防止拡散層８と称する。次に、５０ｎｍ厚
のシリコン酸化膜をプラズマ補助堆積法により、４００
℃の低温で全面に堆積する。そして、異方性ドライエッ
チングにより、ゲート電極部（３、４、５）の側壁部に
のみ選択的に残置させてゲート側壁絶縁膜９とした。上
記ゲート側壁絶縁膜９をイオン注入阻止マスク領域とし
て、Ａｓイオンを加速エンエルギー３０ｋｅＶ、注入量
２×１０15／ｃｍ2の条件で垂直方向からイオン注入
し、Ｎ型高濃度ドレイン拡散層１１及びＮ型高濃度ソー
ス拡散層１０を形成した（図７）。
【００４８】次からの工程は図１を参酌する。続いて、
７５０℃、３００分の窒素アニールで、注入イオンの活
性化熱処理を施こす。そして、コバルト（Ｃｏ）膜をス
パッタリング法により全面に薄く堆積し、５００℃にお
ける短時間アニールによるシリサイド化を施した。未反
応のＣｏ膜を塩酸と過酸化水素水混合液で除去し、Ｓｉ
基板露出部に選択的にＣｏシリサイド膜１２を残置させ
る。この後、短時間熱処理によりＣｏシリサイド膜１２
の低抵抗化を施した。
【００４９】次に、厚いシリコン酸化堆積膜を全面に形
成した後、その表面を化学的機械的研摩により平坦化し
て表面保護絶縁膜１３とした。この表面保護絶縁膜の所
望領域に開口を施してから、配線金属の拡散障壁材とし
ての窒化チタン（ＴｉＮ）膜と配線金属としてのタング
ステン（Ｗ）膜を堆積する。そして、その積層体の平坦
化研摩により、開口部分のみに選択的にＷ膜を残置し
た。その後、所望回路構成に従いアルミニュームを主材
料とする金属膜の堆積とそのパターニングによりドレイ
ン電極１５、及びソース電極１４を含む配線を形成し、
電界効果トランジスタを製造した。この状態の断面図が
図１である。
【００５０】こうして制作した電界効果トランジスタに
関して次の観察を行った。第１は、電界効果トランジス
タの断面を、透過型電子顕微鏡で観測することである。
第２は、ゲート電極３、５及び極薄ＳｉＯ2膜４を除去
した後に、原子間力顕微鏡で詳しくゲート絶縁膜界面を
観測した。この結果、次の事実が明らかになった。
【００５１】第１は、極薄Ｓｉ膜３は非晶質の状態を保
っていた。従って、粒界成長によるゲート凹凸の増大が
抑制されていることが確認された。第２は、極薄ＳｉＯ
2膜４はほとんど確認できなかった。従って、ゲート電
極３とゲート電極５が電気的に接続しており、極薄Ｓｉ
Ｏ2膜４が絶縁膜としてゲート容量を低下させていない
ことも合わせて明らかになった。尚、極薄ＳｉＯ2膜４
は０．１ｎｍより０．５ｎｍ程度の範囲、又非晶質Ｓｉ
層は２ｎｍより８ｎｍ程度の範囲が多くの場合用いられ
る。より具体的な厚さは、製造工程中の熱処理条件を考
慮して設定される。
【００５２】その結果、ゲート絶縁膜である酸化膜の厚
さの局所的バラツキが低く押さえられていることが確認
された。図８は酸化膜の厚み（ｔｏｘ）と電界効果トラ
ンジスタの膜厚の凹凸の振幅（膜厚の分散）ΔRSRの関
係を示す図である。●印は本願発明の特性、■印はこれ
までの技術による結果を示している。図にみられるよう
に、本例では△RSRは平均として約０.０９ｎｍであっ
た。又、相関距離（凹凸の界面に平行方向への広がり）
ΛRSRも約１.４ｎｍであった。一方、従来法により製造
された電界効果トランジスタの膜厚の凹凸の振幅△RSR
が平均として約０.２３ｎｍ、相関距離ΛRSRが約２.２
ｎｍであった。このように、本例では、酸化膜厚の局所
的バラツキがこれまでより低く押さえられていることが
確認された。
【００５３】更に、実施例１に基づく電界効果トランジ
スタは、従来の手法により製造された電界効果トランジ
スタと比較して、最大２０％以上の移動度の上昇が観測
された。図９に酸化膜の厚み（ｔｏｘ）と移動度（μｅ
ｆｆ）との関係の例を示す。図９において、従来法と本
願発明に基づくものとの比較を示している。本願発明
は、特に、ゲート絶縁膜の厚さが、二酸化シリコンに換
算した値が２ｎｍ以下のゲート絶縁型電界効果型トラン
ジスタを問題としており、図９の結果は本願発明の有用
性を検証している。
【００５４】ＳｉＯ2の酸化膜厚が２ｎｍ以下の時に
は、酸化膜厚の局所的バラツキを△RSR≦０.１５ｎｍと
することが望ましい。この条件を図８中に点線で示す。
図８に示すように、本実施例１によって作成された電界
効果トランジスタが、△RSR≦０.１５ｎｍを満足してい
ることがわかる。
【００５５】尚、実施例１に基づくＭＯＳ型電界効果ト
ランジスタのリーク電流は従来法により製造されたＭＯ
Ｓ型電界効果トランジスタと比較して約３０％ほど低減
されており、リーク電流の特性としても優れていること
が明らかになった。
【００５６】実施例１において、ＳｉＯ2酸化膜の厚さ
をパラメータとして試作した。この結果、ＳｉＯ2酸化
膜厚が２ｎｍ以下の時に、顕著な移動度の改善が観測さ
れた。
【００５７】尚、上記ゲート凹凸の振幅△RSRは、電界
効果トランジスタのチャネル部分に存在するゲート絶縁
膜の物理膜厚の最大値と最小値の差△として近似する事
ができる。本実施例１で得られた移動度（μｅｆｆ）と
凹凸の関係を、△／ｔｏｘの関数として図１０に示す。
■印は本願発明の特性、●印はこれまでの技術による結
果を示している。この結果、酸化膜厚の局所的バラツキ
を平均物理膜厚の１０％以内とすると、移動度の劣化を
緩和できることがわかる。図１０に点線でこの条件を示
す。実施例１で得られたゲート絶縁膜はすべての膜厚で
この条件を満たし高移動度を達成する事ができた。従っ
てＳｉＯ2の酸化膜厚が２ｎｍ以下の時には、酸化膜厚
の局所的バラツキを△／ｔｏｘ＜０.１０とすることが
望ましい。 ＜実施例２＞図１１は本願発明の第二の実施例による電
界効果トランジスタの断面図であり、図１２から図１６
がその製造工程順に示した装置の断面図である。
【００５８】実施例２の電界効果トランジスタは、高誘
電率ゲート絶縁膜１６を備えていることを主な特徴とす
る。ここで、高誘電率ゲート絶縁膜１６とは、ＳｉＯ2
ゲート絶縁膜２よりも大きい比誘電率をもつゲート絶縁
膜のことを指す。この高誘電率ゲート絶縁膜の具体例を
掲げれば、Ａｌ2Ｏ3、ＨｆＯ2、ＺｒＯ2、ＴａＯ5、Ｈ
ｆＳｉＯx、ＺｎＳｉＯxなどを挙げることが出来る。
【００５９】図１２を参酌する。まず、単結晶Ｓｉより
なる半導体基板１に、通例の半導体装置にみられる如
く、活性領域を画定する素子間分離絶縁領域（図示せ
ず）の形成、基板濃度調整用のＰ導電型イオンの注入と
引き延ばし熱処理、及び閾電圧調整用イオン注入と活性
化の為の熱処理を従来方法で行う。尚、半導体基板１は
面方位（１００）のＰ導電型シリコンで、その直径は２
０ｃｍを用いた。
【００６０】こうして準備した半導体基板に熱酸化膜１
７を５ｎｍ形成した。次に、上記熱酸化膜１７の上に、
非晶質のノンドープＳｉ膜１８を１５０ｎｍ堆積した
後、５０ｎｍの厚さのシリコン酸化膜を堆積して表面保
護絶縁膜１３を形成した。その後、通例のリソグラフィ
法及びエッチング法を用いて、図１２に示すような形状
のダミーゲート電極１８を形成した（図１２）。
【００６１】ダミーゲート電極１８の形成後、この状態
よりＰイオンを垂直方向からイオン注入し、不純物濃度
が１×１０20／ｃｍ3程度の浅いソース拡散層６、及び
浅いドレイン拡散層７を形成した。続いて、１０５０
℃、１秒の条件で熱処理を施し、注入不純物の活性化を
実施した。続いて、上記浅いソース拡散層６、及び浅い
ドレイン拡散層７を包み込むごとく、Ｂのイオン注入を
施した。このＰ導電型領域はパンチスル−防止のための
Ｐ導電型パンチスルー防止拡散層８とした（図１２）。
【００６２】こうして準備した半導体基体にＳｉ3Ｎ4を
堆積した後、異方性ドライエッチングによりダミーゲー
ト電極１８の側壁部にのみ、選択的に残置させてダミー
ゲート側壁絶縁膜１９とした。上記ダミーゲート側壁絶
縁膜１９をイオン注入阻止マスクとして、不純物濃度が
１×１０20／ｃｍ3程度のＮ型高濃度ドレイン拡散層１
１及びＮ型高濃度ソース拡散層１０を形成した後、１０
５０℃、１秒の条件で注入イオンの活性化熱処理を施し
た（図１３）。
【００６３】続いて、希フッ酸を用いてＳｉＯ2の絶縁
膜１７の露出部を除去した後、コバルト（Ｃｏ）膜をス
パッタリング法により全面に薄く堆積する。そして、当
該積層体を５００℃での短時間アニールにより、Ｃｏ膜
のシリサイド化を施した。未反応のＣｏ膜を塩酸と過酸
化水素水混合液で除去し、Ｓｉ基板露出部に選択的にＣ
ｏシリサイド膜１２を残置させる。そして、短時間熱処
理によりＣｏシリサイド膜１２の低抵抗化を施した（図
１４）。
【００６４】この工程によって、本実施例２では、前記
実施例１のようにゲート絶縁膜２形成後にＣｏシリサイ
ド膜９を形成する工程と比較して、ゲート絶縁膜１６の
形成後の熱処理を減らすことができる。その結果、上記
ゲート絶縁膜１６の膜厚バラツキを低減され、高移動度
の電界効果トランジスタを作成することができる。
【００６５】こうして準備した半導体基板に、厚いシリ
コン酸化膜を堆積した後、その表面を化学的機械的研摩
により平坦化して表面保護絶縁膜を形成する。そして、
８００℃の窒素雰囲気で３０分のアニールを行った。次
に、全面を化学的機械的研摩により平坦化し、ダミーゲ
ート電極１８の上面を露出させた。その後、ダミーゲー
ト電極１８を選択的に除去する。更に、この後、希フッ
酸を用いてＳｉＯ2絶縁膜１７の露出部を除去し、開口
部２０を形成した（図１５）。開口部２０は半導体基板
に達している。
【００６６】本実施例２のようにゲート絶縁膜１６の形
成に先立って、ソース６、１０及びドレイン７、１１上
にＣｏシリサイド膜１２を形成することで、ゲート絶縁
膜２やメタルゲート電極２１に加わる熱負荷を軽減する
ことができる。従って、高品質の高誘電率ゲート絶縁膜
１６となすことが出来、その結果高移動度を達成するこ
とができる。
【００６７】その後、開口部２０に高誘電率ゲート絶縁
膜１６を、化学気相蒸着法によって堆積した。上記高誘
電率ゲート絶縁膜１６としては、Ａｌ2Ｏ3、ＺｒＯ2、
ＨｆＯ2の３種の材料を用いて、それぞれのデバイス特
性の違いを調べた。成膜にあたっては、高誘電率ゲート
絶縁膜１６が非晶質の状態になる条件で堆積した。又、
上記高誘電率ゲート絶縁膜１６の物理膜厚の平均値ｔｏ
ｘは熱処理後にＳｉＯ 2換算の膜厚ｔEOT（ｔEOT＝ｔｏ
ｘ・εｏｘ／εSiO2）が１.５ｎｍとなるように堆積時
間を調整した。ゲート電極形成前の熱処理温度をパラメ
ータとしてそれぞれ７００℃、８００℃、９００℃、１
０００℃の４通りの熱処理を施した。引き続き、開口部
２０に、ゲート電極５となるＩｎ−Ｓｉｔｕリンドープ
多結晶Ｓｉ膜５をモノシラン（ＳｉＨ4）とホスフィン
（ＰＨ3）を用い６３０℃の温度で１００ｎｍの堆積を
行った。続いて、５ｎｍのタングステン・ナイトライド
（ＷＮ x）を反応性スパッタリング法により堆積させて
ＷＮx障壁層２３を形成する。この後、５０ｎｍのタン
グステン（Ｗ）をスパッタリングにより堆積させてタン
グステン・ゲート電極２４を形成した。続いて、通例の
低温での活性化アニールを実施した後、全面を化学的機
械的研摩により平坦化し、埋め込み加工トランジスタ構
造を形成した（図１６）。
【００６８】その後、厚いシリコン酸化堆積膜を全面に
形成して、表面保護絶縁膜１３の所望領域に開口を施し
てから配線金属の拡散障壁材としてのＴｉＮ膜と配線金
属としてのＷ膜を堆積し、その平坦化研摩により開口部
分のみに選択的にＷ膜を残置した。最後に、所望回路構
成に従いアルミニュームを主材料とする金属膜の堆積と
そのパターニングによりドレイン電極１５、ソース電極
１４、及びゲート電極配線２２を含む配線を形成し、電
界効果トランジスタを製造した。この状態の装置の断面
図が図１１である。
【００６９】実施例２の電界効果トランジスタの断面を
透過型電子顕微鏡で詳しくゲート絶縁膜界面を観測し
た。この結果の例を図１７に示す。図１７は絶縁膜の形
成温度と膜厚の凹凸の振幅△RSRの関係を示す。図１７
に見られるように、高誘電率ゲート絶縁膜１６の材料と
熱処理温度に依存して、膜厚の凹凸の振幅△RSRの大き
さが変化することが確認された。図１７中には、それぞ
れの材料によって異なる結晶化温度を矢印で示してあ
る。ゲート電極５の活性化アニールの熱処理温度が、高
誘電率ゲート絶縁膜１６の結晶化温度を超えると膜厚の
凹凸の振幅△RSRが大きくなることがわかる。
【００７０】実施例２の高誘電率ゲート絶縁膜電界効果
トランジスタでは、図１８に例示するように移動度の熱
処理温度依存性が観測された。横軸は絶縁膜の形成温
度、縦軸は移動度μｅｆｆである。この移動度の高誘電
率ゲート絶縁膜１６の材料と熱処理温度に依存性は、図
１７の膜厚の凹凸の振幅ΔRSRの形成温度依存性と対応
している。
【００７１】実施例１で確認されたのと同じ条件、すな
わち、ゲート絶縁膜の物理膜厚の最大値と最小値の差を
Δとして、酸化膜厚の局所的バラツキをΔ／ｔｏｘ＜
０.１０とした条件を図１８中に点線で示す。これよ
り、高誘電率ゲート絶縁膜１６が非晶質の状態を保って
いるか、結晶化があまり進行していない状態で結晶粒が
膜内部に点在しているような場合には、移動度の劣化を
小さく押さえられることがわかる。従って、ゲート絶縁
膜として高誘電率ゲート絶縁膜１６を用いる際にも、酸
化膜厚の局所的バラツキがΔ／ｔｏｘ＜０.１０という
条件を満足するように製造することが望ましい。あるい
は、膜厚の凹凸の振幅ΔRSRを用いて表すと絶縁膜の膜
厚のバラツキをΔRSR＜０.１５・εox／εSiO2ｎｍとい
う条件を満たすように製造することが望ましい。
【００７２】更に、発明者らの検討によると高誘電率の
ゲート絶縁膜１６の材料の誘電率の違いから、誘電率が
大きくなると移動度の劣化が小さくなることが判明し
た。これより、熱酸化膜２を用いる代わりに高誘電率ゲ
ート絶縁膜１６を用いることで、移動度の劣化を少なく
できることが明らかになった。これは、高誘電率ゲート
絶縁膜１６を用いる場合は、ＳｉＯ2換算膜厚が一定の
条件下で従来の熱酸化膜２と比較して、物理膜厚を大き
くすることができる。従って、前記実施例１と本実施例
２で確認された条件を満たしやすくなり、膜厚バラツキ
の移動度劣化へ与える影響を小さくできるためである。
従って、高誘電率ゲート絶縁膜１６を用いる場合は、熱
酸化膜２を用いる場合と比較して、ゆるやかな膜厚バラ
ツキの制御によって移動度劣化を緩和することができ
る。 ＜実施例３＞図１９は本発明の第三の実施例による電界
効果トランジスタの断面図である。ここでは、基板の活
性化熱処理をゲート絶縁膜の形成前に実行して高移動度
を達成した電界効果トランジスタの例について説明す
る。
【００７３】まず、実施例２と同様の工程で図１５に示
すような、ソース６、１０及びドレイン７、１１上にＣ
ｏシリサイド膜１２が形成され、且つチャネル部が開口
された構造を準備する。
【００７４】図１９を参酌する。引き続き、熱酸化膜２
を開口部２０に形成する。熱酸化膜２の膜厚をパラメー
タとして、それぞれ１.５ｎｍ、２ｎｍ、３ｎｍ、４ｎ
ｍ、５ｎｍの５種を形成した。
【００７５】次いで、開口部２０に、ゲート電極５とな
るＩｎ−Ｓｉｔｕリンドープ多結晶Ｓｉ膜５を、モノシ
ラン（ＳｉＨ4）とホスフィン（ＰＨ3）を用い６３０℃
の温度で１００ｎｍの堆積を行った。続いて、５ｎｍの
タングステン・ナイトライド（ＷＮｘ）を反応性スパッ
タリング法により堆積させてＷＮｘ障壁層２３を形成し
た後、５０ｎｍのタングステンＷをスパッタリングによ
り堆積させてＷゲート電極２４を形成した。続いて、低
温活性化アニールを実施した後、全面を化学的機械的研
摩により平坦化し、埋め込み加工トランジスタ構造を形
成した。
【００７６】その後、厚いシリコン酸化堆積膜を全面に
形成して、表面保護絶縁膜１３の所望領域に開口を施し
てから、配線金属の拡散障壁材としてのＴｉＮ膜と配線
金属としてのＷ膜を堆積し、その平坦化研摩により開口
部分のみに選択的にＷ膜を残置した。最後に、所望回路
構成に従いアルミニュームを主材料とする金属膜の堆積
とそのパターニングによりドレイン電極１５、ソース電
極１４、及びゲート電極配線２２を含む配線を形成し、
電界効果トランジスタを製造した図１９がこの状態を示
す図である。
【００７７】実施例３の電界効果トランジスタの断面を
透過型電子顕微鏡で詳しくゲート絶縁膜界面を観測し
た。すると、前記実施例１に記載したように従来法によ
り製造された電界効果トランジスタの膜厚の凹凸の振幅
ΔRSRが約０.２３ｎｍ、 相関距離LRSRが約２.２ｎｍで
あったのに対し、本実施例３に基づく電界効果トランジ
スタ図１９ではΔRSRが約０.１５ｎｍ、ΛRSRが約１.７
ｎｍとなり、確かに酸化膜厚の局所的バラツキが低く押
さえられていることが確認された。これは、基板の活性
化熱処理をゲート絶縁膜の形成前に実行することで、ゲ
ート絶縁膜形成後の熱処理を緩和することができたため
に、ゲート電極５の多結晶化に伴うゲート凹凸増大の問
題を緩和することができたためである。
【００７８】この結果、上記製造工程を経て製造された
本実施例３に基づく電界効果トランジスタにおいては、
従来の手法により製造された電界効果トランジスタと比
較して、移動度の上昇が見られる。図２０に例示するよ
うに、最大１０％以上の移動度の上昇が観測された。図
２０において、■印は本願発明の特性、●印はこれまで
の技術による結果を示している。従って、ダミー・ゲー
ト構造を用いて電界効果トランジスタを製造すると、ゲ
ート絶縁膜の膜厚の均一性が向上し従って高移動度を達
成することが明らかとなった。従来、ダミー・ゲート構
造は、高温熱処理に弱い高誘電率ゲート絶縁膜１６を用
いる際に有効であると考えられていた。しかしながら、
本発明によると熱酸化膜２をゲート絶縁膜として用いる
際にも、熱処理温度を低減できるためゲート電極の粒界
成長を抑制する事ができ極めて均一性の優れたゲート絶
縁膜を作成することが判明した。従って、ＳｉＯ2やシ
リコン酸窒化膜を用いる場合にもダミー・ゲート構造を
用いた低温熱処理を通して電界効果トランジスタを作成
することが、高移動度を達成する上で有効である。
【００７９】尚、本実施例３に基づく電界効果トランジ
スタでは容量-電圧特性にゲート電極の空乏化に伴う容
量低下がおこらないため、従来の多結晶Ｓｉを用いた電
界効果トランジスタと比較してＳｉＯ2換算膜厚が０.４
ｎｍ程度小さくなることも合わせて明らかとなった。従
って、容量特性の観点からも、本実施例３に基づく電界
効果トランジスタが優れていることが判明した。 ＜実施例４＞図２１は本発明の第四の実施例による電界
効果トランジスタを示す完成断面図である。ここでは、
ゲート絶縁膜直上のゲート電極に金属を用いて、更に、
ゲート絶縁膜に高誘電率材料を用いる事で、高品質のゲ
ート絶縁膜を形成し高移動度を達成した第四の実施例に
ついて説明する。
【００８０】まず実施例２と同様の工程で図１５に示す
ような、ソース６、１０及びドレイン７、１１上にＣｏ
シリサイド膜１２が形成され、チャネル部が開口された
構造を作製する。その後、開口部２０に高誘電率ゲート
絶縁膜１６を、化学気相蒸着法によって堆積した。上記
高誘電率ゲート絶縁膜１６としては、Ａｌ2Ｏ3を用い
た。本実施例では、上記高誘電率ゲート絶縁膜１６とし
ては、Ａｌ2Ｏ3を用いたが、他の材料、好ましくは粒界
成長が少なく高誘電率の材料を用いる事が好ましい。ま
た、上記高誘電率ゲート絶縁膜１６の物理膜厚の平均値
ｔｏｘは熱処理後にＳｉＯ2換算膜厚（ｔEOT）が１.５
ｎｍ、２ｎｍ、２.５ｎｍ、３ｎｍの４種となるように
それぞれ堆積時間と熱処理温度を最適化した。尚、前述
のように、ｔEOT＝ｔｏｘ・εｏｘ／εSiO2である。
【００８１】引き続き、開口部２０に、メタルゲート電
極２１となる窒化タンタル（ＴａＮ）を窒素雰囲気中で
反応性スパッタリング法を用いて１５０ｎｍ蒸着した。
本実施例４では、ゲート絶縁膜としてＴａＮを用いた
が、他の金属、好ましくは高融点材料で粒界成長のおこ
る温度が、引き続き行われる配線工程の最高温度より高
い材料を用いても差し支えない。
【００８２】その後、厚いシリコン酸化堆積膜を全面に
形成した後、全面を化学的機械的研摩により平坦化し、
埋め込み加工トランジスタ構造を形成した。そして、表
面保護絶縁膜１３の所望領域に開口を施してから、配線
金属の拡散障壁材としてのＴｉＮ膜と配線金属としての
タングステン（Ｗ）膜を堆積し、その平坦化研摩により
開口部分のみに選択的にＷ膜を残置した。最後に、所望
回路構成に従いアルミニュームを主材料とする金属膜の
堆積とそのパターニングによりドレイン電極１５、ソー
ス電極１４、及びゲート電極配線２２を含む配線を形成
し、電界効果トランジスタを製造した（図２１）。
【００８３】上記製造工程を経て製造された本実施例４
に基づく電界効果トランジスタの断面を、透過型電子顕
微鏡で詳しくゲート絶縁膜界面を観測した。この結果次
の事実が判明した。前記実施例１に記載したように、従
来法により製造された電界効果トランジスタの膜厚の凹
凸の振幅（ΔRSR）が約０.２３ｎｍ、相関距離
（ΛRS R）が約２.２ｎｍであったのに対し、本実施例４
に基づく電界効果トランジスタ（この構造は図２１に示
される）ではΔRSRが約０.１７ｎｍ、ΛRSRが約１.８ｎ
ｍとなった。このように、本願発明では、確かに酸化膜
厚の局所的バラツキが低く押さえられていることが確認
された。これは、ゲート電極５に多結晶Ｓｉを用いるか
わりにメタルゲート電極２１を用いることで、ゲート電
極５の多結晶化に伴うゲート凹凸増大の問題を回避する
ことができたためである。又、前記実施例３で示したゲ
ート凹凸と同程度の値を得た事から、ゲート絶縁膜をＳ
ｉＯ2ゲート絶縁膜２から高誘電率ゲート絶縁膜１６へ
変えても、メタルゲート電極２１を用いることでのゲー
ト凹凸の緩和が、同程度に期待できることが判明した。
【００８４】この結果、例えば、反転層に１ＭＶ／ｃｍ
の電界が界面と垂直方向へ印加された時の移動度（μｅ
ｆｆ）の値が、従来の手法により製造された電界効果ト
ランジスタと比較して、上記製造工程を経て製造された
本実施例４に基づく電界効果トランジスタでは、最大１
５％以上向上した。図２２がゲート絶縁膜１６の物理膜
厚の平均値ｔｏｘと移動度との関係の例を示す図であ
る。■印は本願発明の特性、●印はこれまでの技術によ
る結果を示している。
【００８５】このように、メタルゲート電極２１と高誘
電率ゲート絶縁膜１６を用いて電界効果トランジスタを
製造すると、ゲート絶縁膜の膜厚の均一性が向上し従っ
て高移動度を達成することが明らかとなった。
【００８６】尚、本実施例４に基づく電界効果トランジ
スタでは容量−電圧特性にゲート電極の空乏化に伴う容
量低下がおこらないため、従来の多結晶Ｓｉゲート電極
５を用いた電界効果トランジスタと比較してＳｉＯ2換
算膜厚が０.４ｎｍ程度小さくなることも合わせて明ら
かとなった。従って、容量特性の観点からも、本実施例
４に基づく電界効果トランジスタが優れていることが判
明した。
【００８７】以上、諸実施の形態を示したが、本願発明
によれば、ＳｉＯ2換算膜厚２ｎｍ以下の電界効果トラ
ンジスタの膜厚バラツキを低減させることで高移動度の
電界効果トランジスタを製造できる。従って微細電界効
果トランジスタにおいて、ドレイン電流の大電流化を達
成することができる。特に、本発明によればＮＭＯＳと
同様にＰＭＯＳの大電流化にも有効である。従ってＣＭ
ＯＳの大電流化を、膜厚バラツキ制御のための工程を追
加するだけで廉価に達成することができる。
【００８８】又、本願発明によれば、高誘電率のゲート
絶縁膜を用いる際にも膜厚バラツキを原子スケールで制
御することで移動度の劣化を抑制し高移動度、従って大
電流化を達成することができる。
【００８９】
【発明の効果】本願発明は、極薄ゲート絶縁膜を用いた
高移動度の電界効果トランジスタを提供する事が出来
る。更に、本願発明は、極薄ゲート絶縁膜を用いた電界
効果トランジのキャリア移動度の劣化の小さいゲート絶
縁膜／ゲート電極積層構造を提供する事が出来る。
【図面の簡単な説明】
【図１】図１は本発明の第１の実施例による絶縁ゲート
型電界効果トランジスタの断面図である。
【図２】図２は移動度の絶縁膜の膜厚依存性の例を示す
図である。
【図３】図３は移動度の絶縁膜の膜厚バラツキの振幅依
存性の例を示す図である。
【図４】図４は絶縁ゲート型電界効果トランジスタの断
面図である。
【図５】図５は移動度の絶縁膜の膜厚バラツキの相関距
離依存性を示す図である。
【図６】図６は第１の実施例による絶縁ゲート型電界効
果トランジスタの製造工程順に示す装置の断面図であ
る。
【図７】図７は第１の実施例による絶縁ゲート型電界効
果トランジスタの製造工程順に示す装置の断面図であ
る。
【図８】図８は第１の実施例における移動度の絶縁膜の
膜厚依存性を示す図である。
【図９】図９は第１の実施例におけるゲート絶縁膜の物
理膜厚の平均値と移動度の関係の例を示す図である。
【図１０】図１０は第１の実施例における酸化膜厚の局
所的バラツキと移動度との関係を示す図である。
【図１１】図１１は第２の実施例による高誘電率ゲート
絶縁膜電界効果トランジスタの断面図である。
【図１２】図１２は第２の実施例による高誘電率ゲート
絶縁膜電界効果トランジスタの製造工程順に示す装置の
断面図である。
【図１３】図１３は第２の実施例による高誘電率ゲート
絶縁膜電界効果トランジスタの製造工程順に示す装置の
断面図である。
【図１４】図１４は第２の実施例による高誘電率ゲート
絶縁膜電界効果トランジスタの製造工程順に示す装置の
断面図である。
【図１５】図１５は第２の実施例による高誘電率ゲート
絶縁膜電界効果トランジスタの製造工程順に示す装置の
断面図である。
【図１６】図１６は第２の実施例による高誘電率ゲート
絶縁膜電界効果トランジスタの製造工程順に示す装置の
断面図である。
【図１７】図１７は第２の実施例による高誘電率ゲート
絶縁膜電界効果トランジスタのゲート絶縁膜厚の凹凸と
の関係を示す図である。
【図１８】図１８は第２の実施例における移動度の熱処
理温度依存性を示す図である。
【図１９】図１９は第３の実施例による電界効果トラン
ジスタの断面図である。
【図２０】図２０は第３の実施例における移動度の絶縁
膜厚依存性を示す図である。
【図２１】図２１は第４の実施例による電界効果トラン
ジスタの断面図である。
【図２２】図２２は第４の実施例における移動度のＳｉ
Ｏ2換算膜厚依存性を示す図である。
【符号の説明】
１…半導体基板、２…ゲート絶縁膜、３…非晶質ゲート
電極、４…極薄ＳｉＯ2膜、５…多結晶Ｓｉゲート電
極、６…浅いソース拡散層、７…浅いドレイン拡散層、
８…パンチスルー防止拡散層、９…ゲ−ト側壁絶縁膜、
１０…高濃度ソース拡散層、１１…高濃度ドレイン拡散
層、１２…シリサイド膜、１３…表面保護絶縁膜、１４
…ソース電極、１５…ドレイン電極、１６…高誘電率ゲ
ート絶縁膜、１７…熱酸化膜、１８…ダミーゲート電
極、１９…ダミー・ゲ−ト側壁絶縁膜、２０…開口部、
２１…メタルゲート電極、２２…ゲート電極配線、２３
…障壁層、２４…ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 尾内 享裕 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 峰 利之 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 4M104 AA01 BB01 BB20 BB32 BB40 CC05 DD03 DD04 DD37 DD42 DD45 DD55 DD84 EE03 EE08 EE16 GG09 GG10 GG14 5F048 AA08 AB03 AC01 BA01 BB05 BB13 BB16 BC05 BC06 BF06 DA23 5F140 AA00 AA01 AB03 BA01 BD11 BD12 BD13 BE07 BE16 BF01 BF04 BF10 BF13 BF20 BF21 BF24 BF27 BF35 BF60 BG03 BG12 BG14 BG32 BG35 BG40 BG52 BG53 BH15 BH35 BJ08 BJ11 BJ17 BJ20 BJ27 BK02 BK05 BK13 BK21 BK29 BK34 BK38 BK39 CA03

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 二酸化シリコンの比誘電率をεSiO2と
    し、ゲート絶縁膜の比誘電率をεoxとするときに、前記
    ゲート絶縁膜の物理膜厚の平均値をｔoxとして、式ｔ
    EOT＝ｔox・εox／εSiO2で与えられる二酸化シリコン
    換算のゲート絶縁膜厚（ｔEOT）が２ｎｍ以下であるゲ
    ート絶縁膜を有し、且つ電界効果トランジスタのチャネ
    ル部分の上部に存在するゲート絶縁膜の物理膜厚の最大
    値と最小値の差（Δ）と該物理膜厚の平均値（ｔox）の
    比（Δ／ｔox）が１０％以下であることを特徴とする絶
    縁ゲート型電界効果トランジスタ。
  2. 【請求項２】 半導体基板に複数の絶縁ゲート型電界効
    果トランジスタを有し、且つ前記複数の絶縁ゲート型電
    界効果トランジスタの内の少なくとも一つが、二酸化シ
    リコンの比誘電率をεSiO2とし、ゲート絶縁膜の比誘電
    率をεoxとするときに、前記ゲート絶縁膜の物理膜厚の
    平均値をｔoxとして、式ｔEOT＝ｔox・εo x／εSiO2で
    与えられる二酸化シリコン換算のゲート絶縁膜厚（ｔ
    EOT）が２ｎｍ以下であるゲート絶縁膜を有し、且つ電
    界効果トランジスタのチャネル部分の上部に存在するゲ
    ート絶縁膜の物理膜厚の最大値と最小値の差（Δ）と該
    物理膜厚の平均値（ｔox）の比（Δ／ｔox）が１０％以
    下である絶縁ゲート型電界効果トランジスタであること
    を特徴とする半導体装置。
  3. 【請求項３】 二酸化シリコンの比誘電率をεSiO2と
    し、ゲート絶縁膜の比誘電率をεoxとするときに、ゲー
    ト絶縁膜の物理膜厚の平均値をｔoxとして、式ｔEO T＝
    ｔox・εox／εSiO2で与えられる二酸化シリコン換算の
    ゲート絶縁膜厚（ｔE OT）が２ｎｍ以下であるゲート絶
    縁膜を有し、１ヶの電界効果トランジスタのチャネル部
    分の上部に存在するゲート絶縁膜の物理膜厚の分散（Δ
    RSR）が０.１５・εox／εSiO2ｎｍ以下であることを特
    徴とする絶縁ゲート型電界効果トランジスタ。
  4. 【請求項４】 半導体基板に複数の絶縁ゲート型電界効
    果トランジスタを有し、且つ前記複数の絶縁ゲート型電
    界効果トランジスタの内の少なくとも一つが、二酸化シ
    リコンの比誘電率をεSiO2とし、ゲート絶縁膜の比誘電
    率をεoxとするときに、ゲート絶縁膜の物理膜厚の平均
    値をｔoxとして、式ｔEOT＝ｔox・εox／εSiO2で与え
    られる二酸化シリコン換算のゲート絶縁膜厚（ｔEOT）
    が２ｎｍ以下であるゲート絶縁膜を有し、１ヶの電界効
    果トランジスタのチャネル部分の上部に存在するゲート
    絶縁膜の物理膜厚の分散（ΔRSR）が０.１５・εox／ε
    SiO2ｎｍ以下である絶縁ゲート型電界効果トランジスタ
    であることを特徴とする半導体装置。
  5. 【請求項５】 電界効果トランジスタのチャネル部分に
    存在するゲート絶縁膜の物理膜厚の相関関数を最小二乗
    法によりガウス分布でフィッティングすることにより得
    られるゲート凹凸の相関距離ΛRSRの値がΛRSR＜１.０
    ｎｍまたはΛRSR＞２.５ｎｍであることを特徴とする絶
    縁ゲート型電界効果トランジスタ。
  6. 【請求項６】 半導体基板に複数の絶縁ゲート型電界効
    果トランジスタを有し、且つ前記複数の絶縁ゲート型電
    界効果トランジスタの内の少なくとも一つが、電界効果
    トランジスタのチャネル部分に存在するゲート絶縁膜の
    物理膜厚の相関関数を最小二乗法によりガウス分布でフ
    ィッティングすることにより得られるゲート凹凸の相関
    距離ΛRSRの値がΛRSR＜１.０ｎｍまたはΛRSR＞２.５
    ｎｍである絶縁ゲート型電界効果トランジスタであるこ
    とを特徴とする半導体装置。
  7. 【請求項７】 二酸化シリコンの比誘電率（εSiO2）よ
    り大きい比誘電率（εox）をもつ高誘電率材料により形
    成された高誘電率ゲート絶縁膜を有し、前記高誘電率ゲ
    ート絶縁膜が非晶質の状態を保持しているか、又は、結
    晶粒が前記高誘電率ゲート絶縁膜内部に点在しているこ
    とを特徴とする絶縁ゲート型電界効果トランジスタ。
  8. 【請求項８】 浮遊ゲート電極を有しない絶縁ゲート型
    電界効果トランジスタのうち、ゲート絶縁膜直上に平均
    物理膜厚が８ｎｍ以下の非晶質Ｓｉ膜が形成されている
    ことを特徴とする絶縁ゲート型電界効果トランジスタ。
  9. 【請求項９】 第一導電型である半導体基板の主表面領
    域の一部に、第一の絶縁膜を介して第一のゲート電極を
    形成する工程、上記半導体基板中に第二導電型を有する
    高濃度不純物領域を注入して活性化熱処理をする工程、
    全面を第二の絶縁膜で覆った後に該第二の絶縁膜の表面
    を平坦化して上記第一のゲート電極の表面を露出する工
    程、上記第一のゲート電極と第一の絶縁膜を除去する工
    程、ゲート絶縁膜として二酸化シリコンあるいはシリコ
    ン酸窒化膜を形成する工程、ゲート電極として多結晶Ｓ
    ｉを形成する工程を、順次有することを特徴とする絶縁
    ゲート型電界効果トランジスタの製造方法。
  10. 【請求項１０】 ゲート絶縁膜形成後の最高熱処理温度
    が、前記ゲート絶縁膜材料の結晶化温度よりも低いこと
    を特徴とする絶縁ゲート型電界効果トランジスタの製造
    方法。
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