TWI411107B - 高效能金氧半場效電晶體 - Google Patents

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Description

高效能金氧半場效電晶體
本發明係關於半導體結構及其製造方法。本發明尤其是關於顯現高效能及改善短通道效應之金氧半場效電晶體(MOSFET)。本發明半導體結構亦具有改良的反轉次臨界斜率或次臨界擺幅。於另一方面，本發明亦提供製造此類MOSFET之方法。
場效電晶體(FETs)為今日積體電路的基礎建構塊。此類電晶體可形成於傳統塊基板(例如矽)或絕緣層上半導體(SOI)基板。
目前技術水平之金氧半(MOS)電晶體，是藉由沉積閘極堆疊材料於閘介電質及基板上而形成。一般而言，MOS電晶體製造程序實施微影及蝕刻製程來界定導電(例如多晶矽)閘極結構。熱氧化閘極結構及基板，而後用佈植形成源極/汲極延伸。有時候利用間隙壁執行佈植，以於閘極及佈植接面產生特定距離。於某些例子中，例如於製造n-FET裝置中，n-FET裝置的源極/汲極延伸利用比p-FET裝置還薄的間隙壁來植入。
較厚的間隙壁通常於源極/汲極延伸已佈植後形成。然後利用較厚的間隙壁，來執行深源極/汲極佈植。執行高溫退火以活化接面，而後通常矽化源極/汲極及閘極頂部。矽化物形成典型需要沉積耐火金屬於含矽基板上，接著進行產生矽化物材料的製程。矽化製程形成接到深源極/汲極區域及閘極導體之低電阻接觸。
高整合密度可降低製造成本。為了能製造比當前可行還更高整合密度之積體電路(ICs)，例如記憶體、邏輯、及其他裝置，必須發現進一步縮小場效電晶體(FETs)(例如金氧半場效電晶體)尺寸的方法。縮小電晶體尺寸容許改良效能及精簡度，但是此類縮小卻有一些裝置及良率衰退效應。可藉由減少線寬(即通道長度)，降低閘氧化物厚度，以及減少源極/汲極延伸電阻，來得到高效能MOSFET的世代改良。越小的電晶體線寬，導致源極與汲極間越少的距離。如此造成互補金氧半(CMOS)電路較快的切換速度。
可惜地，降低電晶體通道長度，亦增加在長通道電晶體中相對不重要的短通道效應以及「邊緣效應」。短通道效應在眾中多方面中，其中之一範例為增加了當電晶體在「關」或非導電狀態時之源極到汲極的漏電流，此乃由於相對於較短的通道長度加大了汲極到主體及源極到汲極接面空乏區。此外，亦不利地影響電晶體效能之邊緣效應之一為閘極到源極/汲極電容。部份的寄生凸緣電容可經由電晶體增益因子有效地增加，且熟知為米勒(Miller)電容。於CMOS應用中，米勒電容為閘極到汲極電容的放大。
於半導體工業已知環佈植可用於控制短通道效應。雖然環佈植有助於控制短通道效應，但是反轉層中呈現的環佈植使反轉層中的載子遷移率降低並常降低裝置效能。隨著閘極長度越短，典型需要較高濃度的環佈植，而增加了關於環佈植前述的問題。
綜觀上述，需要提供一種顯現高效能及改善短通道效應之新穎改良的MOSFET結構。
於本發明之一方面，提供顯現高效能及改善短通道效應之半導體結構。再者，本發明之半導體結構具有改良的反轉次臨界斜率。「反轉次臨界斜率」意味閘電極對源極/汲極電流有較佳的控制。
尤其是本發明提供一種金氧半場效電晶體(MOSFET)，其包含低濃度的環佈植於結構的反轉層中，於本發明之反轉層，為形成於半導體基板部份頂上之磊晶半導體層。
本發明結構亦包含第一導電型之井區於反轉層之下，其中井區具有中央部份以及兩個水平鄰接的端部，中央部份具有比兩個水平鄰接的端部還高的第一導電型摻雜質濃度。這樣的井區可稱為非一致超陡峭逆行井。本發明結構中有井區(即非一致超陡峭逆行井)呈現，而改善了結構的短通道效應。
一般而言，本發明包含一種半導體結構，其包含：一半導體基板，具有至少一溝渠隔離區域於其中；一磊晶半導體層，鄰接半導體基板之表面；至少一閘極堆疊，從下到上包含閘介電質、第一閘電極部份、以及第二閘電極部份，位於磊晶半導體層之部份上；以及一第一導電型之井區，位於磊晶半導體層之下，其中井區具有中央部份以及兩個水平鄰接的端部，中央部份具有比兩個水平鄰接的端部還高的第一導電型摻雜質之濃度，且其中兩個端部各具有外邊緣與不同於第一導電型之第二導電型之源極/汲極擴散區域接觸，且其中中央部份位於至少一閘極堆疊之下。
於本發明中，第一導電型之井區可包含n型摻雜質或p型摻雜質，而第二導電型之源極/汲極擴散區域具有相反的導電型。因此，舉例而言，當第一導電型之井區包含n型摻雜質，則源極/汲極擴散區域包含p型摻雜質。類似地，當第一導電型之井區包含p型摻雜質，則n型摻雜質呈現於源極/汲極擴散區域中。
如上所述，井區之中央部份具有比兩個水平鄰接的端部還高的第一導電型摻雜質之濃度；井區之兩個水平鄰接的端部亦包含第一導電型摻雜質。較佳地，中央部份具有摻雜質濃度約1018 至約1019 原子/cm3 ，而井區之兩個水平鄰接的端部具有摻雜質濃度約5x1017 至約5x1018 原子/cm3 。於本發明更佳實施例中，中央部份具有摻雜質濃度約2x1018 至約7x1018 原子/cm3 ，而井區之兩個水平鄰接的端部具有摻雜質濃度約1018 至約3x1018 原子/cm3 。
觀察到本發明井區之中央部份與兩個水平鄰接的端部間之介面，具有突然改變的(即超陡峭的)第一導電型摻雜質濃度。典型地，前述介面之摻雜質濃度每約5至約10nm有約10之變化因子。
於本發明實施例，半導體結構更包含源極/汲極延伸區域於磊晶半導體層內，各源極/汲極延伸區域之部份位於垂直鄰接井區之兩個端部之每個的上表面。
於本發明另一實施例，半導體結構更包含半導體合金層於各源極/汲極延伸區域之中及/或之上。典型地，半導體合金層為金屬矽化物，例如矽化鎳、矽化鈦、或矽化鈷。
於本發明又另一實施例，半導體合金層(例如金屬矽化物)位於第二閘電極部份之上表面上。
於本發明再另一實施例，至少一閘極堆疊包含至少一間隙壁，位於第一及第二閘電極部份之側壁上。至少一間隙壁典型位於閘介電質之表面上。
於本發明一較佳實施例，提供一種半導體結構，其包含：一含矽半導體基板，具有至少一溝渠隔離區域於其中；一磊晶矽層，鄰接含矽半導體基板之表面；至少一閘極堆疊，從下到上包含閘介電質、金屬閘電極部份、以及多晶矽閘電極部份，位於磊晶矽層之部份上；以及一第一導電型之井區，位於磊晶矽層之下，其中井區具有中央部份以及兩個水平鄰接的端部，中央部份具有比兩個水平鄰接的端部還高的第一導電型摻雜質之濃度，且其中兩個端部各具有外邊緣與不同於第一導電型之第二導電型之源極/汲極擴散區域接觸，且其中中央部份位於至少一閘極堆疊之下。於本發明另一實施例，提供一種製造上述半導體結構之方法。本發明方法包含以下步驟：提供半導體結構，具有氧化層以及至少一圖案化材料堆疊於半導體基板之主動區域上，半導體基板具有至少一溝渠隔離區域延伸於氧化層之上；執行傾角佈植程序，形成第一導電型之井區於半導體基板內於與氧化層之介面，其中井區具有中央部份以及兩個水平鄰接的端部，中央部份具有比兩個水平鄰接的端部還高的第一導電型摻雜質之濃度；移除至少一圖案化材料堆疊之下部，同時保有至少一圖案化材料堆疊之上部；移除氧化層，以暴露主動區域內之半導體基板；形成磊晶半導體層於暴露的半導體基板上；形成閘介電質於磊晶半導體層上且於至少一圖案化材料堆疊之上部暴露的側壁及底壁上；形成第一閘電極部份於磊晶半導體層之表面上，其中第一閘電極部份之頂表面鄰接位於至少一圖案化材料堆疊之上部之底壁上的閘介電質；移除至少一圖案化材料堆疊之上部，及位於至少一圖案化材料堆疊之上部之側壁及底壁上的閘介電質；以及形成第二閘電極部份於第一閘電極部份之上表面上。
本發明方法亦包含形成源極/汲極延伸區域於磊晶半導體層未被第一及第二閘電極部份保護之部份中。
在形成源極/汲極延伸區域後，本發明方法更包含形成至少一間隙壁於第一及第二閘電極部份暴露的側壁上。
在形成至少一間隙壁後，本發明方法更包含形成源極/汲極擴散區域於半導體基板及磊晶半導體層內。
在形成源極/汲極擴散區域後，本發明方法更包含形成金屬半導體合金層至少於源極/汲極擴散區上。於第二閘電極部份包括含矽導電材料的實施例中，金屬半導體合金層亦可形成於第二閘電極部份上。
參考以下說明及伴隨圖式，將詳細說明本發明提供顯現高效能及改良短通道效應之半導體結構及其製造方法。應注意本案所提供之圖式謹作為說明目的，因此圖式並未依比例繪示。
於以下說明中，提供許多特定細節，例如特定結構、組件、材料、尺寸、製程步驟、以及技術，以提供對本發明的完整了解。然而，熟此技藝者應知本發明可不以這些特定細節實施。於其他實施例，不詳細說明熟知的結構或製程步驟，以免模糊本發明。
應了解當元件為層、區域、或基板且表示在另一元件”之上”或”上方”時，其可直接於另一元件上或可能有中介元件。相對地，當元件表示為”直接在上”或”直接在上方”即無中介元件。亦應了解當元件表示為與另一元件”連接”或”耦接”，其可直接與另一元件連接或耦接，或者可能有中介元件。相對地，當元件表示為與另一元件”直接連接”或”直接耦接”，即無中介元件。
在詳細討論本發明之前，應注意有時本發明伴隨圖式會顯示不同的視角。在顯示不同視角時，圖式中標號「A」為結構上視圖，圖式中標號「B」為上視圖中A-A切線之截面圖，即裝置主動區之截面圖，圖式中標號「C」為上視圖中B-B切線之截面圖，即結構淺溝渠隔離之截面圖。當無標號A、B、或C時，圖式為結構主動區域之截面圖。
如上所述，本發明提供一種半導體結構，其包含第一導電型之井區於反轉層之下，例如磊晶半導體層，其位於半導體基板之表面上。本發明之井區具有中央部份以及兩個水平鄰接的端部。中央部份具有比兩個水平鄰接的端部還高的第一導電型摻雜質濃度。這樣的井區可稱為非一致超陡峭逆行井。本發明結構中有井區(即非一致超陡峭逆行井)呈現，而改善了結構的短通道效應。
參考圖1，顯示本發明之半導體結構。具體而言，圖1顯示本發明半導體結構100，其包含具有至少一淺溝渠隔離102於其中之半導體基板12。磊晶半導體層34鄰接半導體基板12之表面，於圖式中並未特別標示磊晶半導體層，因其包含裝置通道106、延伸區域44、以及金屬半導體合金層50。磊晶半導體層34位於閘極堆疊104之下的部份，作為本發明的通道106。應注意，雖然顯示及說明單一閘極堆疊，當呈現複數個閘極堆疊時，本發明亦作用良好。
如圖1所示，至少一閘極堆疊104從下到上包含閘介電質36、第一閘電極部份38、以及第二閘電極部份42，位於磊晶半導體層34之一部份上。閘極堆疊104更包含至少一間隙壁106於第一及第二閘電極部份暴露的側壁上。
第一導電型之井區32位於磊晶半導體層34之下，井區32鄰接磊晶半導體層34之下表面。井區32具有平摻雜質輪廓，且具有中央部份32c以及位於中央部份32c左右的兩個水平鄰接的端部32a及32b。中央部份32c具有比兩個水平鄰接的端部32a及32b還高的第一導電型摻雜質之濃度。兩個端部32a及32b各具有外邊緣E與不同於第一導電型之第二導電型之源極/汲極擴散區域48接觸。源極/汲極擴散區域48位於至少一閘極堆疊104之足印，且於磊晶半導體層34及半導體基板12內。如圖所示，井區32之中央部份32c位於閘極堆疊104之下，尤其是中央部份32c位於裝置通道106之下。
圖1亦包含源極/汲極延伸區域44，其位於磊晶半導體層34內，於圖式中並未特別標示磊晶半導體層，因其包含裝置通道106、延伸區域44、以及金屬半導體合金層50。如圖所示，源極/汲極延伸區域44的某些部份可延伸於本發明井區32之兩個端部32a及32b之上表面上或以上。金屬半導體合金層50及50’亦顯示於圖1。
參考圖2-15，其顯示用於本發明製造圖1所示之結構之基本製程步驟。圖2顯示用於本發明之初始結構10。初始結構10包含半導體基板12、氧化層14於半導體基板12上、SiGe層16於氧化層14之表面上、以及第一氮化層18於SiGe層16之表面上。初始結構10亦包含圖案化光阻20於第一氮化層18之表面上。應注意，圖案化光阻20的寬度界定本發明半導體結構之主動區域AA。
圖2所示之初始結構10由熟此技藝者所熟知的材料製成。再者，使用習知技術來製造。舉例而言，半導體基板12包含任何半導體材料，包含如Si、Ge、SiGe、SiC、SiGeC、Ga、GaAs、InAs、InP、以及任何其他III/V或II/VI族化合物半導體。半導體基板12可為層狀基板，例如Si/SiGe、Si/SiGeC、或絕緣層上半導體(SOI)。當使用SOI基板時，例如埋式氧化層或埋式氮化層之埋式絕緣層位於上及下半導體層之間。埋式絕緣層可為連續的，或可為不連續的。於本發明某些實施例，半導體基板12為含矽基板，即包含矽的半導體材料。半導體基板12可為摻雜的、未摻雜的、或含有摻雜區域及/或表面與未摻雜區域及/或表面。
半導體基板12可為應變的、未應變的、或含有應變區域與未應變區域於其中。半導體基板12可具有單一晶向，或可為具有至少兩個表面區域有著不同晶向之混合晶向半導體基板。
接著，利用任何習知沉積製程，例如化學氣相沉積(CVD)、電漿強化化學氣相沉積(PECVD)、原子層或脈衝式沉積(ALD或ALPD)、蒸鍍、反應式濺鍍、化學溶液沉積、或其他類似的沉積製程，形成氧化層14於半導體基板12的表面。選替地，氧化層14可用熱氧化製程形成。前述技術的組合亦可用以形成氧化層14。
氧化層14典型但非絕對為半導體材料的氧化物。於本發明一實施例中，氧化層為氧化矽。氧化層14的厚度可視用以形成的技術而變化。氧化層14的厚度典型約5至約50nm，而更典型厚度為約10至約20nm。
在形成氧化層14於半導體基板12後，利用任何習知沉積製程，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、或蒸鍍，形成SiGe層16於氧化層14頂上。SiGe層16典型但非絕對為多晶的。SiGe層16的厚度可視用以形成的技術而變化。SiGe層16的厚度典型約10至約100nm，而更典型厚度為約30至約50nm。
接著，利用任何習知沉積製程，例如化學氣相沉積(CVD)、電漿強化化學氣相沉積(PECVD)、蒸鍍、反應式濺鍍、原子層或脈衝式沉積(ALD或ALPD)、或化學溶液沉積，形成第一氮化層18於SiGe層16的表面上。第一氮化層18典型但非絕對為氮化矽或氮氧化矽。第一氮化層18的厚度可視用以形成的技術而變化。第一氮化層18的厚度典型約10至約50nm，而更典型厚度為約20至約30nm。
形成圖案化光阻20於第一氮化層18的上表面上，乃利用習知沉積製程，例如旋轉塗佈或蒸鍍，首先塗佈空白光阻材料層。塗佈空白光阻材料到第一氮化層18的上表面上後，空白光阻材料層受到微影步驟，其提供如圖2所示之圖案化光阻20。微影步驟包含將光阻材料暴露於所需圖案的照射下，以及利用習知光阻顯影劑顯影曝光後的光阻。
接著如圖3所示，圖2之初始結構10受到蝕刻製程，其能移除不包含圖案化光阻20之未受保護部份的第一氮化層18、SiGe層16、氧化層14、以及部份的半導體基板12。如圖所示，蝕刻製程形成至少一溝渠22於結構中。圖3虛線所示為溝渠開口。
蝕刻製程包含乾蝕刻、濕蝕刻、或其組合。較佳地，使用乾蝕刻，例如反應式離子蝕刻(RIE)、離子束蝕刻、電漿蝕刻、或雷射削蝕。更佳地，使用反應式離子蝕刻來提供至少一溝渠22於結構中。
現參考圖4A(上視圖)及圖4B(截面圖)，其顯示在移除圖案化光阻20後，至少沉積溝渠介電質24於至少一溝渠22，並利用剩餘第一氮化層18作為研磨終止層平坦化後之結構。
具體而言，圖4A-4B所示之結構藉由熟此技藝者所熟知之習知光阻剝除製程，自結構移除圖案化光阻20而形成。可用於自結構移除圖案化光阻20之習知光阻剝除製程範例為灰化。自結構移除圖案化光阻20後，利用沉積製程，以溝渠介電材料24(例如SiO2 或TEOS(四乙基正矽酸鹽))填塞至少一溝渠22。在填塞至少一溝渠22後，使用平坦化製程(例如化學機械研磨(CMP)及/或碾磨)，以提供如圖4A-4B所示之平面結構。在填塞溝渠介電質之前，可於溝渠中使用選擇性襯層，亦可執行選擇性密緻化步驟。應注意，填塞有溝渠介電材料24之至少一溝渠22，形成結構中之溝渠隔離區域102。如圖所示，溝渠隔離區域102包圍本發明結構之主動區域AA。
然後，利用與形成第一氮化層18所用相同或不同的沉積技術，形成第二氮化層26於圖4A-4B所示之結構。第二氮化層26的厚度在上述第一氮化層18之範圍內。接著，形成第二圖案化光阻28於第二氮化層26的表面，而提供例如圖5A-5B所示之結構。第二圖案化光阻28利用上述圖案化光阻20相同的製程步驟(即沉積及微影)所形成。第二圖案化光阻28的寬度少於圖案化光阻20的寬度，且用於形成閘極線。一般而言，第二圖案化光阻28的寬度約10至約100nm，更佳寬度為約15至約40nm。
圖6A-6B顯示移除部份第二氮化層26、其下部份第一氮化層18、及其下部份SiGe層16而停在氧化層14頂上後，所形成的結構。所執行的移除步驟包含乾蝕刻製程，例如RIE。於圖6B中(及剩餘的某些圖式中)，參考標號75表示氮化物堆疊，其包含上述第一及第二氮化層。
接著，利用習知光阻剝除製程，例如灰化，自結構移除第二圖案化光阻28，以及執行傾角佈植(如箭頭30所示)。在執行傾角佈植之前，位於氮化物堆疊75之下剩餘的SiGe層16(如圖6B所示)，利用等向性蝕刻製程(例如CF4 或CHF3 )移除。
圖7顯示於傾角佈植製程期間所致之結構。
用於本發明之傾角佈植包含以入射基板12小於60°之角度，將第一導電型(n型或p型)摻雜質植入半導體基板12(如圖所示左右兩方向)，較佳為小於45°之角度，更佳為小於35°之角度。傾角佈植典型利用摻雜質劑量約1012 至約5x1014 原子/cm3 來執行，更典型摻雜質劑量約1013 至約2x1014 原子/cm3 。應注意，執行的傾角佈植與環佈植有某些程度類似。典型地，傾角佈植執行於能量約0.5至約30keV，而更典型能量約0.5至約20keV。
於本發明此時執行的傾角佈植，形成井區32於半導體基板12中，其最終將與後續形成之磊晶半導體層34形成鄰接介面。圖8A-8C顯示井區32的呈現。第一導電型(n型或p型)之井區32含有中央部份32c及位於中央部份32c左右的兩個水平鄰接的端部32a及32b。中央部份32c具有比兩個水平鄰接的端部32a及32b還高的第一導電型摻雜質之濃度。本發明井區32之中央部份32c中較高的濃度，為本發明所用製程步驟的成果。
於本發明中，第一導電型之井區32可包含n型摻雜質或p型摻雜質。如上所述，井區32之中央部份32c具有比兩個水平鄰接的端部32a及32b還高的第一導電型摻雜質之濃度；井區之兩個水平鄰接的端部亦包含第一導電型摻雜質。較佳地，中央部份32c具有摻雜質濃度約1018 至約1019 原子/cm3 ，而井區32之兩個水平鄰接的端部32a及32b具有摻雜質濃度約5x1017 至約5x1018 原子/cm3 。於本發明更佳實施例中，中央部份32c具有摻雜質濃度約2x1018 至約7x1018 原子/cm3 ，而井區32之兩個水平鄰接的端部32a及32b具有摻雜質濃度約1018 至約3x1018 原子/cm3 。
觀察到本發明井區32之中央部份32c與兩個水平鄰接的端部32a及32b間之介面，具有突然改變的(即超陡峭的)第一導電型摻雜質濃度。典型地，前述介面之摻雜質濃度每約5至約10nm有約10之變化因子。
接著利用相較於氮化物及半導體材料選擇性移除氧化物之蝕刻製程，自結構移除氧化層14。參見圖8A-8C。舉例而言，於稀釋HF中蝕刻，可用以自結構移除氧化層14。
上述製程步驟執行後形成的所致結構顯示於圖8A-8C。應注意，剩餘的氮化物堆疊75(即第一氮化層18及第二氮化層26)並非獨立於結構的主動區域，而是溝渠隔離102維持氮化物堆疊75跨越主動區域(見圖8A及圖8C)。
接著，如圖9所示，形成磊晶半導體34於半導體基板12暴露的部份上(包含井區32頂上)。具體而言，磊晶半導體層34利用習知磊晶成長製程所形成。典型地，磊晶半導體層34為含矽層，較佳為矽層。由於磊晶成長用於形成磊晶半導體層34，因此磊晶半導體層34具有與半導體基板12相同的晶向。磊晶半導體層34的厚度一般約1至約50nm的範圍，更佳厚度約5至約20nm的範圍。
圖10顯示在形成閘介電質36於磊晶半導體層34暴露的表面以及氮化物堆疊(即氮化層18及26)暴露的側壁及底壁後之結構。閘介電質36可利用熱成長製程所形成，例如氧化、氮化、或其組合。選替地，可利用沉積製程，例如化學氣相沉積(CVD)、電漿強化化學氣相沉積(PECVD)、原子層或脈衝式沉積(ALD或ALPD)、蒸鍍、反應式濺鍍、化學溶液沉積、或其他類似的沉積製程，來形成閘介電質36。
閘介電質36由具有介電常數約4.0或更大的絕緣材料構成，較佳為大於7.0。於此所述之介電常數除非有其他說明不然指的是相對於真空。應注意，SiO2 典型具有約4.0的介電常數。具體而言，用於本發明之閘介電質36包含但不限於氧化物、氮化物、氮氧化物、及/或包含金屬矽酸鹽、鋁酸鹽、鈦酸鹽、及氮化物之矽酸鹽。於一實施例，閘介電質36較佳包含氧化物，例如SiO2 、HfO2 、ZrO2 、Al2 O3 、TiO2 、La2 O3 、SrTiO3 、LaAlO3 、Y2 O3 、及其混合物。於本發明較佳實施例，使用HfO2 作為閘介電材料。
閘介電質36的物理厚度可變化，但閘介電質36一般具有厚度約0.5至約10nm，更典型厚度約0.5至約2nm。
接著，形成第一導電材料之毯覆層於圖10所示之結構暴露的表面上，而後相對閘介電質36選擇性蝕刻第一導電材料之毯覆層，以提供如圖11所示之結構。如圖所示，前述製程步驟提供第一閘電極部份38於襯在氮化物堆疊之閘介電質之下。第一閘電極部份38具有外側壁邊緣，與形成在氮化物堆疊上之閘介電質36之外表面對準。
第一導電材料之毯覆層是利用已知沉積製程所形成，例如物理氣相沉積、化學氣相沉積、濺鍍、或蒸鍍。於某些實施例中，用作第一閘電極部份38之第一導電材料為含矽材料，例如Si、SiGe合金層，為單晶、多晶、或非晶形式。較佳地，用作第一閘電極部份38之第一導電材料為導電金屬材料。當製造nMOSFET時，TiN用作第一閘電極部份38之第一導電材料，當製造pMOSFET時，W用作第一閘電極部份38之第一導電材料。
第一導電材料之毯覆層可為摻雜的或未摻雜的。若為摻雜的，可於形成時使用原位摻雜沉積製程。選替地，第一導電材料之毯覆層可藉由沉積、佈植、及退火形成。第一導電材料的摻雜將偏移所形成之閘極導體的功函數。nMOSFET之摻雜質離子範例包含元素週期表VA族之元素(形成pMOSFET時則使用IIIA族之元素)。
在形成第一導電材料之毯覆層後，施行選擇性蝕刻步驟。可相對於閘介電質材料選擇性移除導電材料之選擇性蝕刻製程範例為HBr或Cl2 電漿。
圖12顯示形成犧牲材料40於圖11所示結構，而後平坦化犧牲材料40至氮化物堆疊75(即第二氮化層26之上表面)後之結構。犧牲材料40典型為氧化物，例如氧化矽或摻雜的矽酸鹽玻璃。犧牲材料40利用任何習知沉積製程形成，例如CVD、PECVD、旋轉塗佈、蒸鍍、或化學溶液沉積。平坦化可藉由化學機械研磨及/或碾磨來達成。
接著，利用例如反應式離子蝕刻之乾蝕刻製程，自結構移除包含第二氮化層26及第一氮化層18之氮化物堆疊75。在移除氮化物堆疊75後，其下先前位於氮化物堆疊之側壁及底壁之閘介電質36，利用與移除氮化物堆疊相同或不同的蝕刻製程移除。接著，形成第二閘電極部份42於先前由氮化物堆疊75及閘介電質36所佔據的區域。第二閘電極部份42鄰接第一閘電極部份38的上表面，如圖13所示。
第二閘電極部份42包含與第一閘電極部份38相同或不同的導電材料，較佳為不同的。典型但非絕對地，第二閘電極部份42包括含矽(即多晶矽或SiGe)導電材料。除了含矽導電材料，第二閘電極部份可包含導電金屬、導電金屬合金、導電矽化物、或導電氮化物。亦可考量這些導電材料的組合。
雖然導電材料用於第二閘電極部份42，第二閘電極部份42利用習知沉積製程形成，包含例如CVD、PECVD、電鍍、濺鍍、蒸鍍、及PVD。當使用多晶矽或SiGe時，第二閘電極部份42的摻雜可為原位發生或可在沉積後利用離子佈植發生。
形成第二閘電極部份42後，凹化第二閘電極部份42，使其上表面低於犧牲材料40的上表面。所致結構如圖13所示。第二閘電極部份42的凹化可包含訐時化學濕蝕刻或計時乾蝕刻製程。
圖14顯示自結構移除犧牲材料40後所形成的結構。犧牲材料40的移除，乃相對於閘介電材料36及兩個閘電極部份選擇性執行。典型地，當犧牲材料40包含氧化物時，使用BHF自結構選擇性移除犧牲材料40。
自結構選擇性移除犧牲材料40後，可執行習知CMOS製程，包含如形成源極/汲極延伸區域、至少一間隙壁、以及源極/汲極擴散區域，以提供如圖15所示之結構。具體而言，利用習知延伸離子佈植製程，形成源極/汲極延伸區域44於不包括上方第一及第二閘電極部份之磊晶半導體層34內。延伸離子佈植後，可執行選擇性的退火製程。於本發明某些實施例中，形成源極/汲極延伸區域前，可執行閘極重新氧化製程，以提供薄的氧化物(未顯示)於第一及第二閘電極部份的側壁。
接著，利用沉積及蝕刻，形成至少一間隙壁46。至少一間隙壁46包含介電材料，例如氧化物、氮化物、或氮氧化物。典型地，至少一間隙壁46包含氧化矽及/或氮化矽。至少一間隙壁46必須足夠寬，而能使源極及汲極金屬半導體合金層(後續形成)不超過第一及第二閘電極部份的邊緣下方。典型地，當至少一間隙壁46的寬度從底部量測約15至約200nm時，源極/汲極金屬半導體合金層不超過第一及第二閘電極部份的邊緣下方。
形成至少一間隙壁46後，源極/汲極擴散區域48形成於半導體基板12內。源極/汲極擴散區域48利用離子佈植及退火步驟所形成。退火步驟用以活化先前佈植步驟(或包含先前並未執行退火活化延伸佈植區域中之摻雜質之佈植步驟)植入的摻雜質。於本發明此時，可執行緩衝佈植，以提供具有分級介面之源極/汲極區域，最佳化裝置的串聯電阻。如上所述，源極/汲極擴散區域48為第二導電型，其與第一導電型不同。
接著，利用習知蝕刻製程(例如氧化物用BHF，或HfO2 用BCl3 )，移除位於半導體基板12表面之閘介電質36。移除閘介電質未受至少一間隙壁與第一及第二閘電極部份保護之暴露部份後，形成金屬半導體合金50至少於結構包含源極/汲極擴散區域之區域內。參見圖1。於某些實施例，當第二閘電極部份42包括含矽材料時，金屬半導體合金50’亦可形成於第二閘電極部份42之上表面內。
包含相同金屬半導體合金之金屬半導體合金50及50’利用熟此技藝者所熟知的自對準矽化方法形成。首先，沉積能與半導體材料及/或含矽導電材料熱反應的金屬於結構頂上。此金屬典型為以下其中之一：Ti、W、Co、Ni、Pt、及Pd，而較佳為Ti、W、Co及Ni其中之一。金屬可包含合金添加物，例如C、Al、Si、Sc、Ti、V、Cr、Mn、Fe、Co、Ni、Cu、Ge、Y、Zr、Nb、Mo、Ru、Rh、Pd、In、Sn、La、Hf、Ta、W、Re、Ir、Pt、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Tm、Yb、Lu、及其混合。當有的時候，合金添加物呈現的量最高達約50原子百分比。金屬利用習知沉積製程形成，包含如化學氣相沉積、電漿強化化學氣相沉積、電鍍、濺鍍、化學溶液沉積、原子層沉積、物理氣相沉積、及其他類似技術。合金添加物可與金屬同時形成，或可於金屬沉積後加入，或可共同沉積於金屬頂上之另一層。
所沉積的金屬厚度可變化。典型地，FETs應用中，沉積的金屬具有厚度約5至約15nm。
形成金屬後，於退火前，可形成選擇性擴散阻障層(例如TiN或TaN)於金屬頂上。退火執行於足以造成金屬及半導體一起反應，形成金屬半導體合金層(即金屬矽化物或金屬鍺化物)之條件。退火可執行於溫度約300℃或更高，更典型溫度約400℃至700℃。在單一退火製程或兩步驟退火之第一次退火後，利用熟此技藝者所熟知的製程移除選擇性擴散阻障層。退火可執行於形成氣體、He、Ar、或N2 中。退火包含爐管退火、快速熱退火、突波退火、微波退火、或雷射退火。典型地，退火為快速熱退火，其中退火時間典型約少於一分鐘。於最終退火步驟後，自結構移除任何未反應金屬。
本發明雖已於此描述及顯示較佳實施例，但熟此技藝者應了解在不悖離本發明精神及範疇下，前述細節及形式可有各種其他改變及修改。因此，本發明不限於所述及所示的確切形式，而是落入所附申請專利範圍之範疇。
10．．．初始結構
12．．．半導體基板
14．．．氧化層
16．．．SiGe層
18．．．第一氮化層
20．．．圖案化光阻
22．．．溝渠
24．．．溝渠介電質
26．．．第二氮化層
28．．．第二圖案化光阻
30．．．箭頭
32．．．井區
32a．．．端部
32b．．．端部
32c．．．中央部份
34．．．磊晶半導體層
36．．．閘介電質
38．．．第一閘電極部份
40．．．犧牲材料
42．．．第二閘電極部份
44．．．源極/汲極延伸區域
46．．．間隙壁
48．．．源極/汲極擴散區域
50．．．金屬半導體合金層
50’．．．金屬半導體合金層
75．．．氮化物堆疊
100．．．半導體結構
102．．．淺溝渠隔離
104．．．閘極堆疊
106．．．裝置通道
圖1顯示本發明之半導體結構之截面示意圖；以及
圖2-15顯示用於本發明製造圖1所示之半導體結構之基本製程步驟不同視角之示意圖。
12．．．半導體基板
32．．．井區
32a．．．端部
32b．．．端部
32c．．．中央部份
36．．．閘介電質
38．．．第一閘電極部份
42．．．第二閘電極部份
44．．．源極/汲極延伸區域
46．．．間隙壁
48．．．源極/汲極擴散區域
50．．．金屬半導體合金層
50’．．．金屬半導體合金層
100．．．半導體結構
102．．．淺溝渠隔離
104．．．閘極堆疊
106．．．裝置通道

Claims (25)

  1. 一種半導體結構，包含：一半導體基板，具有至少一溝渠隔離區域於其中；一磊晶半導體層，鄰接該半導體基板之一表面；至少一閘極堆疊，從下到上包含一閘介電質、一第一閘電極部份、以及一第二閘電極部份，位於該磊晶半導體層之一部份上；以及一第一導電型之一井區，位於該磊晶半導體層之下，其中該井區具有一中央部份以及兩個水平鄰接的端部，該中央部份具有比該兩個水平鄰接的端部還高的一第一導電型摻雜質之濃度，且其中該兩個端部各具有一外邊緣與不同於該第一導電型之一第二導電型之一源極/汲極擴散區域接觸，且其中該中央部份位於該至少一閘極堆疊之下。
  2. 如請求項1所述之半導體結構，其中該井區之該中央部份具有一摻雜質濃度約1018 至約1019 原子/cm3 ，而該井區之該兩個水平鄰接的端部具有一摻雜質濃度約5x1017 至約5x1018 原子/cm3 。
  3. 如請求項2所述之半導體結構，其中該井區之該中央部份具有一摻雜質濃度約2x1018 至約7x1018 原子/cm3 ，而該井區之該兩個水平鄰接的端部具有一摻雜質濃度約1018 至約3x1018 原子/cm3 。
  4. 如請求項1所述之半導體結構，其中該中央部份與各端部形成一鄰接介面，該鄰接介面具有每約5至約10nm有一約10之級數變化的摻雜質濃度。
  5. 如請求項1所述之半導體結構，更包含一源極/汲極延伸區域於該磊晶半導體層內，該源極/汲極延伸區域各具有一部份延伸到該井區之一上表面。
  6. 如請求項1所述之半導體結構，更包含一金屬半導體合金層於各源極/汲極擴散區域頂上。
  7. 如請求項1所述之半導體結構，其中該第二閘電極部份為含矽的，以及一金屬半導體合金層位於該第二閘電極部份上。
  8. 如請求項1所述之半導體結構，更包含至少一間隙壁垂直鄰接該第一及第二閘電極部份之側壁，其中該至少一間隙壁位於該閘介電質之一表面上。
  9. 如請求項1所述之半導體結構，其中該第一閘電極部份包含一金屬。
  10. 如請求項1所述之半導體結構，其中該磊晶半導體層包含矽。
  11. 一種半導體結構，包含：一含矽半導體基板，具有至少一溝渠隔離區域於其中；一磊晶矽層，鄰接該含矽半導體基板之一表面；至少一閘極堆疊，從下到上包含一閘介電質、一金屬閘電極部份、以及一多晶矽閘電極部份，位於該磊晶矽層之一部份上；以及一第一導電型之一井區，位於該磊晶矽層之下，其中該井區具有一中央部份以及兩個水平鄰接的端部，該中央部份具有比該兩個水平鄰接的端部還高的一第一導電型摻雜質之濃度，且其中該兩個端部各具有一外邊緣與不同於該第一導電型之一第二導電型之一源極/汲極擴散區域接觸，且其中該中央部份位於該至少一閘極堆疊之下。
  12. 如請求項11所述之半導體結構，其中該井區之該中央部份具有一摻雜質濃度約1018 至約1019 原子/cm3 ，而該井區之該兩個水平鄰接的端部具有一摻雜質濃度約5x1017 至約5x1018 原子/cm3 。
  13. 如請求項12所述之半導體結構，其中該井區之該中央部份具有一摻雜質濃度約2x1018 至約7x1018 原子/cm3 ，而該井區之該兩個水平鄰接的端部具有一摻雜質濃度約1018 至約3x1018 原子/cm3 。
  14. 如請求項11所述之半導體結構，其中該中央部份與各端部形成一鄰接介面，該鄰接介面具有每約5至約10nm有一約10之級數變化的摻雜質濃度。
  15. 如請求項11所述之半導體結構，更包含一源極/汲極延伸區域於該磊晶矽層內，該源極/汲極延伸區域各具有一部份延伸到該井區之一上表面。
  16. 如請求項11所述之半導體結構，更包含一金屬半導體合金層於該源極/汲極擴散區域頂上。
  17. 如請求項11所述之半導體結構，更包含一金屬半導體合金層於該多晶矽閘電極部份上。
  18. 一種製造一半導體結構之方法，包含：提供一半導體結構，具有一氧化層以及至少一圖案化材料堆疊於一半導體基板之一主動區域上，該半導體基板具有至少一溝渠隔離區域延伸於該氧化層之上；執行一傾角佈植程序，形成一第一導電型之一井區於該半導體基板內於與該氧化層之一介面，其中該井區具有一中央部份以及兩個水平鄰接的端部，該中央部份具有比該兩個水平鄰接的端部還高的一第一導電型摻雜質之濃度；移除該至少一圖案化材料堆疊之一下部，同時保有該至少一圖案化材料堆疊之一上部；移除該氧化層，以暴露該主動區域內之該半導體基板；形成一磊晶半導體層於該暴露的半導體基板上；形成一閘介電質於該磊晶半導體層上且於該至少一圖案化材料堆疊之該上部暴露的側壁及底壁上；形成一第一閘電極部份於該磊晶半導體層之一表面上，其中該第一閘電極部份之一頂表面鄰接位於該至少一圖案化材料堆疊之該上部之該底壁上的該閘介電質；移除該至少一圖案化材料堆疊之該上部，及位於該至少一圖案化材料堆疊之該上部之該側壁及該底壁上的該閘介電質；以及形成一第二閘電極部份於該第一閘電極部份之一上表面上。
  19. 如請求項18所述之方法，其中該井區之該中央部份具有一摻雜質濃度約1018 至約1019 原子/cm3 ，而該井區之該兩個水平鄰接的端部具有一摻雜質濃度約5x1017 至約5x1018 原子/cm3 。
  20. 如請求項18所述之方法，其中該井區之該中央部份具有一摻雜質濃度約2x1018 至約7x1018 原子/cm3 ，而該井區之該兩個水平鄰接的端部具有一摻雜質濃度約1018 至約3x1018 原子/cm3 。
  21. 如請求項18所述之方法，其中該中央部份與各端部形成一鄰接介面，該鄰接介面具有每約5至約10nm有一約10之級數變化的摻雜質濃度。
  22. 如請求項18所述之方法，其中該傾角佈植程序執行於入射該半導體基板小於60°的一角度。
  23. 如請求項18所述之方法，其中該傾角佈植程序執行於一能量約0.5至約30keV，且利用一離子劑量約1012 至5x1014 原子/cm3 。
  24. 如請求項18所述之方法，其中至少一圖案化材料堆疊之該下部包含SiGe，且該上部包含一第一氮化層與一第二氮化層之一材料堆疊。
  25. 如請求項18所述之方法，其中該SiGe藉由一等向蝕刻程序移除，該上部由該至少一溝渠隔離區域所支撐。
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Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7989889B1 (en) * 2008-06-17 2011-08-02 Rf Micro Devices, Inc. Integrated lateral high-voltage metal oxide semiconductor field effect transistor
US7859009B1 (en) 2008-06-17 2010-12-28 Rf Micro Devices, Inc. Integrated lateral high-voltage diode and thyristor
JP5434365B2 (ja) * 2009-08-24 2014-03-05 ソニー株式会社 半導体装置及びその製造方法
US8421162B2 (en) 2009-09-30 2013-04-16 Suvolta, Inc. Advanced transistors with punch through suppression
US8273617B2 (en) 2009-09-30 2012-09-25 Suvolta, Inc. Electronic devices and systems, and methods for making and using the same
US8530286B2 (en) 2010-04-12 2013-09-10 Suvolta, Inc. Low power semiconductor transistor structure and method of fabrication thereof
US8564066B2 (en) 2010-06-18 2013-10-22 International Business Machines Corporation Interface-free metal gate stack
US8569128B2 (en) 2010-06-21 2013-10-29 Suvolta, Inc. Semiconductor structure and method of fabrication thereof with mixed metal types
US8759872B2 (en) 2010-06-22 2014-06-24 Suvolta, Inc. Transistor with threshold voltage set notch and method of fabrication thereof
US8633522B2 (en) * 2010-08-31 2014-01-21 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor structure and method for fabricating the same
US8377783B2 (en) 2010-09-30 2013-02-19 Suvolta, Inc. Method for reducing punch-through in a transistor device
JP5663278B2 (ja) * 2010-11-19 2015-02-04 ルネサスエレクトロニクス株式会社 半導体装置
US8404551B2 (en) 2010-12-03 2013-03-26 Suvolta, Inc. Source/drain extension control for advanced transistors
CN102593172B (zh) * 2011-01-14 2015-05-06 中国科学院微电子研究所 半导体结构及其制造方法
US8461875B1 (en) 2011-02-18 2013-06-11 Suvolta, Inc. Digital circuits having improved transistors, and methods therefor
US8525271B2 (en) 2011-03-03 2013-09-03 Suvolta, Inc. Semiconductor structure with improved channel stack and method for fabrication thereof
US8400219B2 (en) 2011-03-24 2013-03-19 Suvolta, Inc. Analog circuits having improved transistors, and methods therefor
US8748270B1 (en) 2011-03-30 2014-06-10 Suvolta, Inc. Process for manufacturing an improved analog transistor
US8796048B1 (en) 2011-05-11 2014-08-05 Suvolta, Inc. Monitoring and measurement of thin film layers
US8999861B1 (en) 2011-05-11 2015-04-07 Suvolta, Inc. Semiconductor structure with substitutional boron and method for fabrication thereof
US8811068B1 (en) 2011-05-13 2014-08-19 Suvolta, Inc. Integrated circuit devices and methods
US8569156B1 (en) 2011-05-16 2013-10-29 Suvolta, Inc. Reducing or eliminating pre-amorphization in transistor manufacture
US8735987B1 (en) 2011-06-06 2014-05-27 Suvolta, Inc. CMOS gate stack structures and processes
US9633854B2 (en) * 2011-06-23 2017-04-25 Institute of Microelectronics, Chinese Academy of Sciences MOSFET and method for manufacturing the same
US8995204B2 (en) 2011-06-23 2015-03-31 Suvolta, Inc. Circuit devices and methods having adjustable transistor body bias
US8629016B1 (en) 2011-07-26 2014-01-14 Suvolta, Inc. Multiple transistor types formed in a common epitaxial layer by differential out-diffusion from a doped underlayer
WO2013022753A2 (en) 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
US8748986B1 (en) 2011-08-05 2014-06-10 Suvolta, Inc. Electronic device with controlled threshold voltage
US8614128B1 (en) 2011-08-23 2013-12-24 Suvolta, Inc. CMOS structures and processes based on selective thinning
US8645878B1 (en) 2011-08-23 2014-02-04 Suvolta, Inc. Porting a circuit design from a first semiconductor process to a second semiconductor process
CN102956459B (zh) * 2011-08-26 2016-04-13 中芯国际集成电路制造(北京)有限公司 半导体器件及其制造方法
US8713511B1 (en) 2011-09-16 2014-04-29 Suvolta, Inc. Tools and methods for yield-aware semiconductor manufacturing process target generation
US9236466B1 (en) 2011-10-07 2016-01-12 Mie Fujitsu Semiconductor Limited Analog circuits having improved insulated gate transistors, and methods therefor
US8895327B1 (en) 2011-12-09 2014-11-25 Suvolta, Inc. Tipless transistors, short-tip transistors, and methods and circuits therefor
US8819603B1 (en) 2011-12-15 2014-08-26 Suvolta, Inc. Memory circuits and methods of making and designing the same
US8883600B1 (en) 2011-12-22 2014-11-11 Suvolta, Inc. Transistor having reduced junction leakage and methods of forming thereof
US8599623B1 (en) 2011-12-23 2013-12-03 Suvolta, Inc. Circuits and methods for measuring circuit elements in an integrated circuit device
US8877619B1 (en) 2012-01-23 2014-11-04 Suvolta, Inc. Process for manufacture of integrated circuits with different channel doping transistor architectures and devices therefrom
US8970289B1 (en) 2012-01-23 2015-03-03 Suvolta, Inc. Circuits and devices for generating bi-directional body bias voltages, and methods therefor
US9093550B1 (en) 2012-01-31 2015-07-28 Mie Fujitsu Semiconductor Limited Integrated circuits having a plurality of high-K metal gate FETs with various combinations of channel foundation structure and gate stack structure and methods of making same
US9406567B1 (en) 2012-02-28 2016-08-02 Mie Fujitsu Semiconductor Limited Method for fabricating multiple transistor devices on a substrate with varying threshold voltages
US8863064B1 (en) 2012-03-23 2014-10-14 Suvolta, Inc. SRAM cell layout structure and devices therefrom
US9299698B2 (en) 2012-06-27 2016-03-29 Mie Fujitsu Semiconductor Limited Semiconductor structure with multiple transistors having various threshold voltages
US8637955B1 (en) 2012-08-31 2014-01-28 Suvolta, Inc. Semiconductor structure with reduced junction leakage and method of fabrication thereof
US9112057B1 (en) 2012-09-18 2015-08-18 Mie Fujitsu Semiconductor Limited Semiconductor devices with dopant migration suppression and method of fabrication thereof
US9041126B2 (en) 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
JP2016500927A (ja) 2012-10-31 2016-01-14 三重富士通セミコンダクター株式会社 低変動トランジスタ・ペリフェラル回路を備えるｄｒａｍ型デバイス、及び関連する方法
US8816754B1 (en) 2012-11-02 2014-08-26 Suvolta, Inc. Body bias circuits and methods
US9093997B1 (en) 2012-11-15 2015-07-28 Mie Fujitsu Semiconductor Limited Slew based process and bias monitors and related methods
TWI605592B (zh) * 2012-11-22 2017-11-11 三星電子股份有限公司 在凹處包括一應力件的半導體裝置及其形成方法（二）
CN103854983B (zh) * 2012-11-30 2018-05-22 中国科学院微电子研究所 P型mosfet的制造方法
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
US9112484B1 (en) 2012-12-20 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit process and bias monitors and related methods
US9268885B1 (en) 2013-02-28 2016-02-23 Mie Fujitsu Semiconductor Limited Integrated circuit device methods and models with predicted device metric variations
US8994415B1 (en) 2013-03-01 2015-03-31 Suvolta, Inc. Multiple VDD clock buffer
US8988153B1 (en) 2013-03-09 2015-03-24 Suvolta, Inc. Ring oscillator with NMOS or PMOS variation insensitivity
US9299801B1 (en) 2013-03-14 2016-03-29 Mie Fujitsu Semiconductor Limited Method for fabricating a transistor device with a tuned dopant profile
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US9449967B1 (en) 2013-03-15 2016-09-20 Fujitsu Semiconductor Limited Transistor array structure
US9478571B1 (en) 2013-05-24 2016-10-25 Mie Fujitsu Semiconductor Limited Buried channel deeply depleted channel transistor
US8976575B1 (en) 2013-08-29 2015-03-10 Suvolta, Inc. SRAM performance monitor
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
US9812323B2 (en) 2014-09-08 2017-11-07 Internaitonal Business Machines Corporation Low external resistance channels in III-V semiconductor devices
US9899514B2 (en) * 2015-05-21 2018-02-20 Globalfoundries Singapore Pte. Ltd. Extended drain metal-oxide-semiconductor transistor
US10784149B2 (en) 2016-05-20 2020-09-22 Qorvo Us, Inc. Air-cavity module with enhanced device isolation
US10773952B2 (en) 2016-05-20 2020-09-15 Qorvo Us, Inc. Wafer-level package with enhanced performance
EP3497717A1 (en) 2016-08-12 2019-06-19 Qorvo Us, Inc. Wafer-level package with enhanced performance
US10109502B2 (en) 2016-09-12 2018-10-23 Qorvo Us, Inc. Semiconductor package with reduced parasitic coupling effects and process for making the same
KR102543181B1 (ko) 2016-11-04 2023-06-15 삼성전자주식회사 반도체 소자
US10749518B2 (en) 2016-11-18 2020-08-18 Qorvo Us, Inc. Stacked field-effect transistor switch
US10510888B2 (en) * 2016-11-29 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10068831B2 (en) 2016-12-09 2018-09-04 Qorvo Us, Inc. Thermally enhanced semiconductor package and process for making the same
US10755992B2 (en) 2017-07-06 2020-08-25 Qorvo Us, Inc. Wafer-level packaging for enhanced performance
US10784233B2 (en) 2017-09-05 2020-09-22 Qorvo Us, Inc. Microelectronics package with self-aligned stacked-die assembly
US11152363B2 (en) 2018-03-28 2021-10-19 Qorvo Us, Inc. Bulk CMOS devices with enhanced performance and methods of forming the same utilizing bulk CMOS process
US10804246B2 (en) 2018-06-11 2020-10-13 Qorvo Us, Inc. Microelectronics package with vertically stacked dies
US11069590B2 (en) 2018-10-10 2021-07-20 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US10964554B2 (en) 2018-10-10 2021-03-30 Qorvo Us, Inc. Wafer-level fan-out package with enhanced performance
US11646242B2 (en) 2018-11-29 2023-05-09 Qorvo Us, Inc. Thermally enhanced semiconductor package with at least one heat extractor and process for making the same
US20200235074A1 (en) * 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US20200235040A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
US20200235066A1 (en) 2019-01-23 2020-07-23 Qorvo Us, Inc. Rf devices with enhanced performance and methods of forming the same
EP3915134A1 (en) 2019-01-23 2021-12-01 Qorvo US, Inc. Rf semiconductor device and manufacturing method thereof
US11387157B2 (en) * 2019-01-23 2022-07-12 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
TWI696270B (zh) * 2019-04-15 2020-06-11 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
US11309387B2 (en) * 2019-11-05 2022-04-19 Nanya Technology Corporation Semiconductor device and method for fabricating the same
US11646289B2 (en) 2019-12-02 2023-05-09 Qorvo Us, Inc. RF devices with enhanced performance and methods of forming the same
US11923238B2 (en) 2019-12-12 2024-03-05 Qorvo Us, Inc. Method of forming RF devices with enhanced performance including attaching a wafer to a support carrier by a bonding technique without any polymer adhesive
US11205701B1 (en) * 2020-06-11 2021-12-21 Globalfoundries U.S. Inc. Transistors with sectioned extension regions

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204138B1 (en) * 1999-03-02 2001-03-20 Advanced Micro Devices, Inc. Method for fabricating a MOSFET device structure which facilitates mitigation of junction capacitance and floating body effects
US6246093B1 (en) * 1996-09-25 2001-06-12 Lsi Logic Corporation Hybrid surface/buried-channel MOSFET
US6288425B1 (en) * 1997-09-05 2001-09-11 Sharp Kabushiki Kaisha SOI-MOSFET device
US20050173697A1 (en) * 2003-06-26 2005-08-11 Rj Mears, Llc Semiconductor device including a MOSFET having a band-engineered superlattice with a semiconductor cap layer providing a channel
US20050285192A1 (en) * 2004-06-29 2005-12-29 International Business Machines Corporation Structures and methods for manufacturing p-type mosfet withgraded embedded silicon-germanium source-drain and/or extension

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5618688A (en) * 1994-02-22 1997-04-08 Motorola, Inc. Method of forming a monolithic semiconductor integrated circuit having an N-channel JFET
US6180978B1 (en) * 1997-12-30 2001-01-30 Texas Instruments Incorporated Disposable gate/replacement gate MOSFETs for sub-0.1 micron gate length and ultra-shallow junctions
US6143593A (en) * 1998-09-29 2000-11-07 Conexant Systems, Inc. Elevated channel MOSFET
TWI231969B (en) * 1999-03-26 2005-05-01 Mosel Vitelic Inc Method for forming dual-gate MOS and interconnect with self-aligned contact
US6566204B1 (en) * 2000-03-31 2003-05-20 National Semiconductor Corporation Use of mask shadowing and angled implantation in fabricating asymmetrical field-effect transistors
US7145191B1 (en) * 2000-03-31 2006-12-05 National Semiconductor Corporation P-channel field-effect transistor with reduced junction capacitance
US6797576B1 (en) * 2000-03-31 2004-09-28 National Semiconductor Corporation Fabrication of p-channel field-effect transistor for reducing junction capacitance
US6548842B1 (en) * 2000-03-31 2003-04-15 National Semiconductor Corporation Field-effect transistor for alleviating short-channel effects
US7064399B2 (en) * 2000-09-15 2006-06-20 Texas Instruments Incorporated Advanced CMOS using super steep retrograde wells
US6716687B2 (en) * 2002-02-11 2004-04-06 Micron Technology, Inc. FET having epitaxial silicon growth
US6682996B1 (en) * 2002-06-28 2004-01-27 Cypress Semiconductor Corp. Method for forming a semiconductor structure using a disposable hardmask
EP1584108A4 (en) * 2003-01-08 2006-06-07 Ibm HIGH PERFORMANCE INTEGRATED DRAM TECHNOLOGY USING CONTRAINTED SILICON
US7074656B2 (en) * 2003-04-29 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Doping of semiconductor fin devices
US6908850B2 (en) * 2003-09-10 2005-06-21 International Business Machines Corporation Structure and method for silicided metal gate transistors
US6939751B2 (en) * 2003-10-22 2005-09-06 International Business Machines Corporation Method and manufacture of thin silicon on insulator (SOI) with recessed channel
US7923782B2 (en) * 2004-02-27 2011-04-12 International Business Machines Corporation Hybrid SOI/bulk semiconductor transistors
US7098477B2 (en) * 2004-04-23 2006-08-29 International Business Machines Corporation Structure and method of manufacturing a finFET device having stacked fins
US7220662B2 (en) * 2005-01-10 2007-05-22 International Business Machines Corporation Fully silicided field effect transistors
US7569873B2 (en) * 2005-10-28 2009-08-04 Dsm Solutions, Inc. Integrated circuit using complementary junction field effect transistor and MOS transistor in silicon and silicon alloys

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6246093B1 (en) * 1996-09-25 2001-06-12 Lsi Logic Corporation Hybrid surface/buried-channel MOSFET
US6288425B1 (en) * 1997-09-05 2001-09-11 Sharp Kabushiki Kaisha SOI-MOSFET device
US6204138B1 (en) * 1999-03-02 2001-03-20 Advanced Micro Devices, Inc. Method for fabricating a MOSFET device structure which facilitates mitigation of junction capacitance and floating body effects
US20050173697A1 (en) * 2003-06-26 2005-08-11 Rj Mears, Llc Semiconductor device including a MOSFET having a band-engineered superlattice with a semiconductor cap layer providing a channel
US20050285192A1 (en) * 2004-06-29 2005-12-29 International Business Machines Corporation Structures and methods for manufacturing p-type mosfet withgraded embedded silicon-germanium source-drain and/or extension

Also Published As

Publication number Publication date
TW200931666A (en) 2009-07-16
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