TWI696270B - 記憶體結構及其製造方法 - Google Patents

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Abstract

一種記憶體結構，包括基底、記憶胞與電晶體。基底包括記憶胞區與周邊電路區。記憶胞位在記憶胞區中。電晶體位在周邊電路區中。電晶體包括閘極、第一摻雜區、第二摻雜區、第一鎳金屬矽化物層與第二鎳金屬矽化物層。閘極位在基底上，且絕緣於基底。第一摻雜區與第二摻雜區位在閘極兩側的基底中。第一鎳金屬矽化物層位在第一摻雜區的整個頂面上，且第二鎳金屬矽化物層位在第二摻雜區的整個頂面上。

Description

記憶體結構及其製造方法
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種記憶體結構及其製造方法。
目前常見的資料處理方式是藉由位在不同晶片上的記憶體與處理器來進行資料處理。然而，在進行大量資料處理時，資料在各種記憶體和處理器之間來回移動需要花費許多能量和時間。
因此，逐漸發展出一種將記憶體和處理器整合在同一個晶片上的記憶體結構。然而，要將記憶體和處理器有效地整合在同一個晶片上，必須要能夠改善周邊電路區中的電晶體效能。
本發明提供一種記憶體結構及其製造方法，其可具有較 佳的電性表現。
本發明提出一種記憶體結構，包括基底、記憶胞與電晶體。基底包括記憶胞區與周邊電路區。記憶胞位在記憶胞區中。電晶體位在周邊電路區中。電晶體包括閘極、第一摻雜區、第二摻雜區、第一鎳金屬矽化物層與第二鎳金屬矽化物層。閘極位在基底上，且絕緣於基底。第一摻雜區與第二摻雜區位在閘極兩側的基底中。第一鎳金屬矽化物層位在第一摻雜區的整個頂面上，且第二鎳金屬矽化物層位在第二摻雜區的整個頂面上。
依照本發明的一實施例所述，在上述記憶體結構中，電晶體的閘極可包括摻雜多晶矽層、金屬層、硬罩幕層與閘介電層。金屬層位在摻雜多晶矽層上。硬罩幕層位在金屬層上。閘介電層位在摻雜多晶矽層與基底之間。
依照本發明的一實施例所述，在上述記憶體結構中，電晶體的閘極可包括摻雜多晶矽層、第三鎳金屬矽化物層與閘介電層。第三鎳金屬矽化物層位在摻雜多晶矽層上。閘介電層位在摻雜多晶矽層與基底之間。
依照本發明的一實施例所述，在上述記憶體結構中，第三鎳金屬矽化物層可形成於摻雜多晶矽層的整個頂面上，並且摻雜多晶矽層可直接接觸第三鎳金屬矽化物層與閘介電層。
依照本發明的一實施例所述，在上述記憶體結構中，第一鎳金屬矽化物層與第二鎳金屬矽化物層可含有鋁。
依照本發明的一實施例所述，在上述記憶體結構中，第一鎳金屬矽化物層與第二鎳金屬矽化物層例如是自對準金屬矽化物層。
本發明提出一種記憶體結構的製造方法，包括以下步驟。提供基底。基底包括記憶胞區與周邊電路區。在記憶胞區中形成記憶胞。在周邊電路區中形成電晶體。電晶體包括閘極、第一摻雜區、第二摻雜區、第一鎳金屬矽化物層與第二鎳金屬矽化物層。閘極位在基底上，且絕緣於基底。第一摻雜區與第二摻雜區位在閘極兩側的基底中。第一鎳金屬矽化物層位在第一摻雜區上，且第二鎳金屬矽化物層位在第二摻雜區上。形成覆蓋第一鎳金屬矽化物層與第二鎳金屬矽化物層的介電層。在介電層中形成暴露出第一鎳金屬矽化物層的第一開口與暴露出第二鎳金屬矽化物層的第二開口。在第一開口與第二開口中分別形成第一接觸窗與第二接觸窗。
依照本發明的一實施例所述，在上述記憶體結構的製造方法中，記憶胞的形成方法可包括以下步驟。在基底中形成埋入式導體結構。在埋入式導體結構的一側的基底上形成第三接觸窗。形成耦接於第三接觸窗的導線。在形成導線之後，在埋入式導體結構的另一側的基底上形成第四接觸窗。
依照本發明的一實施例所述，在上述記憶體結構的製造方法中，電晶體的形成方法可包括在形成第四接觸窗之後，在第 一摻雜區與第二摻雜區上分別形成第一鎳金屬矽化物層與第二鎳金屬矽化物層。
依照本發明的一實施例所述，在上述記憶體結構的製造方法中，電晶體的形成方法可包括在形成導線之後且在形成第四接觸窗之前，在第一摻雜區與第二摻雜區上分別形成第一鎳金屬矽化物層與第二鎳金屬矽化物層。
依照本發明的一實施例所述，在上述記憶體結構的製造方法中，更可包括在第四接觸窗上形成金屬矽化物層。
依照本發明的一實施例所述，在上述記憶體結構的製造方法中，在形成第一鎳金屬矽化物層與第二鎳金屬矽化物層的步驟中，可同時形成上述金屬矽化物層。
依照本發明的一實施例所述，在上述記憶體結構的製造方法中，在形成第一鎳金屬矽化物層與第二鎳金屬矽化物層之後，可形成上述金屬矽化物層。
依照本發明的一實施例所述，在上述記憶體結構的製造方法中，電晶體的閘極包括摻雜多晶矽層以及金屬層。摻雜多晶矽層與記憶胞區的第三接觸窗例如是以同一層材料層形成。金屬層與記憶胞區的所述導線例如是以同一層材料層形成。
依照本發明的一實施例所述，在上述記憶體結構的製造方法中，電晶體的形成方法可包括在形成第一鎳金屬矽化物層與第二鎳金屬矽化物層的步驟中，同時在閘極上形成第三鎳金屬矽化物層。
依照本發明的一實施例所述，在上述記憶體結構的製造方法中，第一鎳金屬矽化物層與第二鎳金屬矽化物層的形成方法可包括以下步驟。在第一摻雜區與第二摻雜區上形成鎳層。進行熱製程，使鎳層與基底反應，而形成第一鎳金屬矽化物層與第二鎳金屬矽化物層。
依照本發明的一實施例所述，在上述記憶體結構的製造方法中，第一鎳金屬矽化物層與所述第二鎳金屬矽化物層的形成方法更可包括在形成鎳層之前，在第一摻雜區與第二摻雜區上形成鋁層。
依照本發明的一實施例所述，在上述記憶體結構的製造方法中，用於形成鎳層的靶材例如是NiPt靶材，且NiPt靶材中的Pt的含量例如是大於5%且小於等於50%。
依照本發明的一實施例所述，在上述記憶體結構的製造方法中，更可包括在形成第一鎳金屬矽化物層與第二鎳金屬矽化物層之後且在形成介電層之前，形成覆蓋閘極的應力調整層。
依照本發明的一實施例所述，在上述記憶體結構的製造方法中，第一摻雜區與第二摻雜區的形成方法例如是電漿摻雜法(plasma doping，PLAD)。
基於上述，在本發明所提出的記憶體結構及其製造方法中，由於第一鎳金屬矽化物層與第二鎳金屬矽化物層分別位在第一摻雜區與第二摻雜區上，因此周邊電路區中的電晶體可具有較低的電阻與較大的飽和電流，進而可有效地提升電晶體的效能。 藉此，可提升記憶體結構的電性表現。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、20:記憶體結構
100、200:基底
102、202:記憶胞區
104、204:周邊電路區
106、206:隔離結構
108、210:埋入式導體結構
108a、210a:埋入式字元線
108b、120、134、136、148、210b、216、240、246:介電層
108c、152a、152b、152c、210c、250a、250b、250c:阻障層
110、212:頂蓋層
112、116、150a、150b、150c、214、242、248a、248b、248c:接觸窗
114、222a:導線
115、128、224:硬罩幕層
118、244:襯層
122、208:閘介電層
124、218a:摻雜多晶矽層
126:金屬層
130、130a、130b、228a、232:間隙壁
132a、132b、234a、234b:摻雜區
138、226、230:圖案化光阻層
140:鋁層
142:鎳層
144a、144b、236a、236b、236c:鎳金屬矽化物層
144c、247:金屬矽化物層
146:保護層
154、252:記憶胞
156、254:電晶體
218:閘極材料層
222:導體層
228:間隙壁材料層
238:應力調整層
G1、G2:閘極
OP1、OP2、OP3、OP4、OP5、OP7、OP8:開口
圖1為本發明一實施例的記憶體結構的記憶胞區中的部分構件的上視圖。
圖2A至圖2H為本發明一實施例的記憶體結構的製造流程剖面圖。
圖3為本發明另一實施例的記憶體結構的記憶胞區中的部分構件的上視圖。
圖4A至圖4I為本發明另一實施例的記憶體結構的製造流程剖面圖。
圖1為本發明一實施例的記憶體結構的記憶胞區中的部分構件的上視圖。圖2A至圖2H為本發明一實施例的記憶體結構的製造流程剖面圖。圖2A至圖2H中的記憶胞區是沿著圖1中的I-I’剖面線進行繪示。在圖1中省略圖2A至圖2H中的部分構件，以清楚說明圖1中各構件之間的位置關係。
請參照圖1與圖2A，提供基底100。基底100包括記憶 胞區102與周邊電路區104。記憶胞區102可用以形成記憶胞(如，動態隨機存取記憶胞(DRAM cell))，且周邊電路區104可用以形成電晶體。基底100例如半導體基底，如矽基底。隔離結構106位在基底100中。隔離結構106例如是淺溝渠隔離結構。隔離結構106的材料例如是氧化矽。
在記憶胞區102的基底100中形成埋入式導體結構108。埋入式導體結構108可包括埋入式字元線108a與介電層108b。埋入式字元線108a位在基底100中。埋入式字元線108a的材料例如是鎢(W)、鋁(Al)或銅(Cu)。介電層108b位在埋入式字元線108a與基底100之間。介電層108b的材料例如氧化矽。此外，埋入式導體結構108更可包括阻障層108c。阻障層108c位在埋入式字元線108a與介電層108b之間。阻障層108c的材料例如是鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)或其組合。此外，在埋入式導體結構108上可形成頂蓋層110。頂蓋層110的材料例如是氮化矽。
在埋入式導體結構108的一側的基底100上形成接觸窗112。接觸窗112可用以作為位元線接觸窗。接觸窗112的材料例如是摻雜多晶矽。形成耦接於接觸窗112的導線114。導線114可用以作為位元線。導線114的材料例如是鎢、鋁或銅。在一些實施例中，在導線114與接觸窗112之間可形成阻障層(未示出)，但本發明並不以此為限。此外，硬罩幕層115可形成在導線114上。硬罩幕層115的材料例如是氮化矽。
在形成導線114之後，在埋入式導體結構108的另一側的基底100上形成接觸窗116。接觸窗116可用以作為儲存節點接觸窗。接觸窗116的材料例如是摻雜多晶矽。此外，在接觸窗116的一側可形成襯層118，且襯層118位在接觸窗116與導線114之間。襯層118的材料例如是氮化矽。另外，在接觸窗116的另一側可形成介電層120。介電層120的材料例如是氮化矽。接觸窗116的頂部低於襯層118的頂部與介電層120的頂部，而在襯層118與介電層120之間形成開口OP1。
在周邊電路區104的基底100上形成閘介電層122。閘介電層122的材料例如是氧化矽。在閘介電層122上形成摻雜多晶矽層124。摻雜多晶矽層124可藉由閘介電層122而絕緣於基底100。在摻雜多晶矽層124上可形成金屬層126。金屬層126的材料例如是鎢。此外，在金屬層126與摻雜多晶矽層124之間可形成阻障層(未示出)，但本發明並不以此為限。在金屬層126上形成硬罩幕層128。硬罩幕層128的材料例如是氮化矽。在一些實施例中，周邊電路區104中的摻雜多晶矽層124與記憶胞區102中的接觸窗112例如是以同一層材料層形成。周邊電路區104中的金屬層126與記憶胞區102中的導線114例如是以同一層材料層形成。周邊電路區104中的硬罩幕層128與記憶胞區102中的硬罩幕層115例如是以同一層材料層形成。
在本實施例中，閘極G1可包括摻雜多晶矽層124、金屬層126、硬罩幕層128與閘介電層122。金屬層126位在摻雜多晶 矽層124上。硬罩幕層128位在金屬層126上。閘介電層122位在摻雜多晶矽層124與基底100之間。
在摻雜多晶矽層124的側壁上可形成間隙壁130。間隙壁130可為單層結構或多層結構。舉例來說，間隙壁130可包括間隙壁130a與間隙壁130b。間隙壁130a位在摻雜多晶矽層124的側壁上，且間隙壁130b位在間隙壁130a與摻雜多晶矽層124之間。間隙壁130a的材料例如是氧化矽。間隙壁130b的材料例如是氮化矽。在本實施例中，間隙壁130是以兩層為例來進行說明，但本發明並不以此為限。
在閘極G1兩側的基底100中形成摻雜區132a與摻雜區132b。摻雜區132a與摻雜區132b分別可作為電晶體的源極與汲極。摻雜區132a與摻雜區132b的形成方法例如是電漿摻雜法(PLAD)，藉此可降低寄生電容且可防止汲極引發能障降低效應(drain induced barrier lowering，DIBL)。
此外，在間隙壁130a的側壁與閘介電層122上可形成介電層134。介電層134的材料例如是氮化矽。在閘極G1兩側的介電層134上形成介電層136。介電層136的材料例如是氧化矽。
請參照圖2B，形成暴露出介電層136的圖案化光阻層138。
請參照圖2C，以圖案化光阻層138作為罩幕，移除介電層136、部分介電層134與部分閘介電層122，而暴露出摻雜區132a與摻雜區132b。介電層136的移除方法例如是濕式蝕刻法。部分介電 層134的移除方法例如是乾式蝕刻法。部分閘介電層122的移除方法例如是乾式蝕刻法或濕式蝕刻法。
請參照圖2D，移除圖案化光阻層138。圖案化光阻層138的移除方法例如是乾式去光阻法(dry stripping)或濕式去光阻法(wet stripping)。
在本實施例中，在摻雜區132a與摻雜區132b上可形成鋁層140，但本發明並不以此為限。此外，鋁層140更可形成在接觸窗116上。鋁層140的形成方法例如是物理氣相沉積法。在鋁層140上形成鎳層142。鎳層142位在摻雜區132a與摻雜區132b上方，且更可位在接觸窗116上方。鎳層142的形成方法例如是物理氣相沉積法。
請參照圖2E，進行熱製程，使鎳層142與基底100反應，而形成鎳金屬矽化物層144a、144b。鎳金屬矽化物層144a位在摻雜區132a上，且鎳金屬矽化物層144b位在摻雜區132b上。接著，移除未反應的鎳層142與鋁層140。未反應的鎳層142與鋁層140的移除方法例如是濕式蝕刻法。
此外，在形成鎳金屬矽化物層144a、144b的步驟中，可同時在接觸窗116上形成金屬矽化物層144c，但本發明並不以此為限。金屬矽化物層144c例如是鎳金屬矽化物層。在一些實施例中，金屬矽化物層144c亦可個別形成，且可具有與鎳金屬矽化物層144a、144b相同或不同的材料，如矽化鈷(CoSi)或矽化鎳(NiSi)。在本實施例中，鎳金屬矽化物層144a、144b與金屬矽化物層144c 可為藉由自對準金屬矽化物製程(salicidation)所形成的自對準金屬矽化物層。
在本實施例中，由於鋁層140位在鎳層142與基底100之間以及鎳層142與接觸窗116之間，因此藉由自對準金屬矽化物製程(salicidation)所形成的鎳金屬矽化物層144a、144b與金屬矽化物層144c可含有鋁，藉此可提升鎳金屬矽化物層144a、144b與金屬矽化物層144c的耐熱性。在一些實施例中，亦可不形成鋁層140，且鎳金屬矽化物層144a、144b與金屬矽化物層144c可不含鋁。
此外，提升鎳金屬矽化物層144a、144b與金屬矽化物層144c的耐熱性的方法並不以上述方法為限。在一些實施例中，用於形成鎳層142的靶材例如是NiPt靶材，且NiPt靶材中的Pt的含量例如是大於5%且小於等於50%，藉此可提升鎳金屬矽化物層144a、144b與金屬矽化物層144c的耐熱性。
請參照圖2F，在開口OP1中形成保護層146。保護層146的材料例如是非晶碳。保護層146的形成方法例如是先在記憶胞區102中形成保護材料層(未示出)，再藉由回蝕刻製程移除位在開口OP1外部的保護材料層。
在周邊電路區104中形成覆蓋鎳金屬矽化物層144a、144b的介電層148。介電層148的材料例如是氧化矽。介電層148的形成方法例如是先在記憶胞區102與周邊電路區104中形成介電材料層(未示出)，再對介電材料層進行化學機械研磨製程，直到暴露出周 邊電路區104中的硬罩幕層128與記憶胞區102中的保護層146，但本發明並不以此為限。
請參照圖2G，移除保護層146，而形成開口OP1。保護層146的移除方法例如是灰化法(ashing)。在介電層148中形成暴露出鎳金屬矽化物層144a的開口OP2與暴露出鎳金屬矽化物層144b的開口OP3。開口OP2與開口OP3的形成方法例如是藉由微影製程與蝕刻製程對介電層148進行圖案化。
請參照圖2H，在開口OP2與開口OP3中分別形成接觸窗150a與接觸窗150b。在本實施例中，在形成鎳金屬矽化物層144a、144b之後，才形成接觸窗150a、150b。在形成接觸窗150a與接觸窗150b的步驟中，可同時在開口OP1中形成接觸窗150c。接觸窗150a、接觸窗150b與接觸窗150c分別電性連接至鎳金屬矽化物層144a、鎳金屬矽化物層144b與金屬矽化物層144c。接觸窗150a、接觸窗150b與接觸窗150c的材料例如是鎢、鋁或銅。
此外，在接觸窗150a與鎳金屬矽化物層144a之間、接觸窗150b與鎳金屬矽化物層144b之間以及接觸窗150c與金屬矽化物層144c之間可分別形成阻障層152a、阻障層152b與阻障層152c。阻障層152a、152b與152c的材料例如是鈦、氮化鈦、鉭、氮化鉭或其組合。
在本實施例中，接觸窗150a~150c、阻障層152a~152c的形成方法可包括以下步驟，但本發明並不以此為限。在開口OP1、開口OP2與開口OP3中共形地形成阻障材料層(未示出)。接著，在 阻障材料層上形成填滿開口OP1、OP2與OP3的接觸窗材料層(未示出)。然後，可藉由化學機械研磨製程移除位在開口OP1、OP2與OP3外部的接觸窗材料層與阻障材料層。
此外，上述方法可在記憶胞區102中形成記憶胞154，且可在周邊電路區104中形成電晶體156，藉此可形成記憶體結構10。以下，藉由圖2H來說明本實施例的記憶體結構10。
請參照圖2H，記憶體結構10包括基底100、記憶胞154與電晶體156。基底100包括記憶胞區102與周邊電路區104。記憶胞154位在記憶胞區102中。記憶胞154可包括埋入式導體結構108、接觸窗112、導線114、接觸窗116與接觸窗150c。記憶胞154更可包括頂蓋層110、硬罩幕層115、襯層118、介電層120、金屬矽化物層144c與阻障層152c中的至少一者。然而，本發明的記憶胞154的結構並不以此為限。舉例來說，當記憶胞154為動態隨機存取記憶胞時，記憶胞154更可包括電性連接至接觸窗150c的電容器(未示出)。此外，記憶胞154中的各構件的材料、形成方法與配置關係已於上述實施例進行詳盡地說明，於此不再說明。
電晶體156位在周邊電路區104中。電晶體156包括閘極G1、摻雜區132a、摻雜區132b、鎳金屬矽化物層144a與鎳金屬矽化物層144b。閘極G1位在基底100上，且絕緣於基底100。閘極G1可包括摻雜多晶矽層124、金屬層126、硬罩幕層128與閘介電層122。金屬層126位在摻雜多晶矽層124上。硬罩幕層128位在金屬層126上。閘介電層122位在摻雜多晶矽層124與基底100之間，藉 此閘極G1可絕緣於基底100。摻雜區132a與摻雜區132b位在閘極G1兩側的基底100中。鎳金屬矽化物層144a位在摻雜區132a的整個頂面上。鎳金屬矽化物層144b位在摻雜區132b的整個頂面上。
電晶體156更可包括間隙壁130、介電層134、介電層148、接觸窗150a、接觸窗150b、阻障層152a與阻障層152b中的至少一者。間隙壁130位在摻雜多晶矽層124的側壁上。間隙壁130可包括間隙壁130a與間隙壁130b。間隙壁130a位在摻雜多晶矽層124的側壁上。間隙壁130b位在間隙壁130a與摻雜多晶矽層124之間。介電層134位在間隙壁130上。介電層148位在基底100上。接觸窗150a與接觸窗150b位在介電層148中，且分別電性連接至鎳金屬矽化物層144a與鎳金屬矽化物層144b。阻障層152a位在接觸窗150a與鎳金屬矽化物層144a之間。阻障層152b位在接觸窗150b與鎳金屬矽化物層144b之間。
此外，電晶體156中的各構件的材料、形成方法與功效已於上述實施例進行詳盡地說明，於此不再說明。
基於上述實施例可知，在記憶體結構10及其製造方法中，由於鎳金屬矽化物層144a與144b分別位在摻雜區132a與132b上，因此周邊電路區104中的電晶體156可具有較低的電阻與較大的飽和電流，進而可有效地提升電晶體156的效能。藉此，可提升記憶體結構10的電性表現。
圖3為本發明另一實施例的記憶體結構的記憶胞區中的部分構件的上視圖。圖4A至圖4I為本發明另一實施例的記憶體 結構的製造流程剖面圖。圖4A至圖4I中的記憶胞區是沿著圖3中的II-II’剖面線進行繪示。在圖3中省略圖4A至圖4I中的部分構件，以清楚說明圖3中各構件之間的位置關係。此外，圖3中的導線222a從圖4C開始出現。
請參照圖4A，提供基底200。基底200包括記憶胞區202與周邊電路區204。記憶胞區202可用以形成記憶胞(如，動態隨機存取記憶胞(DRAM cell))，且周邊電路區204可用以形成電晶體。基底200例如半導體基底，如矽基底。隔離結構206位在基底200中。隔離結構206例如是淺溝渠隔離結構。隔離結構206的材料例如是氧化矽。此外，在基底200上形成閘介電層208。閘介電層208的材料例如是氧化矽。閘介電層208的形成方法例如是熱氧化法。
在記憶胞區202的基底200中形成埋入式導體結構210。埋入式導體結構210可包括埋入式字元線210a與介電層210b。埋入式字元線210a位在基底200中。埋入式字元線210a的材料例如是鎢、鋁或銅。介電層210b位在埋入式字元線210a與基底200之間。介電層210b的材料例如氧化矽。此外，埋入式導體結構210更可包括阻障層210c。阻障層210c位在埋入式字元線210a與介電層210b之間。阻障層210c的材料例如是鈦、氮化鈦、鉭、氮化鉭或其組合。此外，在埋入式導體結構210上可形成頂蓋層212。頂蓋層212的材料例如是氮化矽。
在埋入式導體結構210的一側的基底200上形成接觸窗214。接觸窗214可用以作為位元線接觸窗。接觸窗214的材料例如是摻雜多晶矽。此外，在埋入式導體結構210的另一側的基底200上可形成介電層216。介電層216的材料例如是氧化矽。
在周邊電路區204中的閘介電層208上形成閘極材料層218。閘極材料層218的材料例如是摻雜多晶矽。在一些實施例中，周邊電路區204中的閘極材料層218與記憶胞區202中的接觸窗214例如是以同一層材料層形成。
在記憶胞區202中的接觸窗214上形成導體層222。導體層222的材料例如是鎢、鋁或銅。在一些實施例中，在導體層222與接觸窗214之間可形成阻障層(未示出)，但本發明並不以此為限。
請參照圖4B，在閘極材料層218與導體層222上形成硬罩幕層224，且在記憶胞區202中的硬罩幕層224具有開口OP4。硬罩幕層224的材料例如是氮化矽。硬罩幕層224的形成方法例如是組合使用沉積製程、微影製程與蝕刻製程。
請參照圖3與圖4C，以硬罩幕層224作為罩幕，移除部分閘極材料層218與部分導體層222，而在記憶胞區202中形成導線222a，且在周邊電路區204中形成摻雜多晶矽層218a。導線222a可用以作為位元線。部分閘極材料層218與部分導體層222的移除方法例如是乾式蝕刻法。
在本實施例中，閘極G2可包括摻雜多晶矽層218a與閘介電層208。閘介電層208位在摻雜多晶矽層218a與基底200之間。
請參照圖4D，在記憶胞區202中形成覆蓋硬罩幕層224的圖案化光阻層226，且圖案化光阻層226填入開口OP4中。以圖案化光阻層226作為罩幕，移除周邊電路區204中的硬罩幕層224。周邊電路區204中的硬罩幕層224的移除方法例如是乾式蝕刻製程或濕式蝕刻製程。
請參照圖4E，移除圖案化光阻層226。圖案化光阻層226的移除方法例如是乾式去光阻法或濕式去光阻法。
在閘極G2與硬罩幕層224上共形地形成間隙壁材料層228。間隙壁材料層228的材料例如是氮化矽。間隙壁材料層228的形成方法例如是化學氣相沉積法。
請參照圖4F，在記憶胞區202中的間隙壁材料層228上形成圖案化光阻層230，且圖案化光阻層230填入開口OP4中。以圖案化光阻層230作為罩幕，對周邊電路區204中的間隙壁材料層228進行回蝕刻製程，而在摻雜多晶矽層218a的側壁上形成間隙壁228a。
在間隙壁228a的側壁上形成間隙壁232。間隙壁232的材料例如是氧化矽。間隙壁232的形成方法例如是先共形地形成覆蓋摻雜多晶矽層218a與間隙壁228a的間隙壁材料層(未示出)，再對間隙壁材料層進行回蝕刻製程。
在閘極G2兩側的基底200中形成摻雜區234a與摻雜區234b。摻雜區234a與摻雜區234b分別可作為電晶體的源極與汲極。摻雜區234a與摻雜區234b的形成方法例如是電漿摻雜法 (PLAD)，藉此可降低寄生電容且可防止汲極引發能障降低效應(DIBL)。
請參照圖4G，移除圖案化光阻層230。圖案化光阻層230的移除方法例如是乾式去光阻法或濕式去光阻法。移除部分閘介電層208，而暴露出摻雜區234a與摻雜區234b。部分閘介電層208的移除方法例如是乾式蝕刻法或濕式蝕刻法。
在摻雜區234a與摻雜區234b上分別形成鎳金屬矽化物層236a與鎳金屬矽化物層236b。在形成鎳金屬矽化物層236a與236b的步驟中，可同時在摻雜多晶矽層218a上形成鎳金屬矽化物層236c。在本實施例中，鎳金屬矽化物層236a、236b與236c可為藉由自對準金屬矽化物製程所形成的自對準金屬矽化物層。鎳金屬矽化物層236a、236b與236c的形成方法可參考圖2D與圖2E中的鎳金屬矽化物層144a、144b與金屬矽化物層144c的形成方法，於此不再說明，且本發明並不以此為限。
在本實施例中，閘極G2更可包括鎳金屬矽化物層236c。鎳金屬矽化物層236c位在摻雜多晶矽層218a上。
請參照圖4H，在形成鎳金屬矽化物層236a、236b、236c之後，可形成覆蓋閘極G2的應力調整層238。在本實施例中，應力調整層238可位在周邊電路區204與記憶胞區202的基底200表面上。應力調整層238的材料例如是氮化矽或氮氧化矽。應力調整層238的形成方法例如是化學氣相沉積法。在一些實施例中，亦可不形成應力調整層238。
請參照圖4I，在周邊電路區204中的應力調整層238上形成介電層240。介電層240可覆蓋鎳金屬矽化物層236a與鎳金屬矽化物層236b。介電層240的材料例如是氧化矽。在形成介電層240的製程中，用於形成介電層240的介電材料層會填入記憶胞區202的開口OP4中，且填入開口OP4中的介電材料層會在後續製程中移除而形成開口OP5。此外，移除記憶胞區202的部分應力調整層238、部分間隙壁材料層228、部分硬罩幕層224、部分介電層216與部分閘介電層208，藉此開口OP5可暴露出記憶胞區202中的部分基底200與部分隔離結構206。
在埋入式導體結構210的另一側的基底200上形成接觸窗242。接觸窗242位在開口OP5中。接觸窗242可用以作為儲存節點接觸窗。接觸窗242的材料例如是摻雜多晶矽。此外，在接觸窗242的一側可形成襯層244，且襯層244位在接觸窗242與導線222a之間。襯層244的材料例如是氮化矽。另外，在接觸窗242的另一側可形成介電層246。介電層246的材料例如是氮化矽。接觸窗242的頂部低於襯層244的頂部與介電層246的頂部，而在襯層244與介電層246之間形成開口OP6。
在接觸窗242上可形成金屬矽化物層247，但本發明並不以此為限。在一些實施例中，亦可不形成金屬矽化物層247。在本實施例中，在形成鎳金屬矽化物層236a~236c之後，才形成所述金屬矽化物層247。此外，金屬矽化物層247的材料例如是矽化鈷或 矽化鎳，且金屬矽化物層247例如可藉由自對準金屬矽化物製程形成。
在周邊電路區204的介電層240中形成暴露出鎳金屬矽化物層236a的開口OP7與暴露出鎳金屬矽化物層236b的開口OP8。開口OP7與開口OP8的形成方法例如是藉由微影製程與蝕刻製程對介電層240與應力調整層238進行圖案化。
在開口OP7與開口OP8中分別形成接觸窗248a與接觸窗248b。在本實施例中，在形成鎳金屬矽化物層236a~236c之後，才形成接觸窗248a與248b。在形成接觸窗248a與248b的步驟中，可同時在記憶胞區202的開口OP6中形成接觸窗248c。接觸窗248a、接觸窗248b與接觸窗248c分別電性連接至鎳金屬矽化物層236a、鎳金屬矽化物層236b與金屬矽化物層247。接觸窗248a、248b與248c的材料例如是鎢、鋁或銅。
此外，在接觸窗248a與鎳金屬矽化物層236a之間、接觸窗248b與鎳金屬矽化物層236b之間以及接觸窗248c與金屬矽化物層247之間可分別形成阻障層250a、阻障層250b與阻障層250c。阻障層250a、250b與250c的材料例如是鈦、氮化鈦、鉭、氮化鉭或其組合。
在本實施例中，接觸窗248a、接觸窗248b、接觸窗248c、阻障層250a、阻障層250b與阻障層250c的形成方法可包括以下步驟，但本發明並不以此為限。在開口OP6、開口OP7與開口OP8中共形地形成阻障材料層(未示出)。接著，在阻障材料層上形成填滿 開口OP6、開口OP7與開口OP8的接觸窗材料層(未示出)。然後，可藉由化學機械研磨製程移除位在開口OP6、開口OP7與開口OP8外部的接觸窗材料層與阻障材料層。
圖2A至圖2H的電晶體156的形成方法與圖4A至圖4I的電晶體254的形成方法至少具有以下差異。在圖2A至圖2H的電晶體156的形成方法中，是在形成接觸窗116之後，在摻雜區132a與摻雜區132b上分別形成鎳金屬矽化物層144a與鎳金屬矽化物層144b。然而，在圖4A至圖4I的電晶體254的形成方法中，是在形成導線222a之後且在形成接觸窗242之前，在摻雜區234a、234b以及摻雜多晶矽層218a上分別形成鎳金屬矽化物層236a、236b以及236c。
此外，上述方法可在記憶胞區202中形成記憶胞252，且可在周邊電路區204中形成電晶體254，藉此可形成記憶體結構20。以下，藉由圖4I來說明本實施例的記憶體結構20。
請參照圖4I，記憶體結構20包括基底200、記憶胞252與電晶體254。基底200包括記憶胞區202與周邊電路區204。記憶胞252位在記憶胞區202中。記憶胞252可包括埋入式導體結構210、接觸窗214、導線222a、接觸窗242與接觸窗248c。記憶胞252更可包括頂蓋層212、硬罩幕層224、襯層244、介電層246、金屬矽化物層247與阻障層250c中的至少一者。然而，本發明的記憶胞252的結構並不以此為限。舉例來說，當記憶胞252為動態隨機存取記憶胞時，記憶胞252可更可包括電性連接至接觸窗248c的電容器(未示 出)。此外，記憶胞252中的各構件的材料、形成方法與配置關係已於上述實施例進行詳盡地說明，於此不再說明。
電晶體254位在周邊電路區204中。電晶體254包括閘極G2、摻雜區234a、摻雜區234b、鎳金屬矽化物層236a與鎳金屬矽化物層236b。閘極G2位在基底200上，且絕緣於基底200。閘極G2可包括摻雜多晶矽層218a、鎳金屬矽化物層236c與閘介電層208。鎳金屬矽化物層236c位在摻雜多晶矽層218a上。在本實施例中，鎳金屬矽化物層236c可位在摻雜多晶矽層218a的整個頂面上。閘介電層208位在摻雜多晶矽層218a與基底200之間，藉此閘極G2可絕緣於基底200。摻雜區234a與摻雜區234b位在閘極G2兩側的基底200中。鎳金屬矽化物層236a位在摻雜區234a的整個頂面上。鎳金屬矽化物層236b位在摻雜區234b的整個頂面上。
電晶體254更可包括間隙壁228a、間隙壁232、應力調整層238、介電層240、接觸窗248a、接觸窗248b、阻障層250a與阻障層250b中的至少一者。此外，摻雜多晶矽層218a可直接接觸鎳金屬矽化物層236c與閘介電層208。間隙壁232位在摻雜多晶矽層218a的側壁上。間隙壁228a位在間隙壁232與摻雜多晶矽層218a之間。介電層240位在基底200上。接觸窗248a與接觸窗248b位在介電層240中，且分別電性連接至鎳金屬矽化物層236a與鎳金屬矽化物層236b。阻障層250a位在接觸窗248a與鎳金屬矽化物層236a之間。阻障層250b位在接觸窗248b與鎳金屬矽化物層236b之間。
此外，電晶體254中的各構件的材料、形成方法與功效已於上述實施例進行詳盡地說明，於此不再說明。
基於上述實施例可知，在記憶體結構20及其製造方法中，由於鎳金屬矽化物層236a與236b分別位在摻雜區234a與234b上，因此周邊電路區204中的電晶體254可具有較低的電阻與較大的飽和電流，進而可有效地提升電晶體254的效能。藉此，可提升記憶體結構20的電性表現。
綜上所述，在上述實施例記憶體結構及其製造方法中，由於周邊電路區中的電晶體可藉由鎳金屬矽化物層來降低電阻與與提升飽和電流，因此可有效地提升電晶體的效能，進而提升記憶體結構的電性表現。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10:記憶體結構
100:基底
102:記憶胞區
104:周邊電路區
106:隔離結構
108:埋入式導體結構
108a:埋入式字元線
108b、120、134、148:介電層
108c、152a、152b、152c:阻障層
110:頂蓋層
112、116、150a、150b、150c:接觸窗
114:導線
115、128:硬罩幕層
118:襯層
122:閘介電層
124:摻雜多晶矽層
126:金屬層
130、130a、130b:間隙壁
132a、132b:摻雜區
144a、144b:鎳金屬矽化物層
144c:金屬矽化物層
154:記憶胞
156:電晶體
G1:閘極
OP1、OP2、OP3:開口

Claims (19)

  1. 一種記憶體結構，包括：基底，包括記憶胞區與周邊電路區；記憶胞，位在所述記憶胞區中；以及電晶體，位在所述周邊電路區中，且包括：閘極，位在所述基底上，且絕緣於所述基底；第一摻雜區與第二摻雜區，位在所述閘極兩側的所述基底中；第一鎳金屬矽化物層，位在所述第一摻雜區的整個頂面上；以及第二鎳金屬矽化物層，位在所述第二摻雜區的整個頂面上。
  2. 如申請專利範圍第1項所述的記憶體結構，其中所述電晶體的所述閘極包括：摻雜多晶矽層；金屬層，位在所述摻雜多晶矽層上；硬罩幕層，位在所述金屬層上；以及閘介電層，位在所述摻雜多晶矽層與所述基底之間。
  3. 如申請專利範圍第1項所述的記憶體結構，其中所述電晶體的所述閘極包括：摻雜多晶矽層；第三鎳金屬矽化物層，位在所述摻雜多晶矽層上；以及 閘介電層，位在所述摻雜多晶矽層與所述基底之間。
  4. 如申請專利範圍第3項所述的記憶體結構，其中所述第三鎳金屬矽化物層位於所述摻雜多晶矽層的整個頂面上，並且所述摻雜多晶矽層直接接觸所述第三鎳金屬矽化物層與所述閘介電層。
  5. 如申請專利範圍第1項所述的記憶體結構，其中所述第一鎳金屬矽化物層與所述第二鎳金屬矽化物層含有鋁。
  6. 如申請專利範圍第1項所述的記憶體結構，其中所述第一鎳金屬矽化物層與所述第二鎳金屬矽化物層包括自對準金屬矽化物層。
  7. 一種記憶體結構的製造方法，包括：提供基底，其中所述基底包括記憶胞區與周邊電路區；在所述記憶胞區中形成記憶胞；在所述周邊電路區中形成電晶體，其中所述電晶體包括：閘極，位在所述基底上，且絕緣於所述基底；第一摻雜區與第二摻雜區，位在所述閘極兩側的所述基底中；第一鎳金屬矽化物層，位在所述第一摻雜區上；以及第二鎳金屬矽化物層，位在所述第二摻雜區上；形成覆蓋所述第一鎳金屬矽化物層與所述第二鎳金屬矽化物層的介電層；在所述介電層中形成暴露出所述第一鎳金屬矽化物層的第一 開口與暴露出所述第二鎳金屬矽化物層的第二開口；以及在所述第一開口與所述第二開口中分別形成第一接觸窗與第二接觸窗。
  8. 如申請專利範圍第7項所述的記憶體結構的製造方法，其中所述記憶胞的形成方法包括：在所述基底中形成埋入式導體結構；在所述埋入式導體結構的一側的所述基底上形成第三接觸窗；形成耦接於所述第三接觸窗的導線；以及在形成所述導線之後，在所述埋入式導體結構的另一側的所述基底上形成第四接觸窗。
  9. 如申請專利範圍第8項所述的記憶體結構的製造方法，其中所述電晶體的形成方法包括：在形成所述第四接觸窗之後，在所述第一摻雜區與所述第二摻雜區上分別形成所述第一鎳金屬矽化物層與所述第二鎳金屬矽化物層。
  10. 如申請專利範圍第9項所述的記憶體結構的製造方法，更包括：在所述第四接觸窗上形成金屬矽化物層，其中在形成所述第一鎳金屬矽化物層與所述第二鎳金屬矽化物層的步驟中，同時形成所述金屬矽化物層。
  11. 如申請專利範圍第8項所述的記憶體結構的製造方法，其中所述電晶體的形成方法包括：在形成所述導線之後且在形成所述第四接觸窗之前，在所述第一摻雜區與所述第二摻雜區上分別形成所述第一鎳金屬矽化物層與所述第二鎳金屬矽化物層。
  12. 如申請專利範圍第11項所述的記憶體結構的製造方法，更包括：在所述第四接觸窗上形成金屬矽化物層，其中在形成所述第一鎳金屬矽化物層與所述第二鎳金屬矽化物層之後，形成所述金屬矽化物層。
  13. 如申請專利範圍第8項所述的記憶體結構的製造方法，其中所述電晶體的所述閘極包括摻雜多晶矽層以及金屬層，並且所述摻雜多晶矽層與記憶胞區的所述第三接觸窗以同一層材料層形成，所述金屬層與耦接於所述第三接觸窗的所述導線以同一層材料層形成。
  14. 如申請專利範圍第7項所述的記憶體結構的製造方法，其中所述電晶體的形成方法包括：在形成所述第一鎳金屬矽化物層與所述第二鎳金屬矽化物層的步驟中，同時在所述閘極上形成第三鎳金屬矽化物層。
  15. 如申請專利範圍第7項所述的記憶體結構的製造方法，其中所述第一鎳金屬矽化物層與所述第二鎳金屬矽化物層的形成方法包括： 在所述第一摻雜區與所述第二摻雜區上形成鎳層；以及進行熱製程，使所述鎳層與所述基底反應，而形成所述第一鎳金屬矽化物層與所述第二鎳金屬矽化物層。
  16. 如申請專利範圍第15項所述的記憶體結構的製造方法，其中所述第一鎳金屬矽化物層與所述第二鎳金屬矽化物層的形成方法更包括：在形成所述鎳層之前，在所述第一摻雜區與所述第二摻雜區上形成鋁層。
  17. 如申請專利範圍第15項所述的記憶體結構的製造方法，其中用於形成所述鎳層的靶材包括NiPt靶材，且所述NiPt靶材中的Pt的含量大於5%且小於等於50%。
  18. 如申請專利範圍第7項所述的記憶體結構的製造方法，更包括：在形成所述第一鎳金屬矽化物層與所述第二鎳金屬矽化物層之後且在形成所述介電層之前，形成覆蓋所述閘極的應力調整層。
  19. 如申請專利範圍第7項所述的記憶體結構的製造方法，其中所述第一摻雜區與所述第二摻雜區的形成方法包括電漿摻雜法。
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