CN108389863B - 半导体存储装置以及其制作方法 - Google Patents

Abstract

本发明涉及一种半导体存储装置以及其制作方法。在半导体基底上形成至少一位线结构，位线结构包括第一金属层、位线盖层与位于第一金属层以及位线盖层之间的第一硅层。形成一位线接触开孔贯穿位线盖层而暴露出部分的第一硅层，在位线接触开孔所暴露出的第一硅层上形成第一金属硅化物层，并于位线接触开孔中形成位线接触结构。位线接触结构接触第一金属硅化物层，用以与位线结构电连接。位线结构中的第一硅层可用以保护第一金属层，避免第一金属层于形成金属硅化物层的制作工艺中遭到破坏。

Description

半导体存储装置以及其制作方法

技术领域

本发明涉及一种半导体存储装置以及其制作方法，尤其是涉及一种具有位线结构的半导体存储装置以及其制作方法。

背景技术

动态随机存取存储器(dynamic random access memory，以下简称为DRAM)为一种挥发性(volatile)存储器，是许多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一金属氧化半导体(metal oxide semiconductor，以下简称为MOS)晶体管与一电容(capacitor)串联组成。

存储单元的MOS晶体管结构因产品需求或/及存储单元密度等考虑而有许多不同的结构设计，故有时存储单元的MOS晶体管结构会与同一芯片上其他区域的晶体管结构不同，进而造成制作工艺上的复杂度提升。因此，如何有效地整合存储单元的MOS晶体管与其他区域中不同晶体管的制作工艺对于相关业界来说是非常重要的课题。

发明内容

本发明提供了一种半导体存储装置以及其制作方法，在位线结构中的第一金属层与位线盖层之间形成一第一硅层，利用第一硅层来保护第一金属层，避免第一金属层于形成金属硅化物层的制作工艺中遭到破坏。

本发明的一实施例提供一种半导体存储装置的制作方法，包括下列步骤。首先，提供一半导体基底。在半导体基底上形成至少一位线结构。位线结构包括一第一金属层、一位线盖层以及一第一硅层。位线盖层位于第一金属层上，且第一硅层位于第一金属层以及位线盖层之间。形成至少一位线接触开孔，位线接触开孔贯穿位线盖层而暴露出部分的第一硅层。在位线接触开孔所暴露出的第一硅层上形成一第一金属硅化物层。在位线接触开孔中形成一位线接触结构，且位线接触结构接触第一金属硅化物层，用以与位线结构电连接。

本发明的一实施例提供一种半导体存储装置，包括一半导体基底、至少一位线结构、至少一位线接触开孔、一第一金属硅化物层以及一位线接触结构。位线结构设置于半导体基底上，且位线结构包括一第一金属层、一位线盖层以及一第一硅层。位线盖层设置于第一金属层上，且第一硅层设置于第一金属层以及位线盖层之间。位线接触开孔贯穿位线盖层，第一金属硅化物层设置于位线接触开孔所对应的第一硅层上，且位线接触开孔暴露出至少部分的第一金属硅化物层。位线接触结构设置于位线接触开孔中，且位线接触结构接触第一金属硅化物层，用以与位线结构电连接。

附图说明

图1至图11为本发明一实施例的半导体存储装置的制作方法示意图，其中

图2为图1之后的状况示意图；

图3为图2之后的状况示意图；

图4为于图3的状况下的存储节点接触的示意图；

图5为图3之后的状况示意图；

图6为图5之后的状况示意图；

图7为于图6的状况下的存储节点接触的示意图；

图8为图6之后的状况示意图；

图9为于图8的状况下的存储节点接触的示意图；

图10为图8之后的状况示意图；

图11为于图10的状况下的存储节点接触的示意图。

主要元件符号说明

10 半导体基底

11 浅沟槽隔离

12 主动区

13 沟槽隔离

21 字符线介电层

22 字符线

23 字符线盖层

31 绝缘层

32 栅极介电层

33 主动区开孔

40 多层堆叠结构

41 非金属导电层

41A 第一非金属导电层

41B 第二非金属导电层

42 阻障层

42A 第一阻障层

42B 第二阻障层

43 金属层

43A 第一金属层

43B 第二金属层

44 硅层

44A 第一硅层

44B 第二硅层

45 盖层

45A 位线盖层

45B 栅极盖层

51 间隙壁

52 源极/漏极区

53 介电层

61 隔离结构

62 存储节点接触

70 辅助金属层

71 第一金属硅化物层

72 第二金属硅化物层

73 第三金属硅化物层

74 第四金属硅化物层

81 位线接触结构

82 栅极接触结构

83 接触结构

84 源极/漏极接触结构

90 图案化制作工艺

100 半导体存储装置

BL 位线结构

GS 栅极结构

H1 位线接触开孔

H2 栅极接触开孔

H3 源极/漏极接触开孔

R1 存储单元区

R2 周围区

Z 垂直方向

具体实施方式

请参阅图1至图11。图1至图11为本发明一实施例的半导体存储装置的制作方法示意图。本实施例提供一种半导体存储装置的制作方法，包括下列步骤。首先，如图1所示，提供一半导体基底10，半导体基底10上可定义有一存储单元区R1以及一周围区R2。存储单元区R1中可用以形成多个存储单元(memory cell)，而周围区R2中可用以形成存储单元以外的其他元件，例如控制字符线或/及位线信号传递的晶体管，但并不以此为限。半导体基底10可包括硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘(silicon-on-insulator，SOI)基底，但不以此为限。在本实施例中，半导体基底10的存储单元区R1中可形成有一浅沟槽隔离11，用以于半导体基底10的存储单元区R1中定义出多个主动区13，而存储单元区R1与周围区R2之间可通过于半导体基底10中形成一沟槽隔离12来形成隔离效果。浅沟槽隔离11与沟槽隔离12可利用蚀刻方式于半导体基底10中形成多个沟槽，再于沟槽中填入绝缘材料例如氧化硅而形成，但并不以此为限。在一些实施例中，也可视需要使用其他适合的方式形成浅沟槽隔离11与沟槽隔离12。此外，半导体基底10的存储单元区R1中可形成多条字符线(word line)22，而本实施例的字符线22可为埋入式字符线(buried word line)，但并不以此为限。字符线22可利用以埋入方式形成于半导体基底10与浅沟槽隔离11中，字符线22与半导体基底10之间可形成一字符线介电层21，而字符线22上可形成有一字符线盖层23覆盖字符线22。上述的字符线介电层21、字符线22以及字符线盖层23可通过先于半导体基底10以及浅沟槽隔离11中形成多个沟槽，再于沟槽中依序形成字符线介电层21、字符线22以及字符线盖层23，但并不以此为限。在一些实施例中，字符线介电层21可包括氧化硅或其他适合的介电材料，字符线22可包括铝(Al)、钨(W)、铜(Cu)、钛铝合金(TiAl)或其他适合的导电材料，而字符线盖层23可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。

然后，如图1与图2所示，在半导体基底10上形成至少一位线结构BL。位线结构BL包括一第一金属层43A、一位线盖层45A以及一第一硅层44A。位线盖层45A位于第一金属层43A上，且第一硅层44A于垂直于半导体基底10的垂直方向Z上位于第一金属层43A以及位线盖层45A之间。本实施例的形成位线结构BL的方法可包括但并不限于下列步骤。首先，如图1所示，在半导体基底10上形成一多层堆叠结构40，多层堆叠结构40包括一金属层43、一硅层44以及一盖层45。硅层44形成于金属层43上，而盖层45形成于硅层44上。金属层43可包括铝、钨、铜、钛铝合金或其他适合的低电阻金属导电材料，硅层44可包括非晶硅、多晶硅或其他适合的含硅导电材料，而盖层45可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料。然后，如图2所示，对多层堆叠结构40进行一图案化制作工艺90，用以形成位线结构BL。换句话说，位线结构BL中的第一金属层43A可由对多层堆叠结构40中的金属层43进行图案化制作工艺90所形成，第一硅层44A可由对多层堆叠结构40中的硅层44进行图案化制作工艺90所形成，而位线盖层45A可由多层堆叠结构40中的盖层45进行图案化制作工艺90所形成。此外，于多层堆叠结构40形成之前，可先于半导体基底10上形成一绝缘层31覆盖字符线盖层23、浅沟槽隔离11以及主动区13，并可形成一主动区开孔33贯穿绝缘层31并暴露出部分的主动区13。多层堆叠结构40可形成于绝缘层31上以及主动区开孔33中，由此使得后续形成的位线结构BL可与对应的主动区13接触而形成电连接。

更进一步说明，多层堆叠结构40可形成于存储单元区R1以及周围区R2中，而位线结构BL至少部分形成于存储单元区R1中。此外，本实施例的制作方法可还包括于周围区R2形成至少一栅极结构GS。栅极结构GS可用于周围区R2形成一晶体管，而此晶体管可包括用以控制字符线22或/及位线结构BL进行信号传递的晶体管，但并不以此为限。在一些实施例中，栅极结构GS可由对多层堆叠结构40进行图案化制作工艺90而与位线结构BL一并形成，由此达到制作工艺整合与简化的效果，但并不以此为限。在本发明的一些实施例中，也可视需要以不同的制作工艺或/及不同的材料组成来形成位于周围区R2的栅极结构。当栅极结构GS也由对多层堆叠结构40进行图案化制作工艺90而形成时，栅极结构可包括一第二金属层43B、一第二硅层44B以及一栅极盖层45B。栅极盖层45B位于第二金属层43B上，而第二硅层44B于垂直方向Z上位于第二金属层43B以及栅极盖层45B之间。

换句话说，第二金属层43B、第二硅层44B以及栅极盖层45B可由分别对多层堆叠结构40中的金属层43、硅层44以及盖层45进行图案化制作工艺90所形成。此外，多层堆叠结构40可还包括一非金属导电层41与一阻障层42，非金属导电层41位于金属层43与半导体基底10之间，而阻障层42位于非金属导电层41与金属层43之间，但并不以此为限。在本发明的一些实施例中也可视需要未于多层堆叠结构40中设置上述的非金属导电层41与阻障层42。非金属导电层41可包括多晶硅、非晶硅或其他含硅或不含硅的非金属导电材料，而阻障层42可包括钛、钨硅化物(WSi)、氮化钨(WN)或其他适合的阻障材料。

当位线结构BL以及栅极结构GS由对多层堆叠结构40进行图案化制作工艺90而形成时，位线结构BL可还包括一第一非金属导电层41A以及一第一阻障层42A，而栅极结构GS可还包括一第二非金属导电层41B以及一第二阻障层42B。第一非金属导电层41A与第二非金属导电层41B对非金属导电层41进行图案化制作工艺90所形成，而第一阻障层42A与第二阻障层42B对阻障层42进行图案化制作工艺90所形成。因此，第一非金属导电层41A位于第一金属层43A与半导体基底10之间，第二非金属导电层41B位于第二金属层43B与半导体基底10之间，第一阻障层42A位于第一非金属导电层41A与第一金属层43A之间，而第二阻障层42B位于第二非金属导电层41B与第二金属层43B之间。此外，栅极结构GS与半导体基底10之间可形成一栅极介电层32，用以当作栅极结构GS所对应晶体管中的栅极介电层。

接着，如图3所示，可于周围区R2的栅极结构GS的侧壁上形成间隙壁51，并利用间隙壁51于栅极结构GS两侧的半导体基底10中形成源极/漏极区52，然后再形成一介电层53覆盖源极/漏极区52，但并不以此为限。此外，如图3与图4所示，本实施例的制作方法可还包括于半导体基底10的存储单元区R1上形成至少一存储节点接触(storage node contact)62，存储节点接触62与多个主动区13中的至少一个对应且电连接。存储节点接触62可通过于半导体基底10上形成具有多个开口的隔离结构61，再于隔离结构61的开口中填入导电材料后对此导电材料进行回蚀刻(etching back)制作工艺而形成，故存储节点接触62的顶面于垂直方向Z上低于隔离结构61的顶面，且存储节点接触62的顶面高于半导体基底10的顶面，但并不以此为限。存储节点接触62可包括硅，例如非晶硅、多晶硅或其他含硅的导电材料。然而，在一些实施例中，也可视需要以其他制作工艺方式或/及材料来形成存储节点接触62。

然后，如图5所示，形成至少一位线接触开孔H1，位线接触开孔H1贯穿位线盖层45A而暴露出部分的第一硅层44A。此外，可于周围区R2形成至少一栅极接触开孔H2以及两个源极/漏极接触开孔H3。栅极接触开孔H2贯穿栅极盖层45B而暴露出部分的第二硅层44B，各源极/漏极接触开孔H3贯穿介电层53而暴露出所对应的源极/漏极区52。上述的位线接触开孔H1、栅极接触开孔H2以及源极/漏极接触开孔H3可通过同一图案化掩模搭配蚀刻制作工艺而形成，由此达到简化制作工艺的效果，但并不以此为限。在一些实施例中，也可视需要以不同的图案化掩模或/及不同的蚀刻制作工艺来分别形成位线接触开孔H1、栅极接触开孔H2以及源极/漏极接触开孔H3。

接着，如图6至图9所示，在位线接触开孔H1所暴露出的第一硅层44A上形成一第一金属硅化物层71。本实施例的形成位线结构BL的方法可包括但并不限于下列步骤。如图6与图8所示，先于半导体基底10上形成一辅助金属层70，辅助金属层70至少部分形成于位线接触开孔H1所暴露出的第一硅层44A上，然后再进行一热处理以于位线接触开孔H1所暴露出的第一硅层44A上形成第一金属硅化物层71，并于第一金属硅化物层71形成之后将辅助金属层70移除。在一些实施例中，辅助金属层70可包括钴(Co)、镍(Ni)或其他适合的金属材料，而第一金属硅化物层71可包括钴-金属硅化物(cobalt-silicide)、镍-金属硅化物(nickel-silicide)或其他适合的金属硅化物。此外，本实施例的制作方法可还包括于栅极接触开孔H2所暴露出的第二硅层44B上形成一第二金属硅化物层72。在一些实施例中，第二金属硅化物层72的材料可与第一金属硅化物层71相同，而第二金属硅化物层72与第一金属硅化物层71可由同一制作工艺一并形成，由此达到制作工艺简化的效果，但并不以此为限。例如辅助金属层70可部分形成于栅极接触开孔H2所暴露出的第二硅层44B上，由此搭配热处理而于第二硅层44B上形成第二金属硅化物层72。此外，在一些实施例中，也可视需要使用不同的制作工艺方法来形成与第一金属硅化物层71不同的第二金属硅化物层72。

如图6至图9所示，本实施例的制作方法可还包括于存储节点接触62上形成一第三金属硅化物层73。在一些实施例中，第三金属硅化物层73的材料可与第一金属硅化物层71相同，而第三金属硅化物层73与第一金属硅化物层71可由同一制作工艺一并形成，由此达到制作工艺简化的效果，但并不以此为限。例如辅助金属层70可部分形成于存储节点接触62上，由此搭配热处理而于存储节点接触62上形成第三金属硅化物层72。然而，在一些实施例中，也可视需要使用不同的制作工艺方法来形成与第一金属硅化物层71不同的第三金属硅化物层73。此外，辅助金属层70于第一金属硅化物层71与第三金属硅化物层73形成之后被移除。值得说明的是，在移除辅助金属层70时，位线结构BL的第一金属层43A被第一硅层44A或/及第一金属硅化物层71于垂直方向Z上完全覆盖，故可保护第一金属层43A而避免被移除辅助金属层70的制作工艺产生破坏。另一方面，在移除辅助金属层70时，栅极结构GS的第二金属层43B被第二硅层44A或/及第二金属硅化物层72于垂直方向Z上完全覆盖，故可保护第二金属层43B而避免被移除辅助金属层70的制作工艺产生破坏。此外，由于硅层44的作用主要在于保护金属层43以及形成金属硅化物层，故硅层44的厚度可视形成金属硅化物的制作工艺中对于硅的消耗量来做调整。因此，第一硅层44A与第二硅层44B的厚度较佳分别薄于第一非金属导电层41A以及第二非金属导电层41B的厚度，但并不以此为限。

此外，本实施例的制作方法可还包括于源极/漏极接触开孔H3所暴露出的源极/漏极区52上形成一第四金属硅化物层74。在一些实施例中，第四金属硅化物层74的材料可与第二金属硅化物层72相同，而第四金属硅化物层74与第一金属硅化物层71、第二金属硅化物层72以及第三金属硅化物层73可由同一制作工艺一并形成，由此达到制作工艺简化的效果，但并不以此为限。

之后，如图10与图11所示，在位线接触开孔H1中形成一位线接触结构81，且位线接触结构81接触第一金属硅化物层71，用以与位线结构BL电连接。位线接触结构81可包括一低电阻导电材料例如铝、钨、铜或钛铝合金等，而此低电阻导电材料与第一金属硅化物层71之间可另形成一阻障层(未绘示)，此阻障层可包括钛、氮化钛(TiN)或其他适合的阻障材料所组成的单层或多层阻障层结构。此外，本实施例的制作方法可还包括于栅极接触开孔H2中形成一栅极接触结构82、在第三金属硅化物层73上形成一接触结构83以及于源极/漏极接触开孔H3中形成源极/漏极接触结构84。栅极接触结构82接触第二金属硅化物层72，用以与栅极结构GS电连接。接触结构83接触第三金属硅化物层73，用以与存储节点接触62电连接。成源极/漏极接触结构84接触第四金属硅化物层74，用以与源极/漏极区52电连接。在一些实施例中，位线接触结构81、栅极接触结构82、接触结构83以及源极/漏极接触结构84可以相同的材料或/及相同的制作工艺一并形成，由此达到制作工艺简化的效果，但并不以此为限。

通过上述的制作方法，即可形成如图10与图11所示的半导体存储装置100。本实施例的半导体存储装置100包括半导体基底10、至少一位线结构BL、至少一位线接触开孔H1、第一金属硅化物层71以及位线接触结构81。位线结构BL设置于半导体基底10上，且位线结构BL包括第一金属层43A、位线盖层45A以及第一硅层44A。位线盖层45A设置于第一金属层43A上，且第一硅层44A设置于第一金属层43A以及位线盖层45A之间。位线接触开孔H1贯穿位线盖层45A，第一金属硅化物层71设置于位线接触开孔H1所对应的第一硅层44A上，且位线接触开孔H1暴露出至少部分的第一金属硅化物层44A。位线接触结构设置81于位线接触开孔H1中，且位线接触结构81接触第一金属硅化物层71，用以与位线结构BL电连接。位线结构BL至少部分设置于存储单元区R1，且半导体存储装置100还包括栅极结构GS、至少一栅极接触开孔H2、第二金属硅化物层以及栅极接触结构。栅极结构GS设置于半导体基底10上且设置于周围区R2，栅极结构GS包括第二金属层43B、第二硅层44B以及栅极盖层45B。栅极盖层45B设置于第二金属层43B上，且第二硅层44B设置于第二金属层43B以及栅极盖层45B之间。栅极接触开孔H2贯穿栅极盖层45B，第二金属硅化物层72设置于栅极接触开孔H2所对应的第二硅层44B上，且栅极接触开孔H2暴露出至少部分的第二金属硅化物层72。栅极接触结构82设置于栅极接触开H2中，且栅极接触结构82接触第二金属硅化物层72，用以与栅极结构GS电连接。

此外，如图10与图11所示，半导体存储装置100可还包括至少一存储节点接触62、至少一第三金属硅化物层73以及接触结构83。存储节点接触62设置于半导体基底10上，且存储节点接触62与多个主动区13中的至少一个对应且电连接。第三金属硅化物层73设置于存储节点接触62上，接触结构82设置于第三金属硅化物层73上，且接触结构82接触第三金属硅化物层73，用以与存储节点接触62电连接。通过于位线结构BL中的第一金属层43A与位线盖层45A之间设置第一硅层44A，可保护第一金属层43A而避免受到形成存储节点接触62上的第三金属硅化物层73的制作工艺产生破坏，对于半导体存储装置100的电性表现以及生产良率均有正面的帮助。

综上所述，在本发明的半导体存储装置以及其制作方法中，利用于位线结构中的第一金属层上设置第一硅层来可保护第一金属层而避免形成存储节点接触上的金属硅化物层的制作工艺对第一金属层产生破坏。此外，位线结构与位于周围区的栅极结构可通过对同一多层堆叠结构进行图案化制作工艺而一并形成，故栅极结构中的第二金属层上也可设置第二硅层来可保护第二金属层而避免形成存储节点接触上的金属硅化物层的制作工艺对第二金属层产生破坏。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (16)

1.一种半导体存储装置的制作方法，包括：

提供一半导体基底；

在该半导体基底上形成至少一位线结构，该位线结构包括：

第一金属层；

位线盖层，位于该第一金属层上；以及

第一硅层，位于该第一金属层以及该位线盖层之间；

形成至少一位线接触开孔，贯穿该位线盖层而暴露出部分的该第一硅层；

在该位线接触开孔所暴露出的该第一硅层上形成一第一金属硅化物层；

在该位线接触开孔中形成一位线接触结构，其中该位线接触结构接触该第一金属硅化物层，用以与该位线结构电连接；

在该半导体基底上形成至少一存储节点接触，其中该半导体基底包括多个主动区，该存储节点接触与该多个主动区中的至少一个对应且电连接；

在该存储节点接触上形成一第三金属硅化物层；以及

在该第三金属硅化物层上形成一接触结构，其中该接触结构接触该第三金属硅化物层，用以与该存储节点接触电连接，且该位线接触结构与该接触结构是以相同的制作工艺一并形成，

其中形成该位线结构的方法包括：

在该半导体基底上形成一多层堆叠结构，该多层堆叠结构包括：

金属层；

硅层，形成于该金属层上；以及

盖层，形成于该硅层上；以及

对该多层堆叠结构进行一图案化制作工艺，用以形成该位线结构。

2.如权利要求1所述的半导体存储装置的制作方法，其中该半导体基底上定义有一存储单元区以及一周围区，该多层堆叠结构形成于该存储单元区以及该周围区中，且该位线结构至少部分形成于该存储单元区中。

3.如权利要求2所述的半导体存储装置的制作方法，还包括：

在该周围区形成至少一栅极结构，其中该栅极结构由对该多层堆叠结构进行该图案化制作工艺而与该位线结构一并形成。

4.如权利要求3所述的半导体存储装置的制作方法，其中该栅极结构包括：

第二金属层，其中该第二金属层与该第一金属层由对该金属层进行该图案化制作工艺所形成；

栅极盖层，位于该第二金属层上，其中该栅极盖层与该位线盖层由对该盖层进行该图案化制作工艺所形成；以及

第二硅层，位于该第二金属层以及该栅极盖层之间，其中该第二硅层与该第一硅层由对该硅层进行该图案化制作工艺所形成。

5.如权利要求4所述的半导体存储装置的制作方法，还包括：

形成至少一栅极接触开孔，贯穿该栅极盖层而暴露出部分的该第二硅层；

在该栅极接触开孔所暴露出的该第二硅层上形成一第二金属硅化物层；以及

在该栅极接触开孔中形成一栅极接触结构，其中该栅极接触结构接触该第二金属硅化物层，用以与该栅极结构电连接。

6.如权利要求5所述的半导体存储装置的制作方法，其中该第一金属硅化物层与该第二金属硅化物层由同一制作工艺一并形成。

7.如权利要求1所述的半导体存储装置的制作方法，其中该多层堆叠结构还包括非金属导电层，位于该金属层与该半导体基底之间。

8.如权利要求7所述的半导体存储装置的制作方法，其中该多层堆叠结构还包括阻障层，位于该金属层与该非金属导电层之间。

9.如权利要求1所述的半导体存储装置的制作方法，其中该第一金属硅化物层与该第三金属硅化物层由同一制作工艺一并形成。

10.如权利要求9所述的半导体存储装置的制作方法，其中形成该第一金属硅化物层与该第三金属硅化物层的步骤包括：

在该半导体基底上形成一辅助金属层，其中该辅助金属层部分形成于该存储节点接触上且部分形成于该位线接触开孔所暴露出的该第一硅层上；以及

在该第一金属硅化物层与该第三金属硅化物层形成之后，将该辅助金属层移除。

11.如权利要求10所述的半导体存储装置的制作方法，其中于移除该辅助金属层时，该位线结构的该第一金属层被该第一硅层或/及该第一金属硅化物层于一垂直方向上完全覆盖。

12.一种半导体存储装置，包括：

半导体基底；

至少一位线结构，设置于该半导体基底上，该位线结构包括：

第一金属层；

位线盖层，设置于该第一金属层上；以及

第一硅层，设置于该第一金属层以及该位线盖层之间；

至少一位线接触开孔，贯穿该位线盖层；

第一金属硅化物层，设置于该位线接触开孔所对应的该第一硅层上，其中该位线接触开孔暴露出至少部分的该第一金属硅化物层；以及

位线接触结构，设置于该位线接触开孔中，其中该位线接触结构接触该第一金属硅化物层，用以与该位线结构电连接，

其中该半导体基底上定义有一存储单元区以及一周围区，该位线结构至少部分设置于该存储单元区，且该半导体存储装置还包括：

栅极结构设置于该半导体基底上且设置于该周围区，该栅极结构包括：

第二金属层；

栅极盖层，设置于该第二金属层上；以及

第二硅层，设置于该第二金属层以及该栅极盖层之间，

其中该第一金属层和该第二金属层为同一金属层的不同部分，该第一硅层与该第二硅层为同一硅层的不同部分，且该位线盖层与该栅极盖层为同一盖层的不同部分。

13.如权利要求12所述的半导体存储装置，还包括：

至少一栅极接触开孔，贯穿该栅极盖层；

第二金属硅化物层，设置于该栅极接触开孔所对应的该第二硅层上，其中该栅极接触开孔暴露出至少部分的该第二金属硅化物层；以及

栅极接触结构，设置于该栅极接触开孔中，其中该栅极接触结构接触该第二金属硅化物层，用以与该栅极结构电连接。

14.如权利要求13所述的半导体存储装置，其中该第一金属硅化物层与该第二金属硅化物层的材料相同。

15.如权利要求12所述的半导体存储装置，还包括：

至少一存储节点接触，设置于该半导体基底上，其中该半导体基底包括多个主动区，该存储节点接触与该多个主动区中的至少一个对应且电连接；

至少一第三金属硅化物层，设置于该存储节点接触上；以及

接触结构，设置于该第三金属硅化物层上，其中该接触结构接触该第三金属硅化物层，用以与该存储节点接触电连接。

16.如权利要求15所述的半导体存储装置，其中该第一金属硅化物层与该第三金属硅化物层的材料相同。

Images