KR102156643B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR102156643B1
KR102156643B1 KR1020140057977A KR20140057977A KR102156643B1 KR 102156643 B1 KR102156643 B1 KR 102156643B1 KR 1020140057977 A KR1020140057977 A KR 1020140057977A KR 20140057977 A KR20140057977 A KR 20140057977A KR 102156643 B1 KR102156643 B1 KR 102156643B1
Authority
KR
South Korea
Prior art keywords
gate
trench
active regions
device isolation
forming
Prior art date
Application number
KR1020140057977A
Other languages
English (en)
Other versions
KR20150130839A (ko
Inventor
김승환
박정훈
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020140057977A priority Critical patent/KR102156643B1/ko
Priority to US14/506,418 priority patent/US9373625B2/en
Publication of KR20150130839A publication Critical patent/KR20150130839A/ko
Application granted granted Critical
Publication of KR102156643B1 publication Critical patent/KR102156643B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 장치에 관한 것으로, 스토리지노드 콘택이 액티브 영역의 3 측면을 둘러싸도록 함으로써 스토리지노드 콘택과 액티브 영역 사이의 접촉 면적을 증가시켜준다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and manufacturing method of the same}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 스토리지노드 콘택이 액티브 영역의 3 측면을 둘러싸도록 함으로써 스토리지노드 콘택과 액티브 영역 사이의 접촉 면적을 증가시켜주는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 반도체 소자의 대용량화에 대한 요구가 점점 커짐에도 불구하고, 칩 크기의 증가 한계에 의해 디램 소자의 용량증가 또한 한계를 보이는 실정이다. 칩 크기가 증가하게 되면 웨이퍼 당 칩의 수가 감소하여 소자의 생산성이 감소하게 된다. 따라서 최근에는 셀 레이아웃을 변화시켜 셀 면적을 감소시키고, 그에 따라 보다 많은 메모리 셀을 하나의 웨이퍼에 집적시키고자 하는 노력을 기울이고 있다.
반도체 소자가 점점 고집적화되면서 반도체 칩 사이즈가 감소하고 이에 따라 칩 내에 형성되는 반도체 소자의 크기도 감소하게 되었다. 특히 게이트 사이의 활성 영역에 형성되는 스토리지노드 콘택 및 비트라인 콘택의 면적이 점점 감소하게 되어 접촉저항이 증가함으로써 전기적 특성이 저하되는 문제가 발생하고 있다.
본 발명의 실시예는 스토리지노드 콘택의 접촉저항을 감소시켜 반도체 소자의 전기적 특성을 향상시키고자 한다.
본 발명의 일 실시예에 따른 반도체 장치는 소자분리막에 의해 정의되는 액티브 영역들, 게이트 영역의 상기 액티브 영역들 및 상기 소자분리막이 식각된 게이트용 트렌치, 상기 게이트용 트렌치의 하부에 매립된 게이트 및 상기 액티브 영역 중 상기 게이트용 트렌치의 일측에 있는 제 1 접합영역의 3 측면을 둘러싸는 스토리지노드 콘택을 포함하며, 상기 액티브 영역들은 동일한 게이트를 공유하는 복수의 액티브 영역들이 일렬로 평행하게 배치될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 일렬로 평행하게 배열되는 액티브 영역들을 정의하는 소자분리막을 형성하는 단계, 상기 소자분리막 및 일렬로 배열된 상기 액티브 영역들을 식각하여 게이트용 트렌치를 형성하는 단계, 상기 게이트용 트렌치의 하부에 매립되도록 게이트를 형성하는 단계 및 상기 액티브 영역 중 상기 게이트용 트렌치의 일측에 있는 제 1 접합영역의 3 측면을 둘러싸는 스토리지노드 콘택을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예는 스토리지노드 콘택의 접촉저항을 감소시킴으로써 반도체 소자의 전기적 특성을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 셀 어레이의 구성을 나타내는 평면도.
도 2는 도 1에서 A-A'에 따른 단면의 모습을 보여주는 단면도.
도 3 내지 도 23은 도 1 및 도 2의 구조를 형성하기 위한 과정들을 나타내는 도면들.
도 24는 본 발명의 일 실시 예에 따르는 처리 시스템(process system)의 구성을 개략적으로 나타내는 블록도.
도 25는 본 발명의 일 실시 예에 따르는 전자 장치의 구성을 개략적으로 나타내는 블록도.
도 26은 본 발명의 다른 실시 예에 따르는 전자 장치를 개략적으로 나타내는 블록도.
도 27은 본 개시의 일 실시 예에 따르는 전자 시스템의 구성을 개략적으로 나타내는 블록도.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 보다 상세하게 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 구성을 나타내는 평면도이며, 도 2는 도 1에서 A-A'에 따른 단면의 모습을 보여주는 단면도이다.
도 1 및 도 2를 참조하면, 반도체 기판(100)이 식각되어 형성된 액티브 영역(102)은 소자분리막(104)에 의해 정의되며, 액티브 영역(102)의 측벽에는 측벽 산화막(wall oxide)(103)이 형성된다. 게이트(106)는 액티브 영역(102) 및 소자분리막(104)에 매립되며, 제 1 방향으로 연장되는 라인타입으로 형성될 수 있다.
각 액티브 영역(102)은 2개의 매립 게이트(106) 및 1개의 비트라인(112)과 교차된다. 매립 게이트(106)와 비트라인(112)은 서로 수직하게 교차되며, 액티브 영역(102)은 매립 게이트(106) 및 비트라인(112)과 비스듬히 기울어지게 교차된다. 특히, 본 실시예에서 매립 게이트(106)가 연장되는 방향을 따라 인접하게 배치된 액티브 영역들(102)은 동일한 2개의 매립 게이트들을 공유하며 일렬로 평행하게 배열된다.
액티브 영역(102)에서 매립 게이트들(106) 사이의 접합영역(102a)에는 비트라인 콘택(110)이 형성되며, 비트라인 콘택(110)의 상부에는 비트라인(112)이 형성된다. 이때, 비트라인 콘택(110)은 접합영역(102a)의 상부면 뿐만 아니라 양측면(게이트용 트렌치의 내측면)과도 접하도록 형성된다. 비트라인 콘택(110)에서 접합영역(102a)의 측면과 접하는 부분은 게이트 절연막(108)이 제거된 영역에 형성될 수 있다. 예컨대, 비트라인 콘택을 형성시, 게이트 절연막(108)을 일부 제거한 후 해당 영역에도 비트라인 콘택용 물질이 형성되도록 함으로써 비트라인 콘택이 접합영역(102a)의 측면과 연결되도록 할 수 있다. 비트라인 콘택(110)은 도프드 폴리실리콘(doped polysilicon), 금속실리사이드, 금속질화물 또는 금속 중 적어도 어느 하나를 포함할 수 있다. 비트라인(112)은 금속(예컨대, 텅스텐) 또는 금속층과 베리어 메탈층(예컨대, Ti, TiN)이 적층된 구조를 포함할 수 있다. 비트라인(112)의 양측에는 스페이서가 형성된다. 스페이서는 다중스페이서(Multi-spacer) 구조일 수 있다. 예컨대, 스페이서는 질화물/산화물/질화물의 NON 구조를 포함할 수 있다. 또는 스페이서는 에어갭(114)을 포함할 수 있다. 예컨대, 스페이서는 질화물/에어/질화물의 N-Air-N 구조를 포함할 수 있다.
액티브 영역(102)에서 양 단부의 접합영역(102b)에는 스토리지노드 콘택(116)이 연결된다. 스토리지노드 콘택(116)은 하부콘택(116a) 및 상부콘택(116b)을 포함한다. 이때, 하부콘택(116a)은 폴리실리콘을 포함할 수 있다. 상부콘택(116b)은 금속(예컨대, 텅스텐) 또는 금속과 베리어 메탈층(예컨대, Ti, TiN)이 적층된 구조를 포함할 수 있다. 특히, 본 실시예에서 스토리지노드 콘택(116)은 접합영역(102b)의 상부면 뿐만 아니라 3 측면과 접하도록 형성된다. 즉, 스토리지노드 콘택(116)은 접합영역(102b)의 3 측면을 둘러싸는 구조로 형성된다. 이때, 스토리지노드 콘택(116)에서 접합영역(102b)의 측면과 접하는 부분은 측벽 산화막(wall oxide)(103)과 게이트 절연막(108)이 부분적으로 제거된 영역에 형성될 수 있다. 예컨대, 스토리지노드 콘택을 형성시, 측벽 산화막(wall oxide)(103)과 게이트 절연막(108)을 일부 제거한 후 해당 영역에도 스토리지노드 콘택용 물질이 형성되도록 함으로써 스토리지노드 콘택이 접합영역(102b)의 측면과 연결되도록 할 수 있다.
도 3 내지 도 23은 도 1 및 도 2의 구조를 형성하기 위한 과정들을 나타내는 도면들이다. 도 3 내지 도 15에서 (i) 도면은 평면도이며 (ii) 도면은 (i) 도면에서 A-A'의 단면 모습을 보여주는 단면도이다.
먼저 도 3을 참조하면, 반도체 기판(200) 상부에 하드마스크층(미도시)을 형성한다. 이때, 하드마스크층은 산화막을 포함할 수 있다.
이어서, 하드마스크층 상부에 라인타입의 액티브 영역들을 정의하는 ISO 마스크 패턴(미도시)을 형성한 후 이를 식각 마스크로 하드마스크층을 식각하여 하드마스크 패턴(202)을 형성한다. 이때, ISO 마스크 패턴은 SPT(Spacer Pattern Technology) 공정을 통해 형성될 수 있다. 이어서, 하드마스크 패턴(202)을 식각 마스크로 사용하여 반도체 기판(200)을 식각하여 라인타입의 액티브 영역들(204)을 정의하는 제 1 소자분리용 트렌치(미도시)를 형성한다. 이때, 액티브 영역들(204)은 후속 공정에서 형성되는 비트라인 및 게이트(워드라인)와 비스듬히 교차되도록 정의될 수 있다.
다음에, 제 1 소자분리용 트렌치의 측벽에 측벽 절연막(206)을 형성한다. 이러한 측벽 절연막은 산화막(wall oxide)을 포함할 수 있다. 이때, 측벽 절연막(206)은 산화막 물질을 소자분리용 트렌치의 측벽에 증착하거나, 소자분리용 트렌치에 의해 노출된 액티브 영역(204)의 측벽을 건식 또는 습식 산화 공정을 통해 산화시킴으로서 형성될 수 있다.
다음에, 제 1 소자분리용 트렌치가 매립되도록 소자분리용 절연막을 형성한 후 하드마스크 패턴(202)이 노출될 때까지 소자분리용 절연막을 평탄화함으로써 라인타입의 액티브 영역(204)을 정의하는 소자분리막(208)을 형성한다. 이때, 소자분리막(208)은 질화막을 포함할 수 있다.
다음에 도 4를 참조하면, 액티브 영역(204)을 일정 길이 단위로 컷팅(소자분리)하기 위한 ISO 컷 마스크를 이용하여 하드마스크 패턴(202), 액티브 영역(204) 및 소자분리막(208)을 식각하여 아일랜드 타입의 액티브 영역(210)을 정의하는 제 2 소자분리용 트렌치(212)를 형성한다. 이때, 제 2 소자분리용 트렌치(212)는 후속 공정에서 형성되는 매립 게이트와 같은 방향으로 연장되는 라인타입으로 형성된다.
다음에 도 5를 참조하면, 제 2 소자분리용 트렌치(212)에 의해 노출된 액티브 영역(210)의 측벽에 측벽 절연막(214)을 형성한다. 이러한 측벽 절연막(214)은 산화막(wall oxide)을 포함할 수 있다. 측벽 절연막(214)은 산화막 물질을 제 2 소자분리용 트렌치(212)의 측벽에 증착하거나, 제 2 소자분리용 트렌치(212)에 의해 노출된 액티브 영역(204)의 측벽을 건식 또는 습식 산화 공정을 통해 산화시킴으로서 형성될 수 있다.
이어서, 제 2 소자분리용 트렌치(212)가 매립되도록 소자분리용 절연막을 형성한 후 이를 평탄화함으로써 일정 길이 단위로 소자 분리된 액티브 영역(210)을 정의하는 소자분리막(216)을 형성한다. 이때, 소자분리막(216)은 질화막을 포함할 수 있다.
이러한 평탄화 과정에서 하드마스크 패턴(202)도 대부분 식각될 수 있다.
다음에 도 6을 참조하면, 도 5의 결과물 상부에 하드마스크층(미도시)을 형성한다. 이때, 하드마스크층은 산화막을 포함할 수 있다. 이어서, 하드마스크층 상부에 게이트 영역을 정의하는 BG 마스크 패턴을 형성한 후 이를 식각 마스크로 하드마스크층을 식각하여 하드마스크 패턴(218)을 형성한다.
다음에, 하드마스크 패턴(218)을 식각 마스크로 액티브 영역(210) 및 소자분리막(208)을 식각하여 게이트용 트렌치(220)를 형성한다.
다음에 도 7을 참조하면, 게이트용 트렌치(220)의 내면에 게이트 절연막(222)을 형성한다. 이때, 게이트 절연막(222)은 산화막을 포함하며, 산화막은 SiO2, SiON, 하프늄옥사이드(HfO2),Ta2O5 등 하이-케이(high-k) 물질로 형성될 수 있다. 게이트 절연막(222)은 산화막 물질을 게이트용 트렌치(220)의 내면에 증착하거나 건식 또는 습식 산화 공정을 통해 게이트용 트렌치(220)의 내면을 산화시킴으로써 형성될 수 있다.
이어서, 게이트용 트렌치(220)가 매립되도록 게이트 절연막(222) 상부에 게이트용 도전막을 형성한 후 이를 에치백함으로서 게이트용 트렌치(220)의 하부에 매립되는 게이트(224)를 형성한다. 이때, 게이트용 도전물질은 금속(예컨대, 텅스텐) 또는 금속과 베리어 메탈층(예컨대, Ti, TiN)이 적층된 구조를 포함할 수 있다.
도 7에서, 게이트 절연막(222)을 형성하기 전에 웹 와이드닝(wet widening) 공정을 이용하여 소자분리막(208) 영역에 형성되는 게이트용 트렌치(220)의 폭을 더 넓힐 수도 있다. 예컨대, 액티브 영역(210)에 형성되는 게이트용 트렌치(220)의 폭 보다 소자분리막(208) 영역에 형성되는 게이트용 트렌치(220)의 폭을 더 넓게 형성할 수 있다. 이 경우, 도 8에서와 같이 게이트(224')의 양측면이 톱니 형태로 돌출됨으로써 게이트(224')가 액티브 영역(210)의 3 측면을 둘러싸도록 형성될 수 있다. 또는, 도 9에서와 같이 게이트(224")의 일측면에서만 톱니 형태로 돌출되도록 할 수도 있다.
다음에 도 10을 참조하면, 게이트용 트렌치(220)가 매립되도록 실링막(226)을 형성한다. 이때, 실링막(226)은 질화막을 포함한다. 이러한 실링막(226)은 하드마스크 패턴(218)의 상부에도 형성됨으로써 층간절연막으로서의 기능도 수행할 수 있다.
다음에 도 11을 참조하면, 실링막(226)의 상부에 라인 타입으로 실링막(226)을 노출시키는 BLC 마스크 패턴(228)을 형성한다. 이때, BLC 마스크 패턴(228)은 게이트(224)가 연장되는 방향과 같은 방향으로 연장되면서 액티브 영역(210)에서 비트라인콘택이 형성될 영역과 교차하는 라인 타입으로 실링막(226)을 노출시킨다.
다음에 도 12를 참조하면, BLC 마스크 패턴(228)을 식각 마스크로 실링막(226), 산화막(202, 218), 소자분리막(208) 및 액티브 영역(210)을 식각하여 비트라인콘택용 트렌치(230)를 형성한다. 이때, 비트라인콘택용 트렌치(230)에 의해 게이트 절연막(222) 및 측벽 절연막(206)이 노출된다.
이어서 클리닝 공정을 통해 비트라인콘택용 트렌치(230)의 하부에 노출된 게이트 절연막(222) 및 측벽 절연막(206)의 일부를 제거한다.
다음에 도 13을 참조하면, 비트라인콘택용 트렌치(230)가 매립되도록 비트라인콘택용 도전막(232)을 형성한 후 이를 식각하여 평탄화한다. 평탄화 공정은 화학적기계적연마법(Chemical Mechanical Polishing, CMP) 또는 에치백(etch-back) 공정이 이용될 수 있다. 이때, 비트라인콘택용 도전막(232)은 게이트 절연막(222) 및 측벽 절연막(206)이 제거된 영역에도 매립된다. 따라서, 비트라인콘택용 도전막(232)은 액티브 영역(210)의 상부면과 접하면서 측벽들을 둘러싸는 구조가 된다. 이러한 비트라인콘택용 도전막(232)은 도프드 폴리실리콘을 포함할 수 있다.
다음에 도 14를 참조하면, 비트라인콘택용 도전막(232) 상부에 비트라인용 도전막(미도시) 및 하드마스크층(미도시)을 형성한다. 이때, 비트라인용 도전막은 금속(예컨대, 텅스텐) 또는 금속과 베리어 메탈층(예컨대, Ti, TiN)이 적층된 구조를 포함할 수 있다.
이어서, 비트라인영역을 정의하는 마스크 패턴(미도시)을 이용하여 하드마스크층, 비트라인용 도전막 및 비트라인콘택용 도전막(232)을 순차적으로 식각하여 비트라인(236) 및 비트라인콘택(234)을 형성한다. 즉, 비트라인(236)과 비트라인콘택(234)이 함께 패터닝됨으로서, 라인 타입의 비트라인콘택용 도전막(232)은 비트라인콘택(234)만 남고 나머지는 제거된다.
다음에 도 15를 참조하면, 비트라인(236)의 양측에 스페이서(238)를 형성한다. 이때, 스페이서(238)는 다중스페이서 구조로 형성될 수 있다. 예컨대, 스페이서(238)는 질화막(238a), 산화막(238b) 및 질화막(238c)이 순차적으로 적층된 NON(Nitride/Oxide/Nitride) 구조를 포함할 수 있다.
이어서, 비트라인(236), 스페이서(238) 및 절연막(226) 상부에 층간 절연막(240)을 형성한 후 어닐(anneal) 공정 및 평탄화 공정을 수행한다. 이때, 층간 절연막(240)은 산화막(예컨대, Spin On Dielectric(SOD) 물질막)을 포함할 수 있다. 참고로, 설명의 편의를 위해, 도 15의 (i) 도면에서는 스페이서(238)를 도시하지 않았다.
다음에 도 16을 참조하면, 비트라인(236) 사이의 영역에서 스토리지노드 콘택 영역을 제외한 영역을 소자분리막(208, 216) 또는 실링막(226)이 노출될 때까지 식각하여 SNC 다마신 트렌치(242)를 형성한다. 도 16에서 굵은 선으로 박스 처리된 부분이 SNC 다마신 트렌치(242)가 형성되는 영역이다.
다음에 도 17을 참조하면, SNC 다마신 트렌치(242)가 매립되도록 절연막을 형성한 후 층간 절연막(240)이 노출될 때까지 평탄화하여 SNC 다마신 패턴(244)을 형성한다. 이때, SNC 다마신 패턴(244)은 질화막을 포함한다.
다음에 도 18을 참조하면, 비트라인(236)의 하드마스크(236b), 층간 절연막(240) 및 SNC 다마신 패턴(244)의 식각선택비를 이용하여 층간 절연막(240)을 선택적으로 제거한다. 이때, 층간 절연막(240)은 딥 아웃(dip out) 공정을 통해 제거될 수 있다. 즉, 비트라인(236)의 하드마스크층(236b)와 SNC 다마신 패턴(244)은 질화막으로 이루어지고 층간 절연막(240)은 산화막으로 이루어져 있으므로 질화막과 산화막의 식각 선택비를 이용하여 층간 절연막(240) 만을 선택적으로 제거한다. 이때, 스페이서(238)를 구성하는 산화막(238b)은 층간 절연막(240)에 비해 폭이 매우 좁기 때문에 상대적으로 제거되지 않고 잔류하게 된다.
다음에 도 19를 참조하면, 층간 절연막(240)이 제거된 트렌치의 측벽에 스페이서(246)을 형성한다. 이때, 스페이서(246)는 TIN을 포함한다.
이어서, 스페이서(246)를 베리어막으로 하여 액티브 영역(210)이 노출될 때까지 트렌치의 하부를 식각하여 스토리지노드 콘택홀(248)을 형성한다. 이때, 트리밍(trimming) 공정을 이용하여 액티브 영역(210)에 인접한 소자분리막(216)의 일부 및 실링막(226)의 일부를 함께 제거한다. 즉, 스토리지노드 콘택홀(248)의 하부는 액티브 영역(210) 보다 넓게 형성된다. 이에 따라, 액티브 영역(210)뿐만 아니라 액티브 영역의 측면에 위치하는 측벽 산화막(214) 및 게이트 절연막(222)도 함께 노출된다.
다음에 도 20을 참조하면, 스토리지노드 콘택홀(248)에 대한 클리닝 공정을 진행하여 스토리지노드 콘택홀(248)에 의해 노출된 측벽 산화막(214)와 게이트 절연막(222)의 일부를 제거한다. 이어서, 스트립 공정을 통해 스페이서(246)를 제거한다.
다음에, 스토리지노드 콘택홀(248)이 매립되도록 콘택용 도전막을 형성한 후 이를 에치백하여 하부콘택(250)을 형성한다. 콘택용 도전막은 폴리실리콘을 포함할 수 있다. 이때, 하부콘택(250)은 측벽 산화막(214) 및 게이트 절연막(222)이 제거된 영역에도 형성됨으로써 하부콘택(250)은 액티브 영역(210)의 3측면을 둘러싸는 형태로 형성된다.
도 21은 도 20에서 점원으로 표시된 부분을 보다 상세하게 나타낸 도면으로, 액티브 영역(210), 게이트(224), 비트라인(236) 및 하부콘택(250)의 관계를 보다 상세하게 보여주는 도면이다.
도 21에서와 같이, 하부콘택(250)은 게이트(224) 영역 및 소자분리막(216) 영역까지 확장된다. 특히, 해당 영역의 측벽 산화막(214) 및 게이트 절연막(222)의 일부를 제거한 후 그 제거된 영역에 콘택용 도전막을 형성함으로써 하부콘택(250)이 액티브 영역(210)의 3 측면을 둘러싸는 형태가 된다.
다음에 도 22를 참조하면, 스토리지노드 콘택홀(248)이 매립되도록 하부콘택(250) 및 SNC 다마신 패턴(244) 상부에 도전막(미도시)을 형성하고, 도전막의 상부에 하드마스크층(미도시)을 형성한다. 이때, 도전막은 금속(예컨대, 텅스텐) 또는 금속과 베리어 메탈층(예컨대, Ti, TiN)이 적층된 구조를 포함할 수 있다.
이어서, SNC 다마신 패턴(244)이 노출될 때까지 도전막과 하드마스크층을 식각하여 상부콘택(252)을 형성한다. 즉 SNC 다마신 패턴(244)의 상부에 형성된 도전막과 하드마스크층을 패터닝하여 상부콘택(252)을 형성한다. 이때, 상부콘택(252)에서 스토리지노드 콘택홀(248)에 매립되는 부분과 그렇지 않은 부분은 서로 일부분만 중첩되도록 형성된다. 즉, 하부콘택(250)과 연결되는 부분과 후속 공정에서 형성될 스토리지노드와 연결되는 부분의 위치를 서로 다르게 함으로써 스토리지노드 형성시 공정 마진을 증가시킬 수 있다.
다음에 도 23을 참조하면, 다중 구조의 스페이서(238)에서 산화막(238b)을 선택적으로 제거하여 비트라인(236)의 양측에 에어갭(254)을 형성할 수 있다. 이때, 에어갭(254)은 선택적으로 형성할 수 있다. 즉, 다중스페이서(238)는 NON 구조로 형성되거나 N-air-N 구조로 형성될 수 있다.
이후 상부콘택(250)과 연결되는 스토리지노드를 형성하는 공정 등의 후속 공정들은 종래의 공정들과 동일한 공정을 통해 이루어질 수 있으므로 이에 대한 상세한 설명은 생략한다.
도 24는 본 발명의 일 실시 예에 따르는 처리 시스템(process system)의 구성을 개략적으로 나타내는 블록도이다.
도 24를 참조하면, 처리 시스템(300)은 중앙처리장치(310), 주기억장치(320), 저장장치(330), 입출력 장치(340) 및 제어 장치(350)를 포함한다. 중앙처리장치(310), 주기억장치(320), 저장장치(330), 입출력 장치(340) 및 제어장치(350) 간의 정보 교환은 시스템 버스(360)에 의해 이루어질 수 있다.
중앙처리장치(Central Processing Unit; CPU)(310)는 처리 시스템(300) 내의 프로그램 실행 및 데이터 처리를 수행할 수 있다. 중앙 처리 장치(310)는 일 예로서, 레지스터, 산술논리연산장치(ALU) 또는 제어장치 등을 포함할 수 있다. 중앙처리장치(310)는 시스템 버스(360)를 이용하여, 주기억장치(320), 저장장치(330) 또는 입출력 장치(340)와, 주소(address), 데이터(data) 또는 제어 신호와 관련된 정보를 일방향으로 전달하거나 양방향으로 교환할 수 있다.
주기억장치(main memory)(320)는 중앙처리장치(310)가 처리할 데이터를 보관하거나, 중앙처리장치(310)가 처리한 결과를 저장하는 역할을 수행할 수 있다. 또한, 주기억장치(320)는 입출력장치(340)로부터 입력된 데이터를 저장하거나, 입출력장치(340)로 출력될 데이터를 보관할 수 있다. 주기억장치(320)는 일 예로서, 휘발성 소자인 디램(danymic randon access memory, DRAM)을 포함할 수 있다.
주기억장치(320)는 데이터를 비트 단위로 저장하는 복수의 셀들을 구비할 수 있다. 더욱이 주기억장치(320)는 상술한 도 1 및 도2의 구조를 구비하는 반도체 장치를 포함할 수 있다. 예컨대 주기억장치(320)의 반도체 장치에서, 매립 게이트가 연장되는 방향을 따라 인접하게 배치된 액티브 영역들은 동일한 2개의 매립 게이트들을 공유하며 일렬로 평행하게 배열된다. 더욱이 반도체 장치의 스토리지노드 콘택은 접합영역의 상부면과 접하면서 동시에 3측면을 둘러싸는 구조를 갖는다.
저장장치(330)는 주기억장치(320)의 기능을 돕기 위해, 데이터를 별도로 저장할 수 있다. 일 예로서, 저장장치(330)는 주기억장치(320)에서 처리되어질 데이터를 저장한 후에, 필요한 양 만큼의 데이터를 필요한 순간에 주기억장치(320)에 제공할 수 있다. 이러한 저장장치(330)는 자기테이프, 플로피 디스켓 또는 하드디스크와 같은 자기디스크, 시디롬(CD-ROM), 레이저디스크 또는 디브이디(DVD)와 같은 광디스크, 플래시 메모리, 고상 디스크(solid state disk, SSD), USB(Universal Serical Bus) 메모리, 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
입출력 장치(340)는 중앙처리장치(310)에 의해 처리되어야할 데이터의 입력을 수행하거나 또는 중앙처리장치(310)에 의해 처리된 데이터의 출력을 수행하는 장치이다. 이러한 입출력 장치(340)는 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 프린터, 그래픽 카드와 같은 인터페이스 장치(Interface Device)들, 또는 통신장치 등을 포함할 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈 또는 이들의 결합을 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등 전송라인을 통해 데이터를 주고받는 다양한 장치를 포함할 수 있다. 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 등 전송라인 없이 데이터를 주고받는 다양한 장치를 포함할 수 있다.
제어장치(350)는 중앙처리장치(310)와 다른 장치들(320, 330, 340) 사이에서 교환되는 데이터 또는 신호를 제어할 수 있다. 이러한 제어장치(350)는 컴퓨터 내부의 노스브리지(north bridge)칩 또는 사우스브리지(south bridge)칩일 수 있다.
시스템 버스(350)는 중앙처리장치(310), 주기억장치(320), 저장장치(330), 입출력 장치(340), 제어장치(350) 사이에서 신호가 이동하는 통로로서 기능할 수 있다. 이러한 시스템 버스(350)는 일 예로서, 주소 버스(address bus), 데이터 버스(data bus) 및 제어 버스(control bus)를 포함할 수 있다.
도 24의 처리 시스템(process system)은 인쇄회로기판인 주기판(main board)를 포함할 수 있다. 중앙 처리 장치(310), 주기억장치(320) 및 제어장치(350)는 주기판에 실장되도록 형성될 수 있다. 일 실시예로서, 중앙처리장치(310) 또는 제어 장치(350)는 반도체 패키지의 형태로 주기판에 실장될 수 있다. 주기억장치(320)는 패키지 모듈 형태로 주기판에 결합될 수 있다. 주기판은 다층 회로 기판일 수 있다. 저장 장치(330) 및 입출력 장치(340)는 별개의 제품으로 준비되고, 주기판에 배치되는 입출력 인터페이스 장치에 결합될 수 있다. 시스템 버스(350)는 주기억장치(320), 저장장치(330), 입출력 장치(340), 제어장치(350) 및 중앙처리장치(310) 내부의 집적 회로 또는 주기판 내의 집적 회로에 의해 구현될 수 있다.
결과적으로, 본 실시 예에 따르는 처리 시스템은 본 개시의 실시예에 따르는 반도체 장치를 채용하는 반도체 패키지 또는 이를 구비하는 패키지 모듈을 포함하는 주기억장치를 포함할 수 있다. 이를 통해, 주기억 장치의 전기적 특성이 향상되어 상대적으로 처리 속도가 향상되거나 데이터 신뢰성이 개선됨으로써, 처리 시스템은 전체적으로 성능 개선을 이룰 수 있다.
도 25는 본 발명의 일 실시 예에 따르는 전자 장치의 구성을 개략적으로 나타내는 블록도이다.
도 25를 참조하면, 전자 장치(400)는 프로세서(410), 디램 (DRAM)(420), 접속 유닛(430) 및 출력 유닛(440)을 포함한다. 프로세서(410), 메모리 유닛(420), 접속 유닛(430) 및 출력 유닛(440) 간의 정보 교환은 시스템 버스(450)에 의해 이루어질 수 있다.
프로세서(410)는 다양한 영상 신호를 처리하고 가속시키는 등의 연산을 수행한다. 프로세서(410)는 그래픽 프로세서 유닛(Graphics Process Unit, GPU)을 포함할 수 있다.
디램(420)은 프로세서(410)가 처리하는 영상 데이터를 보관하거나 저장하는 역할을 수행한다. 디램(420)은 영상 데이터를 비트 단위로 저장하는 복수의 셀들을 포함할 수 있다. 디램(420)은 상술한 도 1 및 도 2의 구성을 구비하는 반도체 장치를 포함할 수 있다. 예컨대 반도체 장치에서, 매립 게이트가 연장되는 방향을 따라 인접하게 배치된 액티브 영역들은 동일한 2개의 매립 게이트들을 공유하며 일렬로 평행하게 배열된다. 더욱이 반도체 장치의 스토리지노드 콘택은 접합영역의 상부면과 접하면서 동시에 3측면을 둘러싸는 구조를 갖는다.
접속 유닛(430)은 전자 장치(400)를 컴퓨터 시스템과 같은 외부 처리 시스템과 접속시켜 외부 처리 시스템의 중앙 처리 장치와 제어 신호 및 데이터를 교환할 수 있도록 해주는 인터페이스 장치이다. 접속 유닛(430)은 AGP 방식 또는 PCI 방식을 포함할 수 있다.
출력 유닛(440)은 연산 처리된 영상 데이터를 디스플레이 장치와 같은 외부 출력 장치로 출력하는 기능을 수행할 수 있다.
도 25의 전자 장치(400)는 그래픽 카드로 구현될 수 있으며, 인쇄회로기판인 주기판(main board)을 포함할 수 있다. 이때, 프로세서(410), 디램(420)은 주기판에 실장되어 형성될 수 있다. 일 실시예로서, 프로세서(410) 또는 디램(420)은 반도체 패키지의 형태로서 주기판에 실장될 수 있다. 주기판은 다층 회로 기판일 수 있다.
접속 유닛(430) 및 출력 유닛(440)은 주기판에 배치되는 입출력 인터페이스 장치를 포함할 수 있다. 시스템 버스(450)는 프로세서(410), 디램(420), 접속 유닛(430) 또는 출력 유닛(440) 내부의 집적 회로 또는 주기판 내의 집적 회로에 의해 구현될 수 있다.
결과적으로, 본 실시예에 따르는 전자 장치(그래픽 카드)는 본 개시의 실시예에 따르는 반도체 장치를 채용하는 디램을 포함할 수 있다. 이를 통해, 디램의 전기적 특성이 향상되어 상대적으로 처리 속도가 향상되거나 데이터 신뢰성이 개선됨으로써, 그래픽 카드의 성능이 전체적으로 개선될 수 있다.
도 26은 본 발명의 다른 실시 예에 따르는 전자 장치의 구성을 개략적으로 나타내는 블록도이다.
도 26의 전자 장치(500)는 데이터 저장부(510), 메모리 컨트롤러(520), 버퍼(캐시) 메모리(530) 및 입출력(I/O) 인터페이스(540)를 포함한다.
데이터 저장부(510)는 메모리 컨트롤러(520)로부터의 제어신호에 따라 메모리 컨트롤러(520)로부터 인가되는 데이터(DATA)를 저장하고 저장된 데이터를 판독하여 메모리 컨트롤러(520)에 출력한다. 이러한 데이터 저장부(510)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 예컨대, 데이터 저장부(510)는 Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
메모리 컨트롤러(520)는 입출력 인터페이스부(540)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터 저장부(510) 및 버퍼 메모리(530)에 대한 데이터 입출력을 제어한다. 도 26에서는 메모리 컨트롤러(520)가 하나의 블록으로 표시되었으나, 메모리 컨트롤러(520)는 비휘발성 메모리(510)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼 메모리(530)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼 메모리(530)는 메모리 컨트롤러(520)에서 처리할 데이터 즉 데이터 저장부(510)에 입출력되는 데이터를 임시적으로 저장한다. 버퍼 메모리(530)는 메모리 컨트롤러(520)로부터의 제어신호에 따라 메모리 컨트롤러(520)로부터 인가되는 데이터(DATA)를 저장하고 저장된 데이터를 판독하여 메모리 컨트롤러(520)에 출력한다. 이러한 버퍼 메모리(530)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력(I/O) 인터페이스(540)는 메모리 컨트롤러(520)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리 컨트롤러(520)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력(I/O) 인터페이스(540)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
이러한 전자 장치(500)에서, 데이터 저장부(510) 또는 버퍼 메모리(530)는 도 1 및 도 2의 구성을 구비하는 반도체 장치를 포함할 수 있다. 예컨대 반도체 장치에서, 매립 게이트가 연장되는 방향을 따라 인접하게 배치된 액티브 영역들은 동일한 2개의 매립 게이트들을 공유하며 일렬로 평행하게 배열된다. 더욱이 반도체 장치의 스토리지노드 콘택은 접합영역의 상부면과 접하면서 동시에 3측면을 둘러싸는 구조를 갖는다.
도 26의 전자 장치(500)는 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 이러한 메모리 시스템(500)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
결과적으로, 본 실시예에 따르는 전자 장치는 도 1 및 도 2의 반도체 장치를 채용함으로써 상대적으로 처리 속도가 향상되거나 데이터 신뢰성이 개선되어 전자 장치의 성능이 전체적으로 개선될 수 있다.
도 27은 본 개시의 일 실시 예에 따르는 전자 시스템의 구성을 개략적으로 나타내는 블록도이다.
도 27의 전자 시스템(600)은 프로세서(610), 디램(620), 인터페이스 장치(630) 및 저장 장치(640)를 포함한다. 프로세서(610), 디램(620), 인터페이스 장치(630) 및 저장 장치(640) 사이의 정보 교환은 시스템 버스(650)에 의해 이루어질 수 있다.
프로세서(610)는 전자 시스템(600)의 종류에 따라 다양한 연산을 수행하거나, 전자 시스템(600)의 다른 구성요소들(610, 620, 630, 640)을 제어할 수 있다. 일 예로서, 프로세서(610)는 전자 시스템(600)이 요청하는 프로그램의 실행 및 각종 연산을 수행할 수 있다.
디램(620)은 프로세스(610)가 처리할 데이터를 저장 장치(650)로부터 제공받아 보관하거나, 프로세스(610)가 처리한 결과를 임시적으로 저장하는 역할을 수행할 수 있다. 디램(620)은 전자 시스템(600)의 프로세서(610)의 처리 속도를 증가시키기 위한 버퍼로서의 역할을 수행할 수 있다.
디램(620)은 데이터를 비트 단위로 저장하는 복수의 셀들을 구비할 수 있다. 디램(620)은 상술한 도 1 및 도 2의 구성을 구비하는 반도체 장치를 포함할 수 있다. 예컨대 반도체 장치에서, 매립 게이트가 연장되는 방향을 따라 인접하게 배치된 액티브 영역들은 동일한 2개의 매립 게이트들을 공유하며 일렬로 평행하게 배열된다. 더욱이 반도체 장치의 스토리지노드 콘택은 접합영역의 상부면과 접하면서 동시에 3측면을 둘러싸는 구조를 갖는다. 이러한 구조를 통해 스토리지노드 콘택의 접촉저항이 감소되어 반도체 장치의 동작 특성이 향상될 수 있다.
인터페이스 장치(640)는 본 실시예의 시스템과 외부 장치의 제어 신호 또는 데이터 등을 교환하기 위한 것일 수 있으며, 각종 디스플레이장치, 오디오, 마이크, 터치 스크린, 키패드, 키보드, 마우스, 유저 인터페이스 장치 및 각종 유무선 통신 장치일 수 있다.
저장 장치(650)는 프로세서(610)의 처리 대상인 데이터 또는 처리된 데이터를 저장할 수 있다. 저장 장치(650)는 비휘발성을 가질 수 있으며, 디램(620)과의 협력을 통해 데이터가 프로세서(610) 내에서 순차적으로 처리되도록 데이터를 제공할 수 있다. 몇몇 실시 예들에 있어서, 전자 시스템(600)은 저장 장치(650)를 구비하지 않고, 프로세서(610), 디램(620) 및 인터페이스 장치(640)를 포함하도록 구성될 수도 있다.
전자 시스템(600)은 인쇄회로기판인 주기판(main board)을 포함할 수 있다. 프로세서(610) 또는 디램(620)은 반도체 패키지의 형태로 주기판에 실장될 수 있다. 디램(620)의 경우, 패키지 모듈의 형태로 주기판에 결합될 수도 있다. 인터페이스 장치(640) 또는 저장장치(650)는 별개의 제품으로 제작되어 전자 시스템(600)에 결합되어 주기판과 신호 교환을 할 수 있다. 시스템 버스(660)는 프로세서(610), 디램(620), 인터페이스장치(640), 또는 저장장치(650) 내부의 집적 회로 또는 주기판 내의 집적 회로로서 구현될 수 있다.
도 27의 전자 시스템(600)은 퍼스널 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 태블릿(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), EDA(enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), 위성항법장치(Global Positioning System; GPS), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television), 기타 임베디드(Embedded) 시스템 등 프로세스를 사용하여 동작하는 각종 전자 시스템을 포함할 수 있다.
결과적으로, 본 실시예에 따르는 전자 시스템은 본 개시의 실시예에 따르는 반도체 장치를 채용하는 디램을 포함할 수 있다. 이를 통해, 디램이 상대적으로 처리 속도가 향상되거나 데이터 신뢰성이 개선됨으로써, 전자 시스템은 전체적으로 성능 개선을 이룰 수 있다.
상술한 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 반도체 기판 102 : 액티브 영역
103 : 측벽 산화막 104 : 소자분리막
106 : 게이트 108 : 게이트 절연막
110 : 비트라인 콘택 112 : 비트라인
114 : 에어갭 116 : 스토리지노드 콘택
116a : 하부콘택 116b : 상부콘택

Claims (23)

  1. 소자분리막에 의해 정의되는 액티브 영역들;
    게이트 영역의 상기 액티브 영역들 및 상기 소자분리막이 식각된 게이트용 트렌치;
    상기 게이트용 트렌치의 하부에 매립된 게이트; 및
    상기 액티브 영역 중 상기 게이트용 트렌치의 일측에 있는 제 1 접합영역의 3 측면을 둘러싸는 스토리지노드 콘택을 포함하며,
    상기 액티브 영역들은 상기 게이트의 진행 방향을 따라 인접하게 배치된 액티브 영역들이 2개의 게이트들을 공유하는 것을 특징으로 하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 게이트용 트렌치는
    상기 소자분리막에 형성된 트렌치의 폭과 상기 액티브 영역에 형성되는 트렌치의 폭이 서로 다른 것을 특징으로 하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 상기 게이트용 트렌치는
    상기 소자분리막에 형성된 트렌치의 폭이 상기 액티브 영역에 형성되는 트렌치의 폭 보다 큰 것을 특징으로 하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 상기 게이트용 트렌치는
    상기 소자분리막에 형성된 트렌치의 일측이 상기 액티브 영역에 형성되는 트렌치 보다 돌출된 것을 특징으로 하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서, 상기 게이트용 트렌치는
    상기 소자분리막에 형성된 트렌치의 양측이 상기 액티브 영역에 형성되는 트렌치 보다 돌출되는 것을 특징으로 하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서, 상기 스토리지노드 콘택은
    상기 게이트용 트렌치의 내측면과 접하는 것을 특징으로 하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6항에 있어서,
    상기 스토리지노드 콘택 중 상기 게이트용 트렌치의 내측면과 접하는 부분은 게이트 절연막과 같은 두께로 형성되는 것을 특징으로 하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 스토리지노드 콘택 중 상기 게이트용 트렌치의 내측면 이외의 측면과 접하는 부분은 상기 액티브 영역의 측벽 절연막과 같은 두께로 형성되는 것을 특징으로 하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 액티브 영역 중 상기 게이트용 트렌치의 타측에 있는 제 2 접합영역의 양측면을 둘러싸는 비트라인 콘택을 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서, 상기 비트라인 콘택은
    상기 게이트용 트렌치의 내측면과 접하는 것을 특징으로 하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10항에 있어서,
    상기 비트라인 콘택 중 상기 게이트용 트렌치의 내측면과 접하는 부분은 게이트 절연막과 같은 두께로 형성되는 것을 특징으로 하는 반도체 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9항에 있어서,
    상기 게이트와 수직한 방향으로 연장되며 상기 비트라인 콘택과 연결되는 비트라인; 및
    상기 비트라인의 양측에 위치하는 에어갭을 더 포함하는 것을 특징으로 하는 반도체 장치.
  13. 일렬로 평행하게 배열되는 액티브 영역들을 정의하는 소자분리막을 형성하는 단계;
    상기 소자분리막 및 일렬로 배열된 상기 액티브 영역들을 식각하여 게이트용 트렌치를 형성하는 단계;
    상기 게이트용 트렌치의 하부에 매립되도록 게이트를 형성하는 단계; 및
    상기 액티브 영역 중 상기 게이트용 트렌치의 일측에 있는 제 1 접합영역의 3 측면을 둘러싸는 스토리지노드 콘택을 형성하는 단계를 포함하며,
    상기 일렬로 평행하게 배열된 액티브 영역들은 상기 게이트의 진행 방향을 따라 인접하게 배치된 액티브 영역들이 2개의 게이트들을 공유하도록 배치되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서, 상기 소자분리막을 형성하는 단계는
    반도체 기판을 식각하여 라인타입으로 평행하게 배열되는 제 1 액티브 영역들을 정의하는 제 1 소자분리용 트렌치를 형성하는 단계;
    상기 제 1 소자분리용 트렌치의 측벽에 제 1 측벽 절연막을 형성하는 단계;
    상기 제 1 소자분리용 트렌치가 매립되도록 상기 제 1 측벽 절연막 상부에 소자분리용 절연막을 매립하여 제 1 소자분리막을 형성하는 단계;
    상기 제 1 액티브 영역들 및 상기 제 1 소자분리막을 상기 게이트와 같은 방향으로 연장되는 라인타입으로 식각하여 제 2 소자분리용 트렌치를 형성하는 단계;
    상기 제 2 소자분리용 트렌치의 측벽에 제 2 측벽 절연막을 형성하는 단계; 및
    상기 제 2 소자분리용 트렌치가 매립되도록 상기 제 2 측벽 절연막 상부에 소자분리용 절연막을 매립하여 제 2 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서, 상기 게이트용 트렌치를 형성하는 단계는
    상기 소자분리막에 형성된 트렌치의 폭과 상기 액티브 영역들에 형성되는 트렌치의 폭을 서로 다르게 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서, 상기 게이트용 트렌치를 형성하는 단계는
    상기 소자분리막 및 상기 액티브 영역들에 동일한 폭을 갖는 제 1 게이트용 트렌치를 형성하는 단계; 및
    상기 제 1 게이트용 트렌치에서 상기 소자분리막에 형성된 트렌치의 폭을 확장시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서, 상기 스토리지노드 콘택을 형성하는 단계는
    상기 제 1 접합영역, 상기 제 1 접합영역의 측벽에 형성된 측벽 절연막 및 상기 게이트용 트렌치의 측벽에 형성된 게이트 절연막을 노출시키는 스토리지노드 콘택홀을 형성하는 단계;
    노출된 상기 측벽 절연막 및 상기 게이트 절연막을 일정 깊이만큼 제거하는 단계; 및
    상기 측벽 절연막과 상기 게이트 절연막이 제거된 영역 및 상기 스토리지노드 콘택홀이 매립되도록 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13항에 있어서,
    상기 스토리지노드 콘택을 형성하기 이전에,
    상기 액티브 영역 중 상기 게이트용 트렌치의 타측에 있는 제 2 접합영역의 양측면을 둘러싸는 비트라인 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 18항에 있어서, 상기 비트라인 콘택을 형성하는 단계는
    상기 제 2 접합영역 및 상기 게이트용 트렌치의 측벽에 형성된 게이트 절연막이 노출시키는 비트라인 콘택홀을 형성하는 단계;
    노출된 상기 게이트 절연막을 일정 깊이만큼 제거하는 단계; 및
    상기 게이트 절연막이 제거된 영역 및 상기 비트라인 콘택홀이 매립되도록 도전막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 데이터 처리를 수행하는 중앙처리장치;
    상기 중앙처리장치가 처리할 데이터를 보관하거나 상기 중앙처리장치가 처리한 데이터를 저장하는 주기억장치;
    상기 주기억장치와 연결되며 상기 주기억장치에서 처리할 데이터 또는 상기 주기억 장치에서 처리된 데이터를 저장하는 저장장치; 및
    상기 중앙처리장치, 상기 주기억장치 및 상기 저장장치 사이에서 교환되는 데이터 또는 신호를 제어하는 제어장치를 포함하되,
    상기 주기억장치는
    소자분리막에 의해 정의되는 액티브 영역들;
    게이트 영역의 상기 액티브 영역들 및 상기 소자분리막이 식각된 게이트용 트렌치;
    상기 게이트용 트렌치의 하부에 매립된 게이트; 및
    상기 액티브 영역 중 상기 게이트용 트렌치의 일측에 있는 제 1 접합영역의 3 측면을 둘러싸는 스토리지노드 콘택을 포함하며,
    상기 액티브 영역들은 상기 게이트의 진행 방향을 따라 인접하게 배치된 액티브 영역들이 2개의 게이트들을 공유하는 것을 특징으로 하는 처리 시스템.
  21. 데이터에 대한 연산을 수행하는 프로세서;
    상기 프로세서가 처리하는 데이터를 저장하는 디램;
    상기 프로세서와 외부 처리 시스템 간의 신호 교환을 위한 접속 유닛; 및
    상기 프로세서에서 처리된 데이터를 외부 출력 장치로 출력하는 출력 유닛을 포함하고,
    상기 디램은
    소자분리막에 의해 정의되는 액티브 영역들;
    게이트 영역의 상기 액티브 영역들 및 상기 소자분리막이 식각된 게이트용 트렌치;
    상기 게이트용 트렌치의 하부에 매립된 게이트; 및
    상기 액티브 영역 중 상기 게이트용 트렌치의 일측에 있는 제 1 접합영역의 3 측면을 둘러싸는 스토리지노드 콘택을 포함하며,
    상기 액티브 영역들은 상기 게이트의 진행 방향을 따라 인접하게 배치된 액티브 영역들이 2개의 게이트들을 공유하는 것을 특징으로 하는 전자 장치.
  22. 제어신호에 따라 데이터를 저장하고 저장된 데이터를 출력하는 비휘발성 메모리;
    상기 비휘발성 메모리에 입출력되는 데이터를 임시적으로 저장하는 버퍼 메모리; 및
    외부기기로부터 인가되는 명령에 따라 상기 비휘발성 메모리 및 상기 버퍼 메모리에 대한 데이터 입출력을 제어하는 메모리 컨트롤러를 포함하되,
    상기 버퍼 메모리는
    소자분리막에 의해 정의되는 액티브 영역들;
    게이트 영역의 상기 액티브 영역들 및 상기 소자분리막이 식각된 게이트용 트렌치;
    상기 게이트용 트렌치의 하부에 매립된 게이트; 및
    상기 액티브 영역 중 상기 게이트용 트렌치의 일측에 있는 제 1 접합영역의 3 측면을 둘러싸는 스토리지노드 콘택을 포함하며,
    상기 액티브 영역들은 상기 게이트의 진행 방향을 따라 인접하게 배치된 액티브 영역들이 2개의 게이트들을 공유하는 것을 특징으로 하는 고상 디스크.
  23. 데이터에 대한 연산을 수행하거나 시스템의 동작을 제어하는 프로세서;
    상기 프로세서가 처리할 데이터를 보관하거나 상기 프로세서가 처리한 결과를 저장하는 디램; 및
    외부 장치와 제어 신호 또는 데이터를 교환하는 인터페이스 장치를 포함하되,
    상기 디램은
    소자분리막에 의해 정의되는 액티브 영역들;
    게이트 영역의 상기 액티브 영역들 및 상기 소자분리막이 식각된 게이트용 트렌치;
    상기 게이트용 트렌치의 하부에 매립된 게이트; 및
    상기 액티브 영역 중 상기 게이트용 트렌치의 일측에 있는 제 1 접합영역의 3 측면을 둘러싸는 스토리지노드 콘택을 포함하며,
    상기 액티브 영역들은 상기 게이트의 진행 방향을 따라 인접하게 배치된 액티브 영역들이 2개의 게이트들을 공유하는 것을 특징으로 하는 전자 장치.
KR1020140057977A 2014-05-14 2014-05-14 반도체 장치 및 그 제조 방법 KR102156643B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140057977A KR102156643B1 (ko) 2014-05-14 2014-05-14 반도체 장치 및 그 제조 방법
US14/506,418 US9373625B2 (en) 2014-05-14 2014-10-03 Memory structure device having a buried gate structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140057977A KR102156643B1 (ko) 2014-05-14 2014-05-14 반도체 장치 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20150130839A KR20150130839A (ko) 2015-11-24
KR102156643B1 true KR102156643B1 (ko) 2020-09-17

Family

ID=54539163

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140057977A KR102156643B1 (ko) 2014-05-14 2014-05-14 반도체 장치 및 그 제조 방법

Country Status (2)

Country Link
US (1) US9373625B2 (ko)
KR (1) KR102156643B1 (ko)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160139190A (ko) * 2015-05-27 2016-12-07 에스케이하이닉스 주식회사 에어갭을 갖는 반도체 장치 및 그 제조 방법
US9953883B2 (en) 2016-04-11 2018-04-24 Samsung Electronics Co., Ltd. Semiconductor device including a field effect transistor and method for manufacturing the same
US10650621B1 (en) 2016-09-13 2020-05-12 Iocurrents, Inc. Interfacing with a vehicular controller area network
CN108615732B (zh) 2016-12-09 2019-06-28 联华电子股份有限公司 半导体元件及其制作方法
CN108269758B (zh) 2016-12-29 2019-08-23 联华电子股份有限公司 半导体元件的制作方法
CN108389863B (zh) * 2017-02-03 2021-03-30 联华电子股份有限公司 半导体存储装置以及其制作方法
CN108538839B (zh) 2017-03-01 2019-08-23 联华电子股份有限公司 半导体结构、用于存储器元件的半导体结构及其制作方法
CN108573926B (zh) * 2017-03-09 2020-01-21 联华电子股份有限公司 半导体存储装置以及其制作方法
KR102321868B1 (ko) 2017-04-03 2021-11-08 삼성전자주식회사 반도체 메모리 장치
CN109216357B (zh) * 2017-06-30 2021-04-20 联华电子股份有限公司 半导体结构及其制作方法
KR102279732B1 (ko) * 2017-07-21 2021-07-22 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
KR20190034023A (ko) 2017-09-22 2019-04-01 삼성전자주식회사 집적회로 소자
CN110061001B (zh) 2018-01-18 2020-09-22 联华电子股份有限公司 半导体元件及其制作方法
CN110120368B (zh) 2018-02-05 2021-05-11 联华电子股份有限公司 形成动态随机存取存储器的方法
TWI683418B (zh) * 2018-06-26 2020-01-21 華邦電子股份有限公司 動態隨機存取記憶體及其製造、寫入與讀取方法
JP7406895B2 (ja) * 2019-10-23 2023-12-28 キヤノン株式会社 情報処理装置および情報処理装置の制御方法
KR20210049231A (ko) * 2019-10-24 2021-05-06 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
TWI757043B (zh) * 2021-01-08 2022-03-01 華邦電子股份有限公司 半導體記憶體結構及其形成方法
EP4095909A1 (en) * 2021-05-27 2022-11-30 Samsung Electronics Co., Ltd. Semiconductor memory device and method of fabricating the same
KR20240008569A (ko) * 2022-07-12 2024-01-19 삼성전자주식회사 반도체 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110156262A1 (en) * 2009-12-30 2011-06-30 Jong-Han Shin Semiconductor device with buried gate and method for fabricating the same
US20130093093A1 (en) * 2011-10-12 2013-04-18 Nam-Yeal Lee Semiconductor device with damascene bit line and method for fabricating the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060128349A (ko) 2005-06-10 2006-12-14 삼성전자주식회사 반도체 메모리소자의 비트라인 형성방법 및 이를 이용한반도체 메모리소자 및 그의 제조방법
KR20130073488A (ko) 2011-12-23 2013-07-03 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101933044B1 (ko) * 2012-03-30 2018-12-28 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110156262A1 (en) * 2009-12-30 2011-06-30 Jong-Han Shin Semiconductor device with buried gate and method for fabricating the same
US20130093093A1 (en) * 2011-10-12 2013-04-18 Nam-Yeal Lee Semiconductor device with damascene bit line and method for fabricating the same

Also Published As

Publication number Publication date
US9373625B2 (en) 2016-06-21
US20150333069A1 (en) 2015-11-19
KR20150130839A (ko) 2015-11-24

Similar Documents

Publication Publication Date Title
KR102156643B1 (ko) 반도체 장치 및 그 제조 방법
US9653474B2 (en) Electronic device and method for fabricating the same
KR102223740B1 (ko) 수직채널 반도체 장치
US9385312B2 (en) Electronic device and method for fabricating the same
KR102102782B1 (ko) 멀티 레이어 게이트를 갖는 반도체 장치, 이를 포함하는 전자 장치 및 그 반도체 장치의 제조 방법
KR101994309B1 (ko) 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
US9570511B2 (en) Electronic device having buried gate and method for fabricating the same
US9070577B2 (en) Semiconductor device having fin structure in peripheral region and method for forming the same
US9153579B2 (en) Semiconductor device having extended buried gate
US10483374B2 (en) Electronic device including transistor and method for fabricating the same
KR102072036B1 (ko) 반도체 장치, 그 반도체 장치의 제조 방법 및 그 반도체 장치를 갖는 전자 장치
US20150041888A1 (en) Semiconductor device including buried bit line, and electronic device using the same
US9257487B2 (en) Three dimensional semiconductor integrated circuit having gate pick-up line and method of manufacturing the same
US9831286B2 (en) Electronic device and method for fabricating the same
KR102432733B1 (ko) 전자 장치 및 그 제조 방법
KR20140127617A (ko) 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR20150033946A (ko) 전자 장치 및 그 제조 방법
KR102053037B1 (ko) 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템
KR20170133008A (ko) 전자 장치 및 그 제조 방법
KR20150057812A (ko) 반도체 장치 및 그 형성 방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right