KR20140127617A - 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 - Google Patents

반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 Download PDF

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 장치는, 제1 방향으로 연장하고, 기판으로부터 제1 높이에 위치하는 제1 하부 배선 및 상기 제1 높이보다 높은 제2 높이에 위치하는 제2 하부 배선; 상기 제1 및 제2 하부 배선 상에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선; 및 상기 제1 하부 배선과 상기 상부 배선의 사이 및 상기 제2 하부 배선과 상기 상부 배선의 사이에 개재되는 가변 저항 소자를 포함한다.

Description

반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME, AND MICRO PROCESSOR, PROCESSOR, SYSTEM, DATA STORAGE SYSTEM AND MEMORY SYSTEM INCLUDING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 소자를 포함할 수 있는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장하는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명이 해결하려는 과제는, 집적도 증가가 가능하고 셀간 디스터번스를 감소시킬 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 제1 방향으로 연장하고, 기판으로부터 제1 높이에 위치하는 제1 하부 배선 및 상기 제1 높이보다 높은 제2 높이에 위치하는 제2 하부 배선; 상기 제1 및 제2 하부 배선 상에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선; 및 상기 제1 하부 배선과 상기 상부 배선의 사이 및 상기 제2 하부 배선과 상기 상부 배선의 사이에 개재되는 가변 저항 소자를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 방향으로 연장하는 제1 하부 배선을 형성하는 단계; 제1 하부 배선을 덮는 절연막을 형성하는 단계; 상기 절연막 상에 상기 제1 방향으로 연장하면서 상기 제1 하부 배선과 중첩하지 않는 제2 하부 배선을 형성하는 단계; 상기 제2 하부 배선에 의해 노출된 상기 절연막을 상기 제1 하부 배선의 표면이 드러날 때까지 식각하여 트렌치를 형성하는 단계; 상기 제1 및 제2 하부 배선 각각의 상에 가변 저항 소자 형성을 위한 물질막 패턴을 형성하는 단계; 및 상기 물질막 패턴 상에 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 방향으로 연장하는 제1 하부 배선, 및 가변 저항 소자 형성을 위한 제1 물질막 패턴이 적층된 제1 구조물을 형성하는 단계; 상기 제1 구조물을 덮는 절연막을 형성하는 단계; 상기 제1 절연막 상에 상기 제1 방향으로 연장하면서 상기 제1 하부 배선과 중첩하지 않는 제2 하부 배선, 및 가변 저항 소자 형성을 위한 제2 물질막 패턴이 적층된 제2 구조물을 형성하는 단계; 상기 제2 하부 배선에 의해 노출된 상기 절연막을 상기 제1 구조물 표면이 드러날 때까지 식각하여 트렌치를 형성하는 단계; 및 상기 제1 및 제2 구조물 상에 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 마이크로프로세서는, 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고, 상기 기억부는, 제1 방향으로 연장하고, 기판으로부터 제1 높이에 위치하는 제1 하부 배선 및 상기 제1 높이보다 높은 제2 높이에 위치하는 제2 하부 배선; 상기 제1 및 제2 하부 배선 상에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선; 및 상기 제1 하부 배선과 상기 상부 배선의 사이 및 상기 제2 하부 배선과 상기 상부 배선의 사이에 개재되는 가변 저항 소자를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 프로세서는, 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 캐시 메모리부는, 제1 방향으로 연장하고, 기판으로부터 제1 높이에 위치하는 제1 하부 배선 및 상기 제1 높이보다 높은 제2 높이에 위치하는 제2 하부 배선; 상기 제1 및 제2 하부 배선 상에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선; 및 상기 제1 하부 배선과 상기 상부 배선의 사이 및 상기 제2 하부 배선과 상기 상부 배선의 사이에 개재되는 가변 저항 소자를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 시스템은, 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상은, 제1 방향으로 연장하고, 기판으로부터 제1 높이에 위치하는 제1 하부 배선 및 상기 제1 높이보다 높은 제2 높이에 위치하는 제2 하부 배선; 상기 제1 및 제2 하부 배선 상에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선; 및 상기 제1 하부 배선과 상기 상부 배선의 사이 및 상기 제2 하부 배선과 상기 상부 배선의 사이에 개재되는 가변 저항 소자를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은, 제1 방향으로 연장하고, 기판으로부터 제1 높이에 위치하는 제1 하부 배선 및 상기 제1 높이보다 높은 제2 높이에 위치하는 제2 하부 배선; 상기 제1 및 제2 하부 배선 상에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선; 및 상기 제1 하부 배선과 상기 상부 배선의 사이 및 상기 제2 하부 배선과 상기 상부 배선의 사이에 개재되는 가변 저항 소자를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 메모리 및 상기 버퍼 메모리 중 하나 이상은, 제1 방향으로 연장하고, 기판으로부터 제1 높이에 위치하는 제1 하부 배선 및 상기 제1 높이보다 높은 제2 높이에 위치하는 제2 하부 배선; 상기 제1 및 제2 하부 배선 상에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선; 및 상기 제1 하부 배선과 상기 상부 배선의 사이 및 상기 제2 하부 배선과 상기 상부 배선의 사이에 개재되는 가변 저항 소자를 포함한다.
상술한 본 발명에 의한 반도체 장치 및 그 제조 방법에 의하면, 집적도 증가가 가능하고 셀간 디스터번스를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 사시도이다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 3a 내지 도 3d는 본 발명의 다른 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다.
도 4는 본 발명의 또다른 일 실시예에 따른 반도체 장치를 나타내는 사시도이다.
도 5는 본 발명의 또다른 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 6은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 7은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 8은 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 9는 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타내는 사시도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는, 제1 방향으로 연장하는 복수의 하부 배선(10)과, 하부 배선(10) 상에 위치하고 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선(12)과, 하부 배선(10)과 상부 배선(12)의 교차점마다 하부 배선(10)과 상부 배선(12) 사이에 개재되는 가변 저항 소자(11)를 포함할 수 있다.
여기서, 하부 배선(10)은 기판(미도시됨)으로부터의 높이가 상대적으로 낮은 제1 하부 배선(10A)과 기판으로부터의 높이가 상대적으로 높은 제2 하부 배선(10B)을 포함할 수 있다. 제1 하부 배선(10A)과 제2 하부 배선(10B)은 제2 방향을 따라 교대로 배치될 수 있다. 하부 배선(10)은 상부 배선(12)과 함께 가변 저항 소자(11)에 전압 또는 전류를 인가하기 위한 것으로서, 도전성 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물을 포함할 수 있다.
가변 저항 소자(11)는 가변 저항 특성을 나타내며 단일막 또는 다중막을 포함할 수 있다. 예컨대, 가변 저항 소자(11)는 RRAM, PRAM, MRAM, FRAM 등에 이용되는 물질, 예컨대, 페로브스카이트(perovskite)계 산화물, 전이금속 산화물 등과 같은 금속 산화물, 칼코게나이드(chalcogenide)계 화합물 등과 같은 상변화 물질, 강유전체, 강자성체 등을 포함하는 단일막 또는 다중막으로 형성될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 가변 저항 소자(11)는 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 특성을 갖기만하면 족하다. 가변 저항 소자(11)는 섬(island) 형상을 가질 수 있고, 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다.
여기서, 가변 저항 소자(11)는 하부 배선(10) 상에 형성되기 때문에, 제1 하부 배선(10A) 상의 가변 저항 소자(11)는 제2 하부 배선(10B) 상의 가변 저항 소자(11) 보다 상대적으로 낮게 위치할 수 있다. 나아가, 제1 하부 배선(10A) 상의 가변 저항 소자(11)의 상면 높이는 제2 하부 배선(10B) 저면의 높이보다 낮을 수 있다. 제2 방향에서 제1 하부 배선(10A) 상의 가변 저항 소자(11)와 제2 하부 배선(10B) 상의 가변 저항 소자(11) 사이의 거리를 최대한 증가시킴으로써 이들 사이의 디스터번스를 방지하기 위함이다.
상부 배선(12)은 제2 방향으로 연장하여 제2 방향으로 배열되는 가변 저항 소자(11)의 상면과 연결되도록 형성될 수 있다. 이때, 상부 배선(12)은 하부 프로파일(underlying profile)을 따라 형성될 수 있고, 그에 따라 제1 하부 배선(10A) 상의 가변 저항 소자(11) 상에서는 오목하고 제2 하부 배선(10B) 상의 가변 저항 소자(11) 상에서는 볼록한 요철 형상을 가질 수 있다. 상부 배선(12)은 도전성 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물을 포함할 수 있다.
한편, 도시하지는 않았지만, 하부 배선(10)과 가변 저항 소자(11) 사이 또는 상부 배선(12)과 가변 저항 소자(11) 사이에는 이들 사이의 계면 특성 향상 등을 위한 하부 전극 또는 상부 전극이 더 재개될 수 있다. 하부 전극 또는 상부 전극은 가변 저항 소자(11)와 유사하게 섬 형상을 가질 수 있고, 도전성 물질 예컨대, 백금(Pt), 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탄륨(Ta) 등의 금속이나, 티타늄질화물(TiN), 탄탈륨질화물(TaN) 등의 금속 질화물을 포함할 수 있다.
이상으로 설명한 반도체 장치에 의하면, 다음과 같은 효과가 있다.
가변 저항 소자가 동일한 높이에 위치하는 종래의 반도체 장치에서는 평면상 가변 저항 소자의 거리가 소정 값 이상이어야 셀간 디스터번스를 방지할 수 있었다. 그러나, 가변 저항 소자의 평면상 거리가 증가하면 반도체 장치의 면적이 증가하여 집적도를 증가시키는데에 한계가 있다.
그러나, 본 실시예의 반도체 장치에 의하면, 제2 방향에서 인접한 가변 저항 소자(11) 사이의 수직 거리(d2)를 증가시키는 방식으로 셀간 디스터번스를 방지할 수 있다. 수직 거리(d2) 증가는 반도체 장치의 평면 면적과 무관하므로 제한이 없어 종래에 비하여 셀간 디스터번스를 크게 감소시킬 수 있다. 나아가, 제2 방향에서 인접한 가변 저항 소자(11) 사이의 평면 거리(d1)를 증가시킬 필요가 없으므로, 평면 거리(d1) 감소가 가능하다. 따라서, 종래에 비하여 반도체 장치의 집적도를 더욱 증가시킬 수 있다.
요약하자면, 본 실시예의 반도체 장치에 의하는 경우 셀간 디스터번스 감소 및 집적도 증가라는 두 가지 요구를 모두 만족시킬 수 있다.
이러한 반도체 장치는 다양한 방법에 의하여 제조될 수 있다. 제조 방법에 대해서는 도 2a 내지 도 3d에서 예시적으로 설명하였으나, 본 발명이 이에 한정되지 않음은 물론이다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다. 본 단면도는 도 1의 제2 방향의 단면을 나타낸 것이다.
도 2a를 참조하면, 요구되는 소정의 하부 구조물을 포함하는 기판(20) 상에 제1 하부 배선 형성을 위한 제1 도전막(21)을 형성한다. 제1 도전막(21)은 금속 또는 금속 질화막을 포함할 수 있고, 단일막 또는 다중막일 수 있다. 예컨대, 제1 도전막(21)은 W막 및 TiN막이 순차적으로 적층된 이중막일 수 있다.
도 2b를 참조하면, 제1 도전막(21)을 선택적으로 식각하여 제1 방향으로 연장하는 제1 하부 배선(21')을 형성한다.
이어서, 제1 하부 배선(21')의 양 측벽에 제1 스페이서(22)를 형성한다. 제1 스페이서(22)는 예컨대, 실리콘 질화막과 같은 질화물로 형성될 수 있다. 이러한 제1 스페이서(22)의 형성은 제1 하부 배선(21')이 형성된 결과물의 전면을 따라 제1 스페이서(22) 형성을 위한 물질막을 증착한 후, 전면 식각을 수행하는 방식에 의할 수 있다. 제1 스페이서(22)는 생략될 수도 있다.
도 2c를 참조하면, 제1 하부 배선(21') 및 제1 스페이서(22)가 형성된 기판(20) 상에 제1 절연막(23)을 형성한다. 제1 절연막(23)은 예컨대, 실리콘 산화막과 같은 산화물로 형성될 수 있다. 제1 절연막(23)은 제1 하부 배선(21') 및 제1 스페이서(22)가 형성된 기판(20) 상에 절연 물질을 증착한 후, 원하는 높이가 될 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing)를 수행함으로써 형성될 수 있다. 이때, 제1 절연막(23)의 높이에 따라 제2 방향에서 인접하는 가변 저항 소자간 거리가 조절될 수 있으므로, 가변 저항 소자간 디스터번스가 발생하지 않는 정도로 제1 절연막(23)의 높이를 조절할 수 있다.
이어서, 제1 절연막(23) 상에 제2 하부 배선 형성을 위한 제2 도전막(24)을 형성한다. 제2 도전막(24)은 금속 또는 금속 질화막을 포함할 수 있고, 단일막 또는 다중막일 수 있다. 예컨대, 제2 도전막(24)은 W막 및 TiN막이 순차적으로 적층된 이중막일 수 있다.
도2d를 참조하면, 제2 도전막(24)을 선택적으로 식각하여 제1 방향으로 연장하는 제2 하부 배선(24')을 형성한다. 여기서, 제2 하부 배선(24')은 제1 하부 배선(21')과 중첩하지 않도록 형성된다. 예컨대, 제2 하부 배선(24')은 인접한 두 개의 제1 하부 배선(21') 사이마다 배치될 수 있다.
이어서, 제2 하부 배선(24')에 의해 노출된 제1 절연막(23)을 제1 하부 배선(21')의 표면이 드러날 때까지 식각한다. 제1 절연막(23)의 식각으로 형성되는 공간을 트렌치(T)라 한다. 트렌치(T)는 인접한 두 개의 제2 하부 배선(24') 사이에 위치하고, 제1 방향으로 연장할 수 있다.
도 2e를 참조하면, 제2 하부 배선(24')의 양 측벽 및 트렌치(T)의 양 측벽 상에 제2 스페이서(25)를 형성한다. 제2 스페이서(25)는 예컨대, 실리콘 질화막과 같은 질화물로 형성될 수 있다. 이러한 제2 스페이서(25)의 형성은 트렌치(T)가 형성된 결과물의 전면을 따라 제2 스페이서(25) 형성을 위한 물질막을 증착한 후, 전면 식각을 수행하는 방식에 의할 수 있다.
이어서, 제2 스페이서(25)가 형성된 결과물의 하부 프로파일을 따라 하부 전극 형성을 위한 제3 도전막(26), 가변 저항 소자 형성을 위한 물질막(27) 및 상부 전극 형성을 위한 제4 도전막(28)을 순차적으로 형성한다.
본 실시예에서, 물질막(27)은 제1 물질막(27A) 및 제2 물질막(27B)이 순차적으로 적층된 이중막일 수 있다. 가변 저항 소자가 RRAM에 이용되는 경우, 제1 물질막(27A) 및 제2 물질막(27B) 중 어느 하나는 상대적으로 산소가 풍부한 산소리치형 금속 산화물층일 수 있고, 다른 하나는 상대적으로 산소가 부족한 산소부족형 금속 산화물층일 수 있다. 산소리치형 금속 산화물층은 화학양론비를 만족하는 금속 산화물 예컨대, Ta2O5, TiO2 등으로 형성될 수 있고, 산소부족형 금속 산화물층은 화학양론비에 비하여 산소가 부족한 금속 산화물 예컨대, TaOx(여기서, x < 2.5), TiOy(여기서, y < 2) 등으로 형성될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 전술한 바와 같이 가변 저항 소자는 단일막 또는 다중막으로서 가변 저항 특성을 나타내기만 하면 족하기 때문이다. 따라서, 물질막(27)으로 여러가지 다양한 물질들이 이용될 수 있고, 이 물질막(27)은 단일막이거나 삼중막 또는 그 이상일 수도 있다.
제3 도전막(26) 또는 제4 도전막(28)은 예컨대, TiN로 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 또한, 제3 도전막(26) 또는 제4 도전막(28)은 필요에 따라 생략될 수도 있다.
한편, 제3 도전막(26), 물질막(27) 및 제4 도전막(28)은 트렌치(T)가 형성된 결과물의 하부 프로파일을 따라 형성되기 때문에, 트렌치(T) 쪽으로 오목한 공간이 형성되고 이 오목한 공간을 이하 홈(G)이라 한다.
도 2f를 참조하면, 홈(G) 내에 보호막(P)을 형성한다. 보호막(P)은 후속하는 제3 도전막(26), 물질막(27) 및 제4 도전막(28)의 식각 공정에서 보호막(P) 아래에 위치하는 막들을 보호하기 위한 것이다. 보호막(P)은 예컨대, 탄소 계열의 막으로 형성될 수 있고, 코팅 방식으로 형성될 수 있다.
이어서, 제4 도전막(28) 상에 제2 하부 배선(24')과 중첩하여 제1 방향으로 연장하는 마스크(M)을 형성한다. 마스크(M)은 예컨대, 포토레지스트로 형성될 수 있다.
이러한 마스크(M) 및 보호막(P)에 의하여 제3 도전막(26), 물질막(27) 및 제4 도전막(28) 중 트렌치(T) 측벽과 정렬된 부분이 드러난다.
도 2g를 참조하면, 도 2f의 마스크(M) 및 보호막(P)에 의해 드러난 제3 도전막(26), 물질막(27) 및 제4 도전막(28)을 식각하되, 트렌치(T)의 저면이 드러나지 않는 시점까지 식각을 수행한다. 아울러, 본 식각은 제3 도전막(26), 물질막(27) 및 제4 도전막(28)이 제2 하부 배선(24')의 저면보다 낮아질 때까지 수행될 수 있다.
본 공정 결과, 도시된 바와 같이, 제2 하부 배선(24') 및 제1 하부 배선(21') 각각의 상에는 제1 방향으로 연장하는 제3 도전막 패턴(26'), 물질막 패턴(27') 및 제4 도전막 패턴(28')의 적층 구조물이 배치된다. 이때, 제2 하부 배선(24') 상의 제3 도전막 패턴(26'), 물질막 패턴(27') 및 제4 도전막 패턴(28')은 실질적으로 동일한 평면 형상을 가질 수 있다. 반면, 제1 하부 배선(21') 상의 제3 도전막 패턴(26')은 가장 큰 폭을 갖고 물질막 패턴(27')의 측면 및 저면을 감싸는 형상을 갖고, 물질막 패턴(27')은 중간 폭을 갖고 제4 도전막 패턴(28')의 측면 및 저면을 감싸는 형상을 갖고, 제4 도전막 패턴(28')은 가장 작은 폭을 가질 수 있다.
마스크(M) 및 보호막(P)은 본 식각 공정에서 자연스럽게 제거될 수 있다. 또는, 마스크(M) 및 보호막(P)은 본 식각 공정 후 별도의 제거 공정을 통하여 제거될 수 있다. 마스크(M) 및 보호막(P)이 각각 포토레지스트 및 탄소 계열의 막으로 형성된 경우, 마스크(M) 및 보호막(P)은 예컨대, 산소를 이용하는 스트립 공정 등으로 동시에 제거될 수 있다.
도 2h를 참조하면, 도 2g의 공정 결과물 상에 질화막 등의 절연막을 형성하고 전면 식각하여 제2 하부 배선(24') 상의 제3 도전막 패턴(26'), 물질막 패턴(27') 및 제4 도전막 패턴(28')의 적층 구조물의 양 측벽을 덮으면서 제1 방향으로 연장하는 제3 스페이서(250)를 형성한다. 여기서, 절연막 형성 두께를 조절함으로써 제3 스페이서(250)가 제1 하부 배선(21') 상의 제3 도전막 패턴(26')을 덮게 할 수 있다.
이어서, 하부 프로파일을 따라 상부 배선 형성을 위한 도전막을 증착하고, 이 도전막을 선택적으로 식각하여 제2 방향으로 연장하는 상부 배선(29)을 형성한다.
이어서, 상부 배선(29)에 의해 드러나는 제3 도전막 패턴(26'), 물질막 패턴(27') 및 제4 도전막 패턴(28')을 식각한다. 결과적으로 식각된 제3 도전막 패턴(26'), 물질막 패턴(27') 및 제4 도전막 패턴(28')은 상부 배선(29)과 제1 및 제2 하부 배선(21', 24') 사이에서 섬 형상을 갖게 되며, 이들을 각각 하부 전극(26"), 가변 저항 소자(27") 및 상부 전극(28")이라 하기로 한다.
이상으로 설명한 공정들에 의하여 도 1의 반도체 장치와 유사한 장치가 제조될 수 있다. 본 공정에 의하면 가변 저항 소자 형성을 위하여 1회의 마스크 공정만 수행하기 때문에 공정 단순화 및 비용 감소가 가능하다.
도 3a 내지 도 3d는 본 발명의 다른 일 실시예에 따른 반도체 장치의 제조 방법을 나타내는 단면도이다. 본 단면도는 도 1의 제2 방향의 단면을 나타낸 것이다.
도 3a를 참조하면, 요구되는 소정의 하부 구조물을 포함하는 기판(30) 상에 제1 방향으로 연장하는 제1 하부 배선(31), 하부 전극 형성을 위한 제1 도전막 패턴(33), 가변 저항 소자 형성을 위한 제1 물질막 패턴(34) 및 상부 전극 형성을 위한 제2 도전막 패턴(35)의 적층 구조물을 형성한다.
이 적층 구조물은, 기판(30) 상에 제1 하부 배선(31), 제1 도전막 패턴(33), 제1 물질막 패턴(34) 및 제2 도전막 패턴(35) 형성을 위한 물질막들을 증착한 후, 제1 하부 배선(31) 형성을 위한 마스크를 이용하여 이 물질막들을 식각함으로써 형성할 수 있다. 이어서, 도시하지는 않았지만, 적층 구조물의 측벽에 스페이서를 형성할 수도 있다.
이어서, 제1 하부 배선(31), 제1 도전막 패턴(33), 제1 물질막 패턴(34) 및 제2 도전막 패턴(35)의 적층 구조물이 형성된 결과물을 덮는 절연막(36)을 형성한다.
도 3b를 참조하면, 절연막(36) 상에 제1 방향으로 연장하는 제2 하부 배선(310), 하부 전극 형성을 위한 제3 도전막 패턴(330), 가변 저항 소자 형성을 위한 제2 물질막 패턴(340) 및 상부 전극 형성을 위한 제4 도전막 패턴(350)의 적층 구조물을 형성한다.
이 적층 구조물은, 제2 하부 배선(310), 제3 도전막 패턴(330), 제2 물질막 패턴(340) 및 제4 도전막 패턴(350)의 적층 구조물 형성을 위한 물질막들을 증착한 후, 제2 하부 배선(310) 형성을 위한 마스크를 이용하여 이 물질막들을 식각함으로써 형성할 수 있다. 이어서, 도시하지는 않았지만, 적층 구조물의 측벽에 스페이서를 형성할 수도 있다.
도 3c를 참조하면, 제2 하부 배선(310), 제3 도전막 패턴(330), 제2 물질막 패턴(340) 및 제4 도전막 패턴(350)의 적층 구조물에 의해 드러나는 절연막(36)을 식각하여 제2 도전막 패턴(35)의 표면을 노출시키는 트렌치(T)를 형성한다.
도 3d를 참조하면, 제2 하부 배선(310), 제3 도전막 패턴(330), 제2 물질막 패턴(340) 및 제4 도전막 패턴(350)의 적층 구조물 측벽 및 트렌치(T)의 측벽에 스페이서(360)를 형성한다.
이어서, 스페이서(360)가 형성된 결과물 전면을 따라 도전막을 증착하고 이를 패터닝하여 제2 방향으로 배열되는 제2 및 제4 도전막 패턴(35, 350)과 접하면서 제2 방향으로 연장하는 상부 배선(37)을 형성한다.
이어서, 상부 배선(37)에 의해 드러난 제1 도전막 패턴(33), 제1 물질막 패턴(34) 및 제2 도전막 패턴(35)의 적층 구조물, 및 제3 도전막 패턴(330), 제2 물질막 패턴(340) 및 제4 도전막 패턴(350)의 적층 구조물을 식각하여 섬 형상을 갖게할 수 있다.
이로써, 도 1과 유사한 장치가 제조될 수 있다. 본 공정에 의하면 가변 저항 소자 형성을 위하여 별도의 마스크 공정이 수행되지 않는다. 가변 저항 소자는 하부 배선 및 상부 배선과 함께 패터닝되기 때문이다. 따라서, 공정 단순화 및 비용 감소가 가능하다.
한편, 전술한 도 1의 실시예에서는 상부 배선이 하부 프로파일을 따라 형성되어 요철 형상을 갖는 경우에 대하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 상부 배선은 하부 프로파일과 무관하게 형성될 수 있고, 예를 들어, 기판으로부터의 높이가 일정한 일직선 형상으로 형성될 수 있다. 이에 대해서는, 아래의 도 4에 예시적으로 나타내었다.
도 4는 본 발명의 또다른 일 실시예에 따른 반도체 장치를 나타내는 사시도이다.
도 4를 참조하면, 하부 배선(40) 및 가변 저항 소자(41)는 도 1의 실시예에서 설명한 것과 실질적으로 동일하고, 상부 배선(42)은 기판으로부터 높이가 일정한 일직선 형상을 갖는다. 그에 따라 상부 배선(42)은 하부 배선(40) 중 높이가 낮은 제1 하부 배선(40A) 상의 가변 저항 소자(41)와 직접 접하지 않고, 제1 하부 배선(40A) 상의 가변 저항 소자(41)와 상부 배선(42) 사이에 개재되는 도전 플러그(43)를 통하여 간접적으로 가변 저항 소자(41)와 접할 수 있다.
한편, 전술한 도 1 내지 도 4의 실시예들의 장치에서 하부 배선에서 상부 배선까지의 구조물들은 높이 방향으로 반복하여 적층될 수 있다. 이러한 경우 반도체 장치의 집적도가 더욱 증가될 수 있다. 이하, 도 5를 참조하여 예시적으로 설명하기로 한다.
도 5는 본 발명의 또다른 일 실시예에 따른 반도체 장치를 나타내는 단면도이다.
도 5를 참조하면, 도 2h의 구조물 상에는 스택간 절연층(200)이 형성되고, 도 2h에서 설명된 제1 하부 배선(21') 내지 상부 배선(29)이 동일하게 형성될 수 있다. 그에 따라, 높이 방향에서 도 2h의 구조물 2개가 적층될 수 있다.
나아가, 도시하지는 않았지만, 도 2h의 구조물은 3개 이상 적층될 수 있고, 이러한 경우 도 2h의 구조물 사이마다 스택간 절연층(200)을 배치하여 이들을 서로 분리시킬 수 있다.
또한, 본 실시예에서는 도 2h의 구조물이 반복 적층되는 경우에 대하여 나타내었으나, 도 1, 도 3d 및 도 4의 구조물이 높이 방향으로 반복하여 적층될 수 있음은 물론이다.
도 6은 본 발명의 일 실시예에 따른 마이크로프로세서(1000)의 구성도이다.
도 6에 도시된 바와 같이, 마이크로프로세서(Micro Processor Unit, 1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며 기억부(1010), 연산부(1020) 및 제어부(1030)를 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 처리장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 기억부(1010)는 제1 방향으로 연장하고, 기판으로부터 제1 높이에 위치하는 제1 하부 배선 및 상기 제1 높이보다 높은 제2 높이에 위치하는 제2 하부 배선; 상기 제1 및 제2 하부 배선 상에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선; 및 상기 제1 하부 배선과 상기 상부 배선의 사이 및 상기 제2 하부 배선과 상기 상부 배선의 사이에 개재되는 가변 저항 소자를 포함할 수 있다. 이를 통해, 기억부(1010)의 특성 향상 및 집적도 증가가 가능하다. 결과적으로, 마이크로프로세서(1000)의 특성 향상 및 집적도 증가가 가능하다.
연산부(1020)는 마이크로프로세서(1000)의 내부에서 연산을 수행하는 부분으로 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.
제어부(1030)는 기억부(1010)나 연산부(1020) 및 마이크로프로세서(1000) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있으며, 이 경우 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 7은 본 발명의 일 실시예에 따른 프로세서(1100)의 구성도이다.
도 7에 도시된 바와 같이, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서 이외의 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있으며 코어부(1110), 캐시 메모리부(1120) 및 버스 인터페이스(1430)를 포함할 수 있다. 본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로 기억부(1111), 연산부(1112), 제어부(1113)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등 각종 시스템 온 칩(System on Chip; SoC)일 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register) 또는 레지스터(Register)로 프로세서(1100) 내에서 데이터를 저장하는 부분으로 데이터 레지스터, 주소 레지스터 및 부동 소수점 레지스터를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(1112)는 하나 이상의 산술 놀리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다. 제어부(1113)는 기억부(1111)나 연산부(1112) 및 프로세서(1100) 외부 장치로부터의 신호를 수신 받아 명령의 추출이나 해독, 입력이나 출력의 제어 등을 하고, 프로그램으로 나타내어진 처리를 실행한다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와는 달리 저속의 외부 장치의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 어느 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나를 포함할 수 있다. 전술한 실시예에 따른 반도체 장치를 포함한 캐시 메모리부(1120)는 제1 방향으로 연장하고, 기판으로부터 제1 높이에 위치하는 제1 하부 배선 및 상기 제1 높이보다 높은 제2 높이에 위치하는 제2 하부 배선; 상기 제1 및 제2 하부 배선 상에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선; 및 상기 제1 하부 배선과 상기 상부 배선의 사이 및 상기 제2 하부 배선과 상기 상부 배선의 사이에 개재되는 가변 저항 소자를 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 특성 향상 및 집적도 증가가 가능하다. 결과적으로, 프로세서(1100)의 특성 향상 및 집적도 증가가 가능하다. 도 7에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성될 수 있으며, 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또한, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있으며 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성하여 처리 속도 보완을 위한 기능을 좀 더 강화시킬 수 있다.
버스 인터페이스(1430)는 코어부(1110)와 캐시 메모리부(1120)를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 하나로 다수의 코어부(1110)의 외부에 버스 인터페이스(1430)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신 할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170)를 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈을 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1430)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 관리하기 위한 것으로 각종 메모리 컨트롤러, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함 할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하여 영상, 음성 및 기타 형태로 전달되도록 외부 인터페이스 장치로 출력하는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 시스템(1200)의 구성도이다.
도 8에 도시된 바와 같이, 시스템(1200)은 데이터를 처리하는 장치로 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며 프로세서(1210), 주기억 장치(1220), 보조기억 장치(1230), 인터페이스 장치(1240)를 포함할 수 있다. 본 실시예의 시스템은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템에 저장된 자료의 연산, 비교 등의 처리를 제어하는 시스템의 핵심적인 구성으로 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등으로 구성할 일 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억장소로 전원이 끊어져도 기억된 내용이 보존되며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 주기억장치(1220)는 제1 방향으로 연장하고, 기판으로부터 제1 높이에 위치하는 제1 하부 배선 및 상기 제1 높이보다 높은 제2 높이에 위치하는 제2 하부 배선; 상기 제1 및 제2 하부 배선 상에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선; 및 상기 제1 하부 배선과 상기 상부 배선의 사이 및 상기 제2 하부 배선과 상기 상부 배선의 사이에 개재되는 가변 저항 소자를 포함할 수 있다. 이를 통해, 주기억장치(1220)의 특성 향상 및 집적도 증가가 가능하다. 결과적으로, 시스템(1200)의 특성 향상 및 집적도 증가가 가능하다. 더불어, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함 할 수 있다. 이와는 다르게, 주기억장치(1220)는 본 발명의 실시예에 따른 반도체 장치를 포함하지 않고 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함 할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있으며 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 보조기억장치(1230)는 제1 방향으로 연장하고, 기판으로부터 제1 높이에 위치하는 제1 하부 배선 및 상기 제1 높이보다 높은 제2 높이에 위치하는 제2 하부 배선; 상기 제1 및 제2 하부 배선 상에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선; 및 상기 제1 하부 배선과 상기 상부 배선의 사이 및 상기 제2 하부 배선과 상기 상부 배선의 사이에 개재되는 가변 저항 소자를 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 특성 향상 및 집적도 증가가 가능하다. 결과적으로, 시스템(1200)의 특성 향상 및 집적도 증가가 가능하다. 더불어, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 13의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 13의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템과 외부 장치의 명령 및 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID)들 및 통신장치일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈과 무선 네트워크와 연결할 수 있는 모듈을 모두 포함할 수 있다. 유선 네트워크 모듈은 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 데이터 저장 시스템(1300)의 구성도이다.
도 9에 도시된 바와 같이, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320) 및 외부 장치와 연결하는 인터페이스(1330)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 데이터 저장 시스템(1300)이 카드인 경우 USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환되는 인터페이스 일 수 있다. 디스크 형태일 경우 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus)와 호환되는 인터페이스일 수 있다.
본 실시예의 데이터 저장 시스템(1300)은 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 저장 장치(1310) 및 데이터를 임시로 저장하는 임시 저장 장치(1340)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 저장 장치(1310) 또는 임시 저장 장치(1340)는 제1 방향으로 연장하고, 기판으로부터 제1 높이에 위치하는 제1 하부 배선 및 상기 제1 높이보다 높은 제2 높이에 위치하는 제2 하부 배선; 상기 제1 및 제2 하부 배선 상에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선; 및 상기 제1 하부 배선과 상기 상부 배선의 사이 및 상기 제2 하부 배선과 상기 상부 배선의 사이에 개재되는 가변 저항 소자를 포함할 수 있다. 이를 통해, 저장 장치(1310) 또는 임시 저장 장치(1340)의 특성 향상 및 집적도 증가가 가능하다. 결과적으로, 데이터 저장 시스템(1300)의 특성 향상 및 집적도 증가가 가능하다.
도 10은 본 발명의 일 실시예에 따른 메모리 시스템(1400)의 구성도이다.
도 10에 도시된 바와 같이, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420) 및 외부 장치와 연결하는 인터페이스(1430)를 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 메모리(1410)는 제1 방향으로 연장하고, 기판으로부터 제1 높이에 위치하는 제1 하부 배선 및 상기 제1 높이보다 높은 제2 높이에 위치하는 제2 하부 배선; 상기 제1 및 제2 하부 배선 상에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선; 및 상기 제1 하부 배선과 상기 상부 배선의 사이 및 상기 제2 하부 배선과 상기 상부 배선의 사이에 개재되는 가변 저항 소자를 포함할 수 있다. 이를 통해, 메모리(1410)의 특성 향상 및 집적도 증가가 가능하다. 결과적으로, 메모리 시스템(1400)의 특성 향상 및 집적도 증가가 가능하다. 더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), Nor Flash Memory, NAND Flash Memory, 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 연산 및 처리하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로 USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF)와 호환될 수 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 실시예에 따른 반도체 장치를 포함할 수 있다. 버퍼 메모리(1440)는 제1 방향으로 연장하고, 기판으로부터 제1 높이에 위치하는 제1 하부 배선 및 상기 제1 높이보다 높은 제2 높이에 위치하는 제2 하부 배선; 상기 제1 및 제2 하부 배선 상에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선; 및 상기 제1 하부 배선과 상기 상부 배선의 사이 및 상기 제2 하부 배선과 상기 상부 배선의 사이에 개재되는 가변 저항 소자을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 특성 향상 및 집적도 증가가 가능하다. 결과적으로, 시스템(1400)의 특성 향상 및 집적도 증가가 가능하다. 더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM) 등을 포함할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 하부 배선 11: 가변 저항 소자
12: 상부 배선

Claims (24)

  1. 제1 방향으로 연장하고, 기판으로부터 제1 높이에 위치하는 제1 하부 배선 및 상기 제1 높이보다 높은 제2 높이에 위치하는 제2 하부 배선;
    상기 제1 및 제2 하부 배선 상에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선; 및
    상기 제1 하부 배선과 상기 상부 배선의 사이, 및 상기 제2 하부 배선과 상기 상부 배선의 사이에 개재되는 가변 저항 소자를 포함하는
    반도체 장치.
  2. 제1 항에 있어서,
    상기 상부 배선은,
    상기 제1 하부 배선 상에서는 오목하고 상기 제2 하부 배선 상에서는 볼록한 요철 형상을 갖는
    반도체 장치.
  3. 제1 항에 있어서,
    상기 상부 배선은, 상기 기판으로부터의 높이가 일정하고,
    상기 상부 배선과 상기 제1 하부 배선 상의 상기 가변 저항 소자 사이에 개재되는 도전 플러그를 더 포함하는
    반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 하부 배선과 상기 제2 하부 배선은 상기 제2 방향을 따라 교대로 배치되는
    반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 하부 배선 상의 상기 가변 저항 소자의 상면은, 상기 제2 하부 배선의 저면보다 아래에 위치하는
    반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 및 제2 하부 배선과 상기 가변 저항 사이에 개재되는 하부 전극; 및
    상기 상부 배선과 상기 가변 저항 사이에 개재되는 상부 전극을 더 포함하는
    반도체 장치.
  7. 제6 항에 있어서,
    상기 제1 하부 배선 상에서, 상기 하부 전극은 상기 가변 저항 소자의 제2 방향의 측면 및 저면을 감싸는 형상을 갖고, 상기 가변 저항 소자는 상기 상부 전극의 제2 방향의 측면 및 저면을 감싸는 형상을 갖고,
    상기 제2 하부 배선 상에서, 상기 하부 전극, 상기 가변 저항 소자 및 상기 상부 전극은 동일한 평면 형상을 갖는
    반도체 장치.
  8. 제1 항에 있어서,
    상기 상부 배선 상의 절연층; 및
    상기 절연층 상에 배치되고, 상기 제1 및 제2 하부 배선, 상기 상부 배선 및 상기 가변 저항 소자와 동일한 구조를 갖는 구조물을 더 포함하는
    반도체 장치.
  9. 제8 항에 있어서,
    상기 절연층 및 상기 구조물은, 높이 방향으로 반복하여 적층되는
    반도체 장치.
  10. 기판 상에 제1 방향으로 연장하는 제1 하부 배선을 형성하는 단계;
    제1 하부 배선을 덮는 절연막을 형성하는 단계;
    상기 절연막 상에 상기 제1 방향으로 연장하면서 상기 제1 하부 배선과 중첩하지 않는 제2 하부 배선을 형성하는 단계;
    상기 제2 하부 배선에 의해 노출된 상기 절연막을 상기 제1 하부 배선의 표면이 드러날 때까지 식각하여 트렌치를 형성하는 단계;
    상기 제1 및 제2 하부 배선 각각의 상에 가변 저항 소자 형성을 위한 물질막 패턴을 형성하는 단계; 및
    상기 물질막 패턴 상에 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 물질막 패턴 형성 단계는,
    상기 트렌치가 형성된 결과물의 전면을 따라 상기 가변 저항 소자 형성을 위한 물질막을 형성하는 단계; 및
    상기 물질막 중 상기 트렌치의 측벽과 정렬된 부분을 상기 트렌치 저면이 노출되지 않도록 일부 제거하는 단계를 포함하는
    반도체 장치의 제조 방법.
  12. 제11 항에 있어서,
    상기 상부 배선 형성 단계 후에,
    상기 상부 배선에 의해 드러나는 상기 물질막 패턴을 식각하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  13. 제10 항에 있어서,
    상기 상부 배선 형성 단계는,
    상기 상부 배선의 하부 프로파일을 따라 도전막을 형성하는 단계; 및
    상기 도전막을 선택적으로 식각하는 단계를 포함하는
    반도체 장치의 제조 방법.
  14. 제10 항에 있어서,
    상기 물질막 패턴 형성 단계 후에,
    상기 제2 하부 배선 및 상기 제2 하부 배선 상의 물질막 패턴 측벽을 덮는 스페이서를 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  15. 기판 상에 제1 방향으로 연장하는 제1 하부 배선, 및 가변 저항 소자 형성을 위한 제1 물질막 패턴이 적층된 제1 구조물을 형성하는 단계;
    상기 제1 구조물을 덮는 절연막을 형성하는 단계;
    상기 절연막 상에 상기 제1 방향으로 연장하면서 상기 제1 하부 배선과 중첩하지 않는 제2 하부 배선, 및 가변 저항 소자 형성을 위한 제2 물질막 패턴이 적층된 제2 구조물을 형성하는 단계;
    상기 제2 하부 배선에 의해 노출된 상기 절연막을 상기 제1 구조물 표면이 드러날 때까지 식각하여 트렌치를 형성하는 단계; 및
    상기 제1 및 제2 구조물 상에 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  16. 제10 항에 있어서,
    상기 제1 하부 배선 및 상기 제1 물질막 패턴 형성 단계는,
    상기 기판 상에 제1 도전막 및 제1 물질막을 형성하는 단계; 및
    제1 마스크를 이용하여 상기 제1 도전막 및 상기 제1 물질막을 패터닝하는 단계를 포함하고,
    상기 제2 하부 배선 및 상기 제2 물질막 패턴 형성 단계는,
    상기 절연막 상에 제2 도전막 및 제2 물질막을 형성하는 단계; 및
    제2 마스크를 이용하여 상기 제2 도전막 및 상기 제2 물질막을 패터닝하는 단계를 포함하는
    반도체 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 상부 배선 형성 단계 후에,
    상기 상부 배선에 의해 드러나는 상기 제1 및 제2 물질막 패턴을 식각하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  18. 제10 항에 있어서,
    상기 상부 배선 형성 단계는,
    상기 상부 배선의 하부 프로파일을 따라 도전막을 형성하는 단계; 및
    상기 도전막을 선택적으로 식각하는 단계를 포함하는
    반도체 장치의 제조 방법.
  19. 제10 항에 있어서,
    상기 트렌치 형성 단계 후에,
    상기 제2 구조물 및 상기 트렌치 측벽에 스페이서를 형성하는 단계를 더 포함하는
    반도체 장치의 제조 방법.
  20. 외부로부터 명령을 포함하는 신호를 수신받아 상기 명령의 추출이나 해독, 입력이나 출력의 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 기억부를 포함하고,
    상기 기억부는,
    제1 방향으로 연장하고, 기판으로부터 제1 높이에 위치하는 제1 하부 배선 및 상기 제1 높이보다 높은 제2 높이에 위치하는 제2 하부 배선;
    상기 제1 및 제2 하부 배선 상에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선; 및
    상기 제1 하부 배선과 상기 상부 배선의 사이, 및 상기 제2 하부 배선과 상기 상부 배선의 사이에 개재되는 가변 저항 소자를 포함하는
    마이크로프로세서.
  21. 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 및 상기 연산을 수행하는 데이터의 주소 중 하나 이상을 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 캐시 메모리부는,
    제1 방향으로 연장하고, 기판으로부터 제1 높이에 위치하는 제1 하부 배선 및 상기 제1 높이보다 높은 제2 높이에 위치하는 제2 하부 배선;
    상기 제1 및 제2 하부 배선 상에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선; 및
    상기 제1 하부 배선과 상기 상부 배선의 사이, 및 상기 제2 하부 배선과 상기 상부 배선의 사이에 개재되는 가변 저항 소자를 포함하는
    프로세서.
  22. 외부로부터 입력된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램, 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 보조기억장치 및 상기 주기억장치 중 하나 이상은,
    제1 방향으로 연장하고, 기판으로부터 제1 높이에 위치하는 제1 하부 배선 및 상기 제1 높이보다 높은 제2 높이에 위치하는 제2 하부 배선;
    상기 제1 및 제2 하부 배선 상에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선; 및
    상기 제1 하부 배선과 상기 상부 배선의 사이, 및 상기 제2 하부 배선과 상기 상부 배선의 사이에 개재되는 가변 저항 소자를 포함하는
    시스템.
  23. 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 저장 장치 및 상기 임시 저장 장치 중 하나 이상은,
    제1 방향으로 연장하고, 기판으로부터 제1 높이에 위치하는 제1 하부 배선 및 상기 제1 높이보다 높은 제2 높이에 위치하는 제2 하부 배선;
    상기 제1 및 제2 하부 배선 상에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선; 및
    상기 제1 하부 배선과 상기 상부 배선의 사이, 및 상기 제2 하부 배선과 상기 상부 배선의 사이에 개재되는 가변 저항 소자를 포함하는
    데이터 저장 시스템.
  24. 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 메모리 및 상기 버퍼 메모리 중 하나 이상은,
    제1 방향으로 연장하고, 기판으로부터 제1 높이에 위치하는 제1 하부 배선 및 상기 제1 높이보다 높은 제2 높이에 위치하는 제2 하부 배선;
    상기 제1 및 제2 하부 배선 상에 위치하고, 상기 제1 방향과 교차하는 제2 방향으로 연장하는 상부 배선; 및
    상기 제1 하부 배선과 상기 상부 배선의 사이, 및 상기 제2 하부 배선과 상기 상부 배선의 사이에 개재되는 가변 저항 소자를 포함하는
    메모리 시스템.
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* Cited by examiner, † Cited by third party
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