CN112490214A - 电子设备及其制造方法 - Google Patents

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徐重源
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SK Hynix Inc
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Abstract

本申请提供了一种包括半导体存储器的电子设备及其制造方法。半导体存储器包括：多个下线，其设置在衬底上方并在第一方向上延伸；以及多个上线，其设置在下线上方并在与第一方向相交的第二方向上延伸；多个存储单元，其设置在下线与上线之间并且与下线和上线的交叉区域重叠地设置；以及气隙，其位于上线之间并且在第二方向上延伸。

Description

电子设备及其制造方法
相关申请的交叉引用
本申请要求2019年9月11日提交的申请号为10-2019-0112790的韩国专利申请的优先权，其公开内容通过引用整体合并于此。
技术领域
本专利文件涉及存储电路及其在电子设备或电子系统中的应用。
背景技术
近来，随着电子设备趋向于小型化、低功耗、高性能、多功能等，本领域需要能够将信息储存在各种电子设备诸如计算机、便携式通信设备等之中的半导体器件，并且已经对这些半导体器件进行了研究。这样的半导体器件包括可以利用根据所施加的电压或电流而在不同的电阻状态之间切换的特性来储存数据的半导体器件，例如RRAM(电阻式随机存取存储器)、PRAM(相变随机存取存储器)、FRAM(铁电随机存取存储器)、MRAM(磁性随机存取存储器)、电熔丝等。
发明内容
本专利文件中公开的技术包括电子设备的各种实施方式及其制造方法，所述电子设备能够在确保存储单元的特性的情况下实现高集成度并降低工艺难度。
在一个实施方式中，一种电子设备包括半导体存储器，该半导体存储器包括：多个下线，其设置在衬底上方并且在第一方向上延伸；多个上线，其设置在下线上方并且在与第一方向相交的第二方向上延伸；多个存储单元，其设置在下线与上线之间并且与下线和上线的交叉区域重叠地设置；以及气隙，其位于上线之间并且在第二方向上延伸。
在另一个实施方式中，一种电子设备包括半导体存储器，该半导体存储器包括层叠在衬底上的多个层叠结构，其中，所述多个层叠结构中的第一层叠结构包括：多个第一下线，其在第一方向上延伸；多个第一上线，其形成在第一下线上方并且在与第一方向相交的第二方向上延伸；多个第一存储单元，其设置在第一下线与第一上线之间，并且与第一下线和第一上线的交叉区域重叠地设置；以及第一气隙，其位于第一上线之间并且在第二方向上延伸，并且第二层叠结构包括：多个第二下线，其在第二方向上延伸；多个第二上线，其形成在第二下线上方并且在第一方向上延伸；多个第二存储单元，其设置在第二下线与第二上线之间并且与第二下线和第二上线的交叉区域重叠地设置；以及第二气隙，其位于第二上线之间并且在第一方向上延伸。
在另一种实施方式中，一种用于制造包括半导体存储器的电子设备的方法，包括：在衬底上方形成第一导电层和存储材料；使用具有在第一方向上延伸的线形的第一掩模图案来刻蚀第一导电层和材料层，以形成在第一方向上延伸的下线和存储材料图案；在存储材料图案上方形成第二导电层；使用具有在与第一方向相交的第二方向上延伸的线形的第二掩模图案来刻蚀第二导电层和存储材料图案，以形成在第二方向上延伸的上线和柱状存储单元；在存储单元之间和上线之间形成绝缘层；以及在绝缘层之内形成气隙，所述气隙位于所述上线之间并且在第二方向上延伸。
这些以及其他的方面、实施方式和相关的优点在附图、说明书和权利要求书中更详细地描述。
附图说明
图1A至图1D是示出根据本公开的实施方式的半导体存储器的示图。
图2A至图2J是示出根据本公开的实施方式的半导体存储器的制造方法的示图。
图3A至图3C是示出根据本公开的另一实施方式的半导体存储器的示图。
图4是实施了基于所公开的技术的存储电路的微处理器的配置图的示例。
图5是实施了基于所公开的技术的存储电路的处理器的配置图的示例。
图6是实施了基于所公开的技术的存储电路的系统的配置图的示例。
图7是实施了基于所公开的技术的存储电路的数据储存系统的配置图的示例。
图8是实施了基于所公开的技术的存储电路的存储系统的配置图的示例。
具体实施方式
下面参考附图详细描述所公开技术的各种示例和实施方式。
附图可能不一定按比例绘制，并且在某些情况下，可能已夸大了附图中至少一些结构的比例，以便清楚地示出所描述的示例或实施方式的某些特征。在附图或说明书中示出在多层结构中具有两个或更多个层的特定示例时，这些层的相对位置关系或如图所示的布置这些层的顺序反映了所描述或示出的示例的特定实施方式，并且不同的相对位置关系或布置这些层的不同顺序是可能的。另外，所描述或示出的多层结构的示例可能不反映存在于特定多层结构中的所有层(例如，在两个图示的层之间可以存在一个或更多个附加层)。作为特定示例，当所描述或示出的多层结构中的第一层被称为在第二层“上”或“上方”或者在衬底上“上”或“上方”时，第一层可以直接形成在第二层或衬底上，但也可以表示在第一层与第二层或衬底之间可以存在一个或更多个其他中间层的结构。
图1A至图1D是示出根据本公开的实施方式的半导体存储器的示图。图1A是平面图。图1B是沿图1A的线X-X′截取的截面图。图1C是沿图1A的线Y-Y′截取的截面图。图1D示出了图1A至1C的存储单元的示例。
参考图1A至图1C，本实施方式的存储器件可以包括衬底100、多个下线110、多个上线130、多个存储单元120以及具有气隙AG的绝缘层140。下线110可以设置在衬底100上方并且在与线X-X′平行的第一方向上延伸。上线130可以设置在下线110上方并且在与线Y-Y′平行的第二方向上延伸。存储单元120可以设置在下线110与上线130之间，并且与下线110和上线130的交叉区域重叠。这里，交叉区域是从平面图透视的下线110与上线130相交的区域，例如图1A中用于示出存储单元120的虚线内部的区域。绝缘层140可以填充下线110之间、上线130之间以及存储单元120之间的空间。气隙AG可以形成在绝缘层140内。每个气隙AG可以位于两个相邻的上线130之间。
衬底100可以包括下部结构(未示出)，该下部结构可以包括例如用于控制下线110和/或上线130的晶体管。
下线110可以在第一方向上延伸并且在第二方向上彼此间隔开。下线110可以包括导电材料，诸如金属或金属氮化物等。下线110的厚度在图1B中通过附图标记T1示出。
上线130可以在垂直方向上与下线110间隔开。上线130可以在第二方向上延伸并且在第一方向上彼此间隔开。上线130可以包括导电材料，诸如金属或金属氮化物等。上线130的厚度在图1B中通过附图标记T2示出。
在一个实施例中，上线130的厚度T2可以大于下线110的厚度T1。如稍后将描述的，由于用于图案化上线130和下线110的刻蚀工艺的性质，上线130可以具有相对小的宽度，而下线110可以具有相对大的宽度。在这种情况下，如果上线130和下线110具有相同的厚度，则可能出现上线130的薄层电阻相对大的问题。为了解决这个问题，可以通过使上线130的厚度T2大于下线110的厚度T1来减小上线130的薄层电阻。
作为示例，下线110可以用作字线，而上线130可以用作位线。然而，作为另一示例，下线110可以用作位线，而上线130可以用作字线。
每个存储单元120可以储存数据并且可以具有多层结构。
作为示例，如图1D所示，存储单元120可以包括顺序地层叠的下电极层121、选择元件层123、中间电极层125、存储层127和上电极层129。然而，存储单元120的层结构可以被更改。例如，选择元件层123和存储层127的位置可以交换。可替代地，尽管未示出，但是除了上述层121至129之外，存储单元120还可以包括改善存储单元120的特性的一个或更多个层。可替代地，下电极层121、中间电极层125和上电极层129中的至少一个可以被省略。
下电极层121可以位于存储单元120的最下部分，并且可以用作传输从下线110供应的电流或电压的通道。选择元件层123可以控制对存储层127的访问。中间电极层125可以将选择元件层123与存储层127电连接而将两者物理分开。存储层127可以储存不同的数据。上电极层129可以位于存储单元120的最上部，以作为用于传输从上线130供应的电流或电压的通道。
当所施加的电压或电流的电平等于或小于特定阈值时，选择元件层123可以基本上阻止电流流动，而当所施加的电压或电流的电平高于特定阈值时，选择元件层123可以使与所施加的电压或电流的幅度成比例地急剧增大的电流流动。选择元件层123可以使用金属-绝缘体-转变(MIT)器件，诸如NbO2或TiO2；混合离子电子导电(MIEC)器件，诸如ZrO2(Y2O3)、Bi2O3-BaO或(La2O3)x(CeO2)1-x；双向阈值开关(OTS)器件，其包括基于硫属化物的材料如Ge2Sb2Te5、As2Te3、As2或As2Se3；或隧穿绝缘层，其由包括各种绝缘材料(例如氧化硅、氮化硅和金属氧化物等)的薄膜形成，并在特定电压或特定电流条件下使电子隧穿。选择元件层123可以具有单层结构或多层结构，所述多层结构利用两个或多个层的组合而具有选择元件特性。
存储层127可以以各种方式储存不同的数据。作为示例，存储层127可以包括可变电阻层，该可变电阻层根据施加的电压或电流而在不同的电阻状态之间切换。可变电阻层可以包括用于RRAM、PRAM、FRAM或MRAM中的材料，例如，金属氧化物诸如过渡金属氧化物或基于钙钛矿的材料，相变材料诸如基于硫属化物的材料，铁电材料，以及铁磁材料等。可变电阻层可以具有单层结构或多层结构，所述多层结构利用多于两层的组合而示出可变电阻特性。作为示例，可变电阻层可以包括相变材料，该相变材料通过根据流过其中的电流所产生的焦耳热而在晶态与非晶态之间切换。当相变材料处于晶态时，相变材料可以具有低电阻状态，而当相变材料处于非晶态时，相变材料可以具有高电阻状态。
下电极层121、中间电极层125和上电极层129可以具有单层结构或多层结构，所述多层结构包括各种导电材料，诸如金属、金属氮化物或碳等。
再次参考图1A至图1C，绝缘层140可以包括氧化硅、介电常数比氧化硅低的低k材料或者低k材料与氧化硅的组合等。
在绝缘层140中，气隙AG可以形成在上线130之间并且可以具有在第二方向上延伸的线形。气隙AG可以充满空气或处于真空。形成气隙AG的作用和/或原因可以如下。
在操作存储单元120时可能会产生热量。例如，当存储单元120包括相变材料时，可能会因存储单元120的编程操作和擦除操作而产生热量。当读取储存在存储单元120中的数据时，与读取操作相关的热量有可能引起读取干扰，在该读取干扰中低电阻状态(即，晶态)的相变材料变为高电阻状态(即，非晶态)。降低在存储单元120附近的结构的电容量可以减小读取干扰。在本实施方式中，可以通过在上线130之间形成气隙AG来减小上线130之间的电容。
气隙AG在垂直方向上的厚度可以等于或小于上线130的厚度T2。具体地，气隙AG的下表面可以设置在高于或等于存储单元120的上表面的高度处。当气隙AG的下表面延伸到存储单元120的上表面以下时，形成气隙AG可能会在存储器件的制造工艺期间损害存储单元120的完整性，这将在下面对图2A至图2J的制造方法的描述中更详细地描述。
另外，尽管在图1B中气隙AG的横截面被示为具有椭圆形，但是，本公开不限于此，并且在其他实施例中气隙AG可以具有其他形状。
气隙AG的至少一部分可以与绝缘层140接触。因此，气隙AG和包围气隙AG的绝缘层140都可以设置在上线130之间。在这种情况下，如果绝缘层140包括低k材料，则可以进一步减小上线130之间的电容。
同时，即使当气隙AG位于下线110之间时，也可以减小存储单元120附近的电容。然而，如果气隙AG存在于下线110之间，则在用于形成存储单元120的刻蚀工艺中可能会发生过度刻蚀，从而侵蚀下部结构，例如衬底100。此外，如表1中的实验数据所表明的，与气隙AG仅形成在下线110之间的实施例相比，当气隙AG形成在上线130之间时，可以进一步减小电容。因此，期望在上线130之间形成气隙AG。
图2A至图2J是示出根据本公开的实施方式的半导体存储器的制造方法的示图。图2A至2J基于沿图1A的部分P1的线X-X′和Y-Y′截取的横截面而示出。
参考图2A，可以在衬底200上方形成用于形成下线的导电层210和用于形成存储单元的多层结构220。多层结构220可以包括下电极导电层221、选择元件材料层223、中间电极导电层225、存储材料层227和上电极导电层229。
随后，可以在多层结构220上方形成第一掩模图案M1，其具有在第一方向上延伸的线形。
参考图2B，通过利用第一掩模图案M1作为刻蚀阻挡层来刻蚀多层结构220和导电层210，可以形成下线210A和多层图案220A。
下线210A可以在第一方向上延伸的情况下在第二方向上彼此间隔开。
每个多层图案220A可以包括下电极导电层图案221A、选择元件材料层图案223A、中间电极导电层图案225A、存储材料层图案227A和上电极导电层图案229A。另外，多层图案220A可以分别与下线210A重叠，并且具有在第一方向上延伸的线形。
如上所述，这个刻蚀工艺可以通过利用刻蚀气体等的各向异性刻蚀工艺来执行。因此，尽管未示出，但是下线210A和多层图案220A的层叠结构可以具有其宽度从顶部到底部增大的形状。
随后，可以形成第一绝缘层242以填充下线210A和多层图案220A的层叠结构之间的空间。第一绝缘层242可以包括各种绝缘材料，诸如氧化硅、低k材料或它们的组合。
第一掩模图案M1可以在这个刻蚀工艺中去除或可以通过附加的去除工艺来去除。
参考图2C，可以在多层图案220A和第一绝缘层242上方形成导电层230，其用于形成上线。
随后，可以在导电层230上方形成第二掩模图案M2，其具有在第二方向上延伸的线形。
参考图2D，通过利用第二掩模图案M2作为刻蚀阻挡层来刻蚀导电层230和多层图案220A，可以形成上线230A和存储单元220B。
上线230A可以布置成在第二方向上延伸的情况下在第一方向上彼此间隔开。
存储单元220B可以具有与下线210A和上线230A重叠的柱形。存储单元220B的在第一方向上的两个侧壁可以与上线230A的两个侧壁对准，并且存储单元220B的在第二方向上的两个侧壁可以与下线210A的两个侧壁对准。存储单元220B可以包括下电极层221B、选择元件层223B、中间电极层225B、存储层227B和上电极层229B。
在这个刻蚀工艺中，也可以同时在不与第二掩模图案M2重叠的区域中刻蚀第一绝缘层242，从而形成第一绝缘层图案242A。第一绝缘层图案242A可以在存储单元220B之间具有柱形的情况下沿第二方向与存储单元220B交替地布置。
如上所述，这个刻蚀工艺可以是利用刻蚀气体等的各向异性刻蚀工艺。因此，尽管未示出，但是存储单元220B和上线230A的层叠结构可以具有在第一方向上的宽度从顶部到底部增大的形状。结果，即使第一掩模图案M1和第二掩模图案M2具有相同的线宽，在第一方向上的上线230A的宽度也可以小于在第二方向上的下线210A的宽度。在这种情况下，为了防止上线230A的薄层电阻增大，上线230A的厚度可以大于下线210A的厚度。
随后，可以形成第二绝缘层244以填充通过刻蚀导电层230、多层图案220A和第一绝缘层242形成的空间。第二绝缘层244可以设置在存储单元220B和上线230A的层叠结构之间以及设置在第一绝缘层图案242A和上线230A的层叠结构之间。第二绝缘层244可以包括各种绝缘材料，诸如氧化硅、低k材料或它们的组合。在形成第二绝缘层244之前，还可以在上线230A和存储单元220B的侧壁上形成绝缘间隔物(未示出)。
第二掩模图案M2可以在这个刻蚀工艺中去除或通过附加的去除工艺来去除。
参考图2E，可以去除第二绝缘层244的被上线230A暴露的部分，以在第二绝缘层244中形成具有预定深度的凹陷R。
凹陷R可以通过湿刻蚀法形成。另外，可以控制凹陷R的深度，使得凹陷R的下表面位于高于或等于存储单元220B的上表面(例如，上电极层229B的上表面)的水平处。因此，当形成凹陷R时，可以不使存储单元220B的侧壁，特别是上电极层229B的侧壁暴露。在这个实施方式中，由于存储单元220B的上表面接触上线230A的下表面，因此凹陷R的下表面可以设置在与上线230A的下表面相同的高度处或在其上方。在另一实施方式中，如果在上线230A与存储单元220B之间存在附加层(未示出)，则凹陷R的下表面可以位于等于或高于存储单元220B的上表面的高度处并在上线230A的下表面以下。
在平面图中，凹陷R可以在上线230A之间具有在第二方向上延伸的线形。另外，在沿线X-X′截取的截面图中，凹陷R的宽度可以从顶部到底部减小。因此，在沿线X-X′截取的截面图中，凹陷R的下表面可以具有边缘相对高而中心相对低的形状。
参考图2F，可以在图2E的所得结构上方形成牺牲层250。
牺牲层250可以被形成为其厚度足以填充凹陷R。另外，牺牲层250可以由在后续工艺中易于去除的膜(例如，基于碳的膜)形成。作为示例，可以通过涂覆旋涂碳(SOC)层来形成牺牲层250。
参考图2G，可以去除上线230A上的牺牲层250以形成填充凹陷R的牺牲层图案250A。
可以通过回蚀工艺来执行牺牲层250的去除，使上线230A的上表面被暴露。另外，可以执行牺牲层250的去除，使得牺牲层图案250A的上表面降低到上线230A的上表面以下预定的量。这是为了允许稍后描述的钝化层图案(参见图2J中的260A)与侧面结构(例如，上部线230A的侧面)接触。在本实施方式中，牺牲层图案250A的下表面可以与凹陷R的下表面的形状基本相同。在沿线X-X'截取的截面图中，牺牲层图案250A的上表面可以具有边缘相对高并且中心相对低的形状，但是本公开不限于此。在另一实施方式中，牺牲层图案250A可以具有基本平坦的上表面。
随后，可以在上线230A和牺牲层图案250A上方形成钝化层260。
钝化层260可以用于在随后的去除牺牲层图案250A的工艺期间保护上线230A和其他类似结构，并可以用于保持由去除牺牲层图案250A所形成的空间。钝化层260可以由绝缘材料形成并且可以具有低的厚度，该厚度能够使气体或等离子体穿过以去除牺牲层图案250A。例如，钝化层260可以包括超低温氧化物(ULTO)层。在本实施方式中，钝化层260可以具有不平坦的上表面，该上表面遵循下部结构中存在的轮廓。结果，钝化层260的设置在牺牲层图案250A上方的部分可以具有凹面形或凹陷形，其反映出牺牲层图案250A的凹陷形。
参考图2H，在保持钝化层260的情况下，可以仅去除牺牲层图案250A。通过去除牺牲层图案250A所形成的空间可以形成气隙AG。
牺牲层图案250A的去除可以通过使用穿过钝化层260的气体或等离子体来执行。当牺牲层图案250A包括基于碳的材料(诸如SOC)时，可以通过利用氧等离子体的工艺(例如，光致抗蚀剂剥离工艺)来去除牺牲层图案250A。如上所述，由于牺牲层图案250A的下表面被设置在高于或等于存储单元220B的上表面(特别是上电极层229B的上表面)的高度处，因此上电极层229B的侧壁可以不被暴露。因此，即使上电极层229B和牺牲层图案250A包括相同的基于碳的材料，在去除牺牲层图案250A的工艺期间，也可以不去除电极层229B。
气隙AG可以充满空气或处于真空状态。像凹陷R一样，在平面图中气隙AG可以在上线230A之间具有在第一方向上延伸的线形。另外，在沿线X-X'截取的截面图中，气隙AG可以具有与牺牲层图案250A的形状基本相同的形状。即，气隙AG的下表面可以具有边缘相对高而中心相对低的凹陷形。此外，气隙AG的上表面可以具有边缘相对高而中心相对低的凹陷形，但是与气隙AG的下表面相比，气隙AG的上表面可以凹陷较少。换个说法，气隙AG的上表面可以具有带第一凹度的凹面形，而气隙AG的下表面可以具有带第二凹度的凹面形，该第二凹度大于第一凹度。气隙AG的下表面可以位于高于或等于存储单元220B的上表面的高度处。
通过形成气隙AG，可以减小上线230A之间的电容。另外，除了气隙AG之外，上线230A之间存在第二绝缘层244。当第二绝缘层244包括低k材料时，可以进一步提高电容减小的作用。
参考图2I，可以在钝化层260上方形成第三绝缘层270。
随后的工艺可受益于具有基本平坦的表面以在其上沉积结构。因此，当钝化层260例如由于设置在气隙AG上方的凹面而不具有平坦的上表面时，可以形成第三绝缘层270以提供平坦的表面。第三绝缘层270可以形成为其厚度足以填充钝化层260的凹陷部分。作为参考，当层叠结构包括下线210A、上线230A以及其间的存储单元220B时，可以在垂直方向上重复形成多个层叠结构。换言之，可以将多个层叠结构彼此层叠以形成多层存储结构。
第三绝缘层270可以包括各种绝缘材料，诸如氧化硅、低k材料或它们的组合。第三绝缘层270可以由与第一绝缘层242和/或第二绝缘层244基本相同的材料形成。当第三绝缘层270包括低k材料时，可以进一步减小上线230A之间的电容。
参考图2J，可以执行平坦化工艺，例如化学机械抛光(CMP)工艺，直到使上线230A的上表面暴露。结果，可以在气隙AG上方形成钝化层图案260A和第三绝缘层图案270A。
在附接到侧壁结构(例如，上线230A的侧壁或上线230A的侧壁的绝缘间隔物(未示出))上并由该侧壁结构支撑的情况下，钝化层图案260A可以被形成为覆盖气隙AG。第三绝缘层图案270A可以存在于钝化层图案260A之上。位于气隙AG上方的空间可以用钝化层图案260A和第三绝缘层图案270A填充或者用钝化层图案260A填充。钝化层图案260A的上表面或者钝化层图案260A与第三绝缘层图案270A的上表面可以设置在与上线230A的上表面相同的高度处以形成平坦表面。
因此，气隙AG的下表面可以被第二绝缘层244围绕，并且气隙AG的上表面可以被钝化层图案260A和第三绝缘层图案270A覆盖。
图1A至图1C或图2J仅示出一个层叠结构。然而，可以在垂直方向上重复层叠多个层叠结构，从而增大存储器件的集成度。然而，在垂直方向上相邻的层叠结构可以共享上线或下线。由于这个原因，如果在一个层叠结构中字线位于较低的位置而位线位于较高的位置，则在下部层叠结构之上紧接的另一层叠结构中，位线可以位于较低的位置而字线可以位于较高的位置。换言之，在垂直方向上相邻的层叠结构可以在垂直方向上彼此镜像。这种结构的实施例将通过参考图3A至图3C的示例进行描述。
图3A至图3C是示出根据本公开的另一实施方式的半导体存储器的示图。图3A是平面图。图3B是沿图3A的线X-X′截取的截面图。图3C是沿图3A的线Y-Y′截取的截面图。
参考图3A至图3C，本实施方式的存储器件可以包括顺序地层叠在衬底300上方的多个层叠结构310、320、330和340。在本实施方式中，形成了四个层叠结构310、320、330和340，但是层叠结构的数量可以进行各种更改。为了便于描述，根据距衬底300的距离，多个层叠结构310、320、330和340可以被称为第一层叠结构310、第二层叠结构320、第三层叠结构330和第四层叠结构340。
第一层叠结构310可以包括：多个第一下线311，其设置在衬底300上方并且在平行于线X-X'的第一方向上延伸；多个第一上线313，其设置在第一下线311上方并且在平行于线Y-Y'的第二方向上延伸；多个第一存储单元312，其设置在第一下线311与第一上线313之间并且与它们的交叉区域重叠地设置；以及第一层间绝缘层314，其填充第一下线311之间的空间、第一存储单元312之间的空间以及第一上线313之间的空间，并且具有位于第一上线313之间的第一气隙AG1。
第一层叠结构310可以与图1A至图1C的层叠结构基本相同。因此，第一下线311的厚度T1可以小于第一上线313的厚度T2。第一气隙AG1可以具有在第二方向上延伸的线形，并且其下表面可以设置在高于或等于第一存储单元312的上表面的高度处。第一气隙AG1的截面形状被示为具有椭圆形。然而，在另一种实施方式中，第一气隙AG1可以具有另一种形状，例如，如图2J所示的凹面形或月牙形。第一层间绝缘层314可以包括各种绝缘材料，并且具体地，可以包括低k材料。
第二层叠结构320可以包括：多个第二下线321，其设置在第一层叠结构310上方并在第二方向上延伸；多个第二上线323，其设置在第二下线321上方并在第一方向上延伸；多个第二存储单元322，其设置在第二下线321与第二上线323之间并且与它们的交叉区域重叠地设置；以及第二层间绝缘层324，其填充第二下线321之间的空间、第二存储单元322之间的空间以及第二上线323之间的空间，并且具有位于第二上线323之间的第二气隙AG2。
第二层叠结构320可以与第一层叠结构310共享一个线。为此，与第一层叠结构310不同，在第二层叠结构320中，设置在第二存储单元322下方的第二下线321可以在第二方向上延伸，并且设置在第二存储单元322上方的第二上线323可以在第一方向上延伸。
第二层叠结构320的制造工艺可以与第一层叠结构310的制造工艺基本相同，但是可以首先使在第二方向上延伸的线(即，第二下线321)图案化，并可以随后使在第一方向上延伸的线(即，第二上线323)图案化。更具体地，在形成用于下线的导电层和用于存储单元的多层结构之后，可以执行利用图2C的第二掩模图案M2而不是图2A的第一掩模图案M1的刻蚀工艺以形成下线和多层图案。然后，在下线和多层图案上方形成用于上线的导电层之后，可以执行利用图2A的第一掩模图案M1的刻蚀工艺以形成上线和存储单元。
在第二层叠结构320中，第二上线323的厚度可以大于第二下线321的厚度。由于重复了与第一层叠结构310的制造工艺相同的制造工艺(除了掩模图案的方向)，因此第二下线321的厚度可以与第一下线311的厚度相同，如附图标记T1所示。另外，第二上线323的厚度可以与第一上线313的厚度相同，如附图标记T2所示。
由于第一上线313和第二下线321彼此直接接触，因此第一上线313和第二下线321可以在存储器件的操作中有效地用作相同的线。如果第一上线313用作位线，则第二下线321可以用作位线，而如果第一上线313用作字线，则第二下线321可以用作字线。即，第一层叠结构310与第二层叠结构320可以共享字线或位线。然而，为了防止如上所述的缺陷，第一气隙AG1可以位于第一上线313之间，而不位于第二下线321之间。
另外，由于第二气隙AG2设置在第二层叠结构320中的第二上线323之间，因此第二气隙AG2可以具有在第一方向上延伸的线形。第二气隙AG2的下表面可以位于高于或等于第二存储单元322的上表面的高度处。第二气隙AG2的截面形状被示为具有圆形的形状。然而，在另一种实施方式中，第二气隙AG2可以具有另一种形状，例如，如图2J所示的形状。第二层间绝缘层324可以包括各种绝缘材料，并且具体地，可以包括低k材料。
第三层叠结构330可以包括：多个第三下线331，其设置在第二层叠结构320上方并且在第一方向上延伸；多个第三上线333，其设置在第三下线331上方并且在第二方向上延伸；多个第三存储单元332，其设置在第三下线331和第三上线333之间并且与它们的交叉区域重叠地设置；以及第三层间绝缘层334，其填充第三下线331之间的空间、第三存储单元332之间的空间以及第三上线333之间的空间。第三气隙AG3可以位于第三上线333之间。
第三层叠结构330与第二层叠结构320可以共享字线或位线。为此，第三层叠结构300可以具有与第一层叠结构310基本相同的结构，并且为了简洁起见，将省略详细描述。
第四层叠结构340可以包括：多个第四下线341，其设置在第三层叠结构330上方并在第二方向上延伸；多个第四上线343，其设置在第四下线341上方并在第一方向上延伸；多个第四存储单元342，其设置在第四下线341和第四上线343之间并且与它们的交叉区域重叠地设置；以及第四层间绝缘层344，其填充第四下线341之间的空间、第四存储单元342之间的空间以及第四上线343之间的空间。第四气隙AG4可以位于第四上线343之间。
第四层叠结构340与第三层叠结构330可以共享字线或位线。为此，第四层叠结构340可以具有与第二层叠结构320基本相同的结构，并且为了简洁起见，将省略详细描述。
以这种方式，在垂直方向上层叠的多个层叠结构之中的奇数编号的层叠结构可以具有相同的结构，并且偶数编号的层叠结构可以具有相同的结构。在垂直方向上彼此相邻的层叠结构的位线或字线可以彼此接触，使得它们共享导电路径。下层叠结构的上线和在垂直方向上与下层叠结构相邻的上层叠结构的下线可以在相同方向上延伸。
如下表所示，已经通过实验证实了在如图3A至图3C所示的层叠结构的上线之间形成的气隙的减小电容的作用。
表1示出了在五种不同情况下测量的电容值。每种情况包括如图3A-3C所示的彼此层叠的四个层叠结构的叠层，并测量了使用特定绝缘材料的电容。在情况1中，氧化硅被用作每个层叠结构的上线之间以及每个层叠结构的下线之间的层间绝缘层，并且没有气隙。在情况2中，低k材料被用作每个层叠结构的上线之间以及每个层叠结构的下线之间的层间绝缘层，并且没有气隙。在情况3中，低k材料被用作每个层叠结构的上线之间以及每个层叠结构的下线之间的层间绝缘层，并且在每个层叠结构的下线之间存在气隙。在情况4中，低k材料被用作每个层叠结构的上线之间以及每个层叠结构的下线之间的层间绝缘层，并且在每个层叠结构的上线之间形成气隙。在情况5中，低k材料被用作每个层叠结构的上线之间以及每个层叠结构的下线之间的层间绝缘层，并且在每个层叠结构的上线之间以及在每个层叠结构的下线之间形成气隙。这些结构的以毫微微法拉为单位的电容值示出在表1的底部行中。
[表1]
Figure BDA0002455108580000121
表1示出了通过气隙和低k材料都使电容减小了。
具体地，在上线之间存在气隙的情况4的电容小于在下线之间存在气隙的情况3的电容。
如果可以精确地控制工艺以防止工艺缺陷，则当如同情况5在下线之间和上线之间都存在气隙时，可以实现最低水平的电容。
然而，如果难以精确地控制工艺，则可以如情况4一样仅在上线之间形成气隙，从而可以防止工艺缺陷，同时仍然实现减小一定量的电容。
总之，根据本实施方式的存储器件及其制造方法，通过在包括下线和设置在上线与下线的交叉处的存储单元的层叠结构中的上线之间放置气隙，可以防止工艺缺陷，并可以减少外部电容，以防止读取操作引起的数据写入。另外，可以通过在垂直方向上层叠多个层叠结构来增大半导体器件的集成度。根据本实施方式，即使在垂直方向上层叠多个层叠结构，仍具有能够在不增加工艺难度的情况下减小电容的优点。
基于公开的技术的上述和其他存储电路或半导体器件可以用在一系列设备或系统中。图4-图8提供了可以实施本文中所公开的存储电路的设备或系统的一些示例。
图4是实施了基于所公开的技术的存储电路的微处理器的配置图的示例。
参考图4，微处理器1000可以执行用于控制和调整从各种外部设备接收数据、处理数据以及将处理结果输出到外部设备的一系列过程的任务。微处理器1000可以包括存储单元1010、运算单元1020和控制单元1030等。微处理器1000可以是各种数据处理单元，诸如中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)和应用程序处理器(AP)。
存储单元1010是将数据储存在微处理器1000中的部件，诸如处理器寄存器或寄存器等。存储单元1010可以包括数据寄存器、地址寄存器和浮点寄存器等。此外，存储单元1010可以包括各种寄存器。存储单元1010可以执行以下功能：暂时储存将由运算单元1020对其执行运算的数据，执行运算的结果数据以及用于执行运算的数据被储存的地址。
根据实施方式，存储单元1010可以包括一个或更多个上述半导体器件。例如，存储单元1010可以包括：多个下线，其设置在衬底上方并且在第一方向上延伸；多个上线，其设置在下线上方并在与第一方向交叉的第二方向上延伸；多个存储单元，其设置在下线与上线之间并且与下线和上线的交叉区域重叠地设置；以及气隙，其位于上线之间并在第二方向上延伸。这样，在存储单元101中，可以增大集成度，并且可以改善数据储存特性。结果，可以减小微处理器1000的尺寸并改善其操作特性。
运算单元1020可以根据控制单元1030对命令进行解码的结果来执行四则算术运算或逻辑运算。运算单元1020可以包括至少一个算术逻辑单元(ALU)等。
控制单元1030可以从存储单元1010、运算单元1020和微处理器1000的外部设备接收信号，执行命令的提取、解码以及控制微处理器1000的信号输入和输出，并运行由程序代表的处理。
根据本实施方式的微处理器1000可以另外包括高速缓冲存储单元1040，其可以暂时储存要从除存储单元1010之外的外部设备输入的数据或要输出到外部设备的数据。在这种情况下，高速缓冲存储单元1040可以通过总线接口1050与存储单元1010、运算单元1020和控制单元1030交换数据。
图5是实施了基于所公开的技术的存储电路的处理器的配置图的示例。
参考图5，处理器1100可以通过包括除微处理器的功能以外的各种功能来提高性能并实现多功能，该微处理器执行用于控制和调整从各种外部设备接收数据、处理数据以及输出处理结果到外部设备的一系列处理的任务。处理器1100可以包括用作微处理器的核心单元1110、用于暂时储存数据的高速缓冲存储单元1120以及用于在内部设备裕外部设备之间传输数据的总线接口1130。处理器1100可以包括各种片上系统(SoC)，诸如多核处理器、图形处理单元(GPU)和应用程序处理器(AP)。
本实施方式的核心单元1110是对从外部设备输入的数据执行算术逻辑运算的部件，并且可以包括存储单元1111、运算单元1112和控制单元1113。
存储单元1111是将数据储存在处理器1100中的部件，诸如处理器寄存器或寄存器等。存储单元1111可以包括数据寄存器、地址寄存器和浮点寄存器等。此外，存储单元1111可以包括各种寄存器。存储单元1111可以执行以下功能：暂时储存将由运算单元1112对其执行运算的数据、执行运算的结果数据以及用于执行运算的数据被储存的地址。运算单元1112是处理器1100中执行运算的部件。运算单元1112可以根据控制单元1113对命令等进行解码的结果来执行四则算术运算、逻辑运算。运算单元1112可以包括至少一个算术逻辑单元(ALU)等。控制单元1113可以从存储单元1111、运算单元1112和处理器1100的外部设备接收信号，执行命令的提取、解码以及控制处理器1100的信号输入和输出，并且运行由程序代表的处理。
高速缓冲存储单元1120是暂时储存数据以补偿高速操作的核心单元1110与低速操作的外部设备之间的数据处理速度的差异的部件。高速缓冲存储单元1120可以包括主储存部分1121、次级储存部分1122和第三级储存部分1123。通常，高速缓冲存储单元1120包括主储存部分1121和次级储存部分1122，并且在需要高储存容量的情况下，可以包括第三级储存部分1123。根据情况需要，高速缓冲存储单元1120可以包括增加数量的储存部分。即，可以根据设计而改变高速缓冲存储单元1120中所包括的储存部分的数量。主储存部分1121、次级储存部分1122和第三级储存部分1123储存并识别数据的速度可以相同或不同。在各个储存部分1121、1122和1123的速度不同的情况下，主储存部分1121的速度可以是最大的。高速缓冲存储单元1120的主储存部分1121、次级储存部分1122和第三级储存部分1123中的至少一个储存部分可以包括上述根据实施方式的半导体器件中的一个或更多个。例如，高速缓冲存储单元1120可以包括：多个下线，其设置在衬底上方并在第一方向上延伸；多个上线，其设置在下线上方并在与第一方向交叉的第二方向上延伸；多个存储单元，其设置在下线与上线之间并且与下线和上线的交叉区域重叠地设置；以及气隙，其位于上线之间并在第二方向上延伸。通过这样，可以增大集成度，并且可以改善高速缓冲存储单元1120中的数据储存特性。结果，可以减小处理器1100的尺寸并改善其操作特性。
尽管在图5中示出了主储存部分1121、次级储存部分1122和第三级储存部分1123全部都配置在高速缓冲存储单元1120内部，但是要注意的是，高速缓冲存储单元的主储存部分1121、次级储存部分1122和第三级储存部分1123全部可以配置在核心单元1110的外部，并且可以补偿核心单元1110与外部设备之间的数据处理速度的差异。同时，应注意，高速缓冲存储单元1120的主储存部分1121可以设置在核心单元1110内部，而次级储存部分1122和第三级储存部分1123可以配置在核心单元1110外部，以增强补偿数据处理速度的差异的功能。在另一实施方式中，主储存部分1121和次级储存部分1122可以设置在核心单元1110内部，而第三级储存部分1123可以设置在核心单元1110外部。
总线接口1130是连接核心单元1110、高速缓冲存储单元1120和外部设备并允许有效地传输数据的部件。
根据本实施方式的处理器1100可以包括多个核心单元1110，并且多个核心单元1110可以共享高速缓冲存储单元1120。多个核心单元1110与高速缓冲存储单元1120可以直接地连接或可以通过总线接口1130连接。多个核心单元1110可以以与上述核心单元1110的配置相同的方式配置。在处理器1100包括多个核心单元1110的情况下，高速缓冲存储单元1120的主储存部分1121可以对应于多个核心单元1110的数量而被配置在每个核心单元1110中，并且次级储存部分1122和第三级储存部分1123可以以通过总线接口1130共享的方式而被配置在多个核心单元1110的外部。主储存部分1121的处理速度可以大于次级储存部分1122和第三级储存部分1123的处理速度。在另一实施方式中，主储存部分1121和次级储存部分1122可以对应于多个核心单元1110的数量而被配置在每个核心单元1110中，并且第三级储存部分1123可以以通过总线接口1130共享的方式而被配置在多个核心单元1110的外部。
根据本实施方式的处理器1100还可以包括：储存数据的嵌入式存储单元1140，可以以有线或无线方式向外部设备发送数据和从外部设备接收数据的通信模块单元1150，驱动外部存储器件的存储器控制单元1160，以及介质处理单元1170，其处理在处理器1100中处理的数据或从外部输入设备输入的数据以及将处理后的数据输出到外部接口设备等。此外，处理器1100可以包括多个不同的模块和设备。在这种情况下，添加的多个模块可以通过总线接口1130与核心单元1110和高速缓冲存储单元1120以及与彼此交换数据。
嵌入式存储单元1140不仅可以包括易失性存储器，还可以包括非易失性存储器。易失性存储器可以包括DRAM(动态随机存取存储器)、移动DRAM、SRAM(静态随机存取存储器)以及具有与上述存储器相似的功能的存储器等。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁性随机存取存储器(MRAM)、具有类似功能的存储器。
通信模块单元1150可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及可以包括这两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)，以太网、电力线通信(PLC)，以及诸如通过传输线发送和接收数据的各种设备等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)，蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组访问(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，以及诸如在没有传输线的情况下发送和接收数据的各种设备等。
存储器控制单元1160用于管理和处理在处理器1100与根据不同通信标准进行操作的外部储存器件之间传输的数据。存储器控制单元1160可以包括各种存储器控制器，例如，可以控制IDE(集成电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、RAID(独立磁盘冗余阵列)、SSD(固态盘)、eSATA(外部SATA)、PCMCIA(国际个人计算机存储卡协会)、USB(通用串行总线)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)以及紧凑型闪存(CF)卡等的设备。
介质处理单元1170可以处理在处理器1100中处理的数据或者从外部输入设备以图像、语音及其他形式输入的数据，并且将数据输出到外部接口设备。介质处理单元1170可以包括图形处理单元(GPU)、数字信号处理器(DSP)、高清晰度音频设备(HD音频)和高清晰度多媒体接口(HDMI)控制器等。
图6是实施了基于所公开的技术的存储电路的系统的配置图的示例。
参考图6，作为用于处理数据的装置的系统1200可以执行输入、处理、输出、通信、储存等以对数据进行一系列操作。系统1200可以包括处理器1210、主存储器件1220、辅助存储器件1230以及接口设备1240等。本实施方式的系统1200可以是使用处理器进行操作的各种电子系统，诸如计算机、服务器、PDA(个人数字助理)、便携式计算机、网络平板电脑、无线电话、移动电话、智能手机、数字音乐播放器、PMP(便携式多媒体播放器)、照相机，全球定位系统(GPS)、摄像机、录音笔、远程信息处理、视听(AV)系统以及智能电视等。
处理器1210可以对输入的命令进行解码、处理针对储存在系统1200中的数据的操作、比较等，并控制这些操作。处理器1210可以包括微处理器单元(MPU)、中央处理单元(CPU)、单/多核处理器、图形处理单元(GPU)、应用程序处理器(AP)以及数字信号处理器(DSP)等。
主存储器件1220是如下的储存器：当运行程序时可以暂时储存、调用和运行来自辅助存储器件1230的程序代码或数据，并且即使在切断电源的情况下也可以保存所存储的内容。主存储器件1220可以包括上述根据实施方式的一个或更多个半导体器件。例如，主存储器件1220可以包括：多个下线，其设置在衬底上并在第一方向上延伸；多个上线，其设置在下线上方并在与第一方向相交的第二方向上延伸；多个存储单元，其设置在下线与上线之间并且与下线和上线的交叉区域重叠地设置；以及气隙，其位于上线之间并在第二方向上延伸。通过这样，可以增大集成度，并且可以改善主存储器件1220中的数据储存特性。结果，可以减小系统1200的尺寸并改善其操作特性。
此外，主存储器件1220还可以包括易失性存储器类型的静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)等，其中在电源切断时所有内容都被擦除。与此不同，主存储器件1220可以不包括根据实施方式的半导体器件，而是可以包括易失性存储器类型的静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)等，其中在电源切断时所有内容都被擦除。
辅助存储器件1230是用于储存程序代码或数据的存储器件。虽然辅助存储器件1230的速度比主存储器件1220慢，但是辅助存储器件1230可以储存更大量的数据。辅助存储器件1230可以包括上述根据实施方式的一个或更多个半导体器件。例如，辅助存储器件1230可以包括：多个下线，其设置在衬底上方并且在第一方向上延伸；多个上线，其设置在下线上方并在与第一方向相交的第二方向上延伸；多个存储单元，其设置在下线与上线之间并且与下线和上线的交叉区域重叠地设置；以及气隙，其位于上线之间并在第二方向上延伸。由此，可以增大集成度，并且可以改善辅助存储器件1230中的数据储存特性。结果，可以减小系统1200的尺寸并改善其操作特性。
此外，辅助存储器件1230还可以包括数据储存系统(参见图7的附图标记1300)，诸如利用磁性的磁带、磁盘、利用光学的激光盘、同时利用磁性和光学的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)以及紧凑型闪存(CF)卡等。与此不同，辅助存储器件1230可以不包括根据实施方式的半导体器件，而是可以包括数据储存系统(参见图7的附图标记1300)，诸如利用磁性的磁带、磁盘、利用光学的激光盘、同时利用磁性和光学的磁光盘、固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)以及紧凑型闪存(CF)卡等。
接口设备1240可以用于在本实施方式的系统1200与外部设备之间执行命令和数据的交换。接口设备1240可以是小键盘、键盘、鼠标、扬声器、麦克风、显示器、各种人机交互设备(HID)以及通信设备等。通信设备可以包括能够与有线网络连接的模块、能够与无线网络连接的模块以及可以包括这两者。有线网络模块可以包括局域网(LAN)、通用串行总线(USB)、以太网、电力线通信(PLC)，以及诸如通过传输线发送和接收数据的各种设备等。无线网络模块可以包括红外数据协会(IrDA)、码分多址(CDMA)、时分多址(TDMA)、频分多址(FDMA)、无线LAN、Zigbee、泛在传感器网络(USN)、蓝牙、射频识别(RFID)、长期演进(LTE)、近场通信(NFC)、无线宽带互联网(Wibro)、高速下行链路分组访问(HSDPA)、宽带CDMA(WCDMA)、超宽带(UWB)，以及诸如在没有传输线的情况下发送和接收数据的各种设备等。
图7是实施了基于所公开的技术的存储电路的数据储存系统的配置图的示例。
参考图7，数据储存系统1300可以包括作为用于储存数据的组件而具有非易失性特性的储存器件1310、控制储存器件1310的控制器1320、用于与外部设备连接的接口1330以及用于暂时储存数据的暂时储存器件1340。数据储存系统1300可以是盘类型，诸如硬盘驱动器(HDD)、光盘只读存储器(CDROM)、数字多功能盘(DVD)和固态盘(SSD)等的，以及卡类型，诸如USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)以及紧凑型闪存(CF)卡等。
储存器件1310可以包括半永久地储存数据的非易失性存储器。非易失性存储器可以包括ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)以及磁性随机存取存储器(MRAM)等。
控制器1320可以控制储存器件1310与接口1330之间的数据交换。为此，控制器1320可以包括处理器1321，该处理器1321用于执行以下操作：处理从数据储存系统1300的外部通过接口1330输入的命令等。
接口1330用于在数据储存系统1300与外部设备之间执行命令和数据的交换。在数据储存系统1300是卡类型的情况下，接口1330可以与在诸如以下设备中使用的接口兼容：USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)以及紧凑型闪存(CF)卡等，或与类似上述设备的设备中使用的接口兼容。在数据储存系统1300是盘类型的情况下，接口1330可以与诸如以下的接口兼容：IDE(集成电子设备)、SATA(串行高级技术附件)、SCSI(小型计算机系统接口)、eSATA(外部SATA)、PCMCIA(个人计算机存储卡国际协会)以及USB(通用串行总线)等，或与类似于上述接口的接口兼容。接口1330可以与彼此具有不同类型的一个或更多个接口兼容。
暂时储存器件1340可以根据与外部设备、控制器和系统的接口的多样性和高性能来暂时储存数据，以在接口1330与储存器件1310之间有效地传输数据。用于暂时储存数据的暂时储存器件1340可以包括上述根据实施方式的半导体器件中的一个或更多个。暂时储存器件1340可以包括：多个下线，其设置在衬底上方并在第一方向上延伸；多个上线，其设置在下线上方并在与第一方向相交的第二方向上延伸；多个存储单元，其设置在下线与上线之间并且与下线和上线的交叉区域重叠地设置；以及气隙，其位于上线之间并在第二方向上延伸。由此，可以增大集成度，并且可以改善暂时储存器件中的数据储存特性。结果，可以减小数据储存系统的尺寸并改善其操作特性。
图8是实施了基于所公开的技术的存储电路的存储系统的配置图的示例。
参考图8，存储系统1400可以包括作为用于储存数据的组件而具有非易失性特性的存储器1410、控制存储器1410的存储器控制器1420以及用于与外部设备连接的接口1430等。存储系统1400可以是卡类型，诸如固态盘(SSD)、USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字卡(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)以及紧凑型闪存(CF)卡等。
用于储存数据的存储器1410可以包括上述根据实施方式的半导体器件中的一个或更多个。例如，存储器1410可以包括：多个下线，其布置在衬底上方并在第一方向上延伸；多个上线，其设置在下线上方并在与第一方向相交的第二方向上延伸；多个存储单元，其设置在下线与上线之间并且与下线和上线的交叉区域重叠地设置；以及气隙，其位于上线之间并在第二方向上延伸。由此，可以增大集成度，并且可以改善存储器1410中的数据储存特性。结果，可以减小存储系统的尺寸并改善其操作特性。
此外，根据本实施方式的存储器1410还可以包括具有非易失性特性的ROM(只读存储器)、NOR快闪存储器、NAND快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)以及磁性随机存取存储器(MRAM)等。
存储器控制器1420可以控制存储器1410与接口1430之间的数据交换。为此，存储器控制器1420可以包括处理器1421，该处理器1421用于执行以下操作：处理从存储系统1400的外部通过接口1430输入的命令。
接口1430用于执行存储系统1400与外部设备之间的命令和数据交换。接口1430可以与诸如以下设备中使用的接口兼容：USB存储器(通用串行总线存储器)、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字大容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式MMC(eMMC)以及紧凑型闪存(CF)卡等，或者与类似上述设备的设备中使用的接口兼容。接口1430可以与彼此具有不同类型的一个或更多个接口兼容。
根据本实施方式的存储系统1400还可以包括缓冲存储器1440，用于根据与外部设备、存储器控制器和存储系统的接口的多样化和高性能而在接口1430与存储器1410之间有效地传输数据。例如，用于暂时储存数据的缓冲存储器1440可以包括上述根据实施方式的半导体器件中的一个或更多个。缓冲存储器1440可以包括：多个下线，其设置在衬底上方并且在第一方向上延伸；多个上线，其设置在下线上方并在与第一方向相交的第二方向上延伸；多个存储单元，其设置在下线与上线之间并且与下线和上线的交叉区域重叠地设置；以及气隙，其位于上线之间并在第二方向上延伸。由此，可以增大集成度，并且可以改善缓冲存储器1440中的数据储存特性。结果，可以减小存储系统1400的尺寸并改善其操作特性。
此外，根据本实施方式的缓冲存储器1440还可以包括具有易失性特性的SRAM(静态随机存取存储器)和DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移转矩随机存取存储器(STTRAM)以及磁性随机存取存储器(MRAM)等。与此不同，缓冲存储器1440可以不包括根据实施方式的半导体器件，而是可以包括具有易失性特性的SRAM(静态随机存取存储器)和DRAM(动态随机存取存储器)等，以及具有非易失性特性的相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移转矩随机存取存储器(STTRAM)以及磁性随机存取存储器(MRAM)等。
上述图4-8中基于本文件中公开的存储器件的电子设备或系统的示例中的特征可以在各种设备、系统或应用中实施。一些示例包括移动电话或其他便携式通信设备、平板电脑、笔记本或膝上型计算机、游戏机、智能电视机、电视机顶盒、多媒体服务器、具有或不具有无线通信功能的数码相机、带有无线通信功能的手表或其他可穿戴式设备。
尽管本专利文件包含许多细节，但是这些细节不应被解释为对任何发明或所要求保护的内容的范围的限制，而应解释为对特定发明的特定实施例的特征的特定描述。在本专利文件中在不同的实施例的背景中描述的某些特征也可以在单个实施例中组合实施。相反，在单个实施例的背景中描述的各种特征也可以分别在多个实施例中或以任何合适的子组合来实施。此外，尽管以上可以将特征描述为以某些组合起作用并且甚至最初如此要求保护，但是在某些情况下，可以从所述组合中删除所要求保护的组合中的一个或更多个特征，并且所要求保护的组合可以针对子组合或子组合的变型。
类似地，虽然在附图中以特定顺序描绘了操作，但是这不应理解为要求以所示的特定顺序或以连续的顺序执行这些操作，或者要求执行所有示出的操作以实现期望的结果。此外，在本专利文件中描述的实施例中的各种系统组件的分离不应被理解为在所有实施例中都需要这种分离。
仅描述了一些实施方式和示例。基于本专利文件中所描述和示出的内容，可以做出其他实施方式、增强和改变。

Claims (20)

1.一种包括半导体存储器的电子设备，所述半导体存储器包括：
多个下线，其设置在衬底上方并且在第一方向上延伸；
多个上线，其设置在所述下线上方并且在与所述第一方向相交的第二方向上延伸；
多个存储单元，其设置在所述下线与所述上线之间，并且与所述下线和所述上线的交叉区域重叠地设置；以及
气隙，其位于所述上线之间并且在所述第二方向上延伸。
2.根据权利要求1所述的电子设备，其中，所述气隙的下表面位于等于或高于所述多个存储单元的上表面的高度处。
3.根据权利要求1所述的电子设备，其中，所述气隙被位于所述上线之间的绝缘材料包围。
4.根据权利要求3所述的电子设备，其中，所述绝缘材料包括低k材料。
5.根据权利要求1所述的电子设备，其中，所述气隙的厚度等于或小于所述上线的厚度。
6.根据权利要求1所述的电子设备，其中，所述上线的厚度大于所述下线的厚度。
7.根据权利要求1所述的电子设备，其中，所述气隙的下表面具有其中与所述上线相邻的边缘高于中心的凹陷形，并且所述气隙的上表面比所述气隙的下表面凹陷少。
8.根据权利要求7所述的电子设备，其中，所述气隙的上表面低于所述上线的上表面。
9.根据权利要求8所述的电子设备，其中，所述半导体存储器还包括：
第一绝缘层，其设置在所述气隙的下表面下方；以及
第二绝缘层，其设置在所述气隙的上表面上方。
10.根据权利要求9所述的电子设备，其中，所述第二绝缘层包括两层，以及
所述两层中的第一层包括与所述第一绝缘层不同的材料，并且所述两层中的第二层包括与所述第一绝缘层相同的材料。
11.根据权利要求9所述的电子设备，其中，所述第二绝缘层具有与所述上线的上表面共面的上表面。
12.根据权利要求1所述的电子设备，其中，所述存储单元包括相变材料。
13.一种包括半导体存储器的电子设备，所述半导体存储器包括层叠在衬底上方的多个层叠结构，其中，所述多个层叠结构中的第一层叠结构包括：
多个第一下线，其在第一方向上延伸；
多个第一上线，其形成在所述第一下线上方并且在与所述第一方向相交的第二方向上延伸；
多个第一存储单元，其设置在所述第一下线与所述第一上线之间，并且与所述第一下线和所述第一上线的交叉区域重叠地设置；和
第一气隙，其位于所述第一上线之间并且在所述第二方向上延伸，以及
第二层叠结构包括：
多个第二下线，其在所述第二方向上延伸；
多个第二上线，其形成在所述第二下线上方并且在所述第一方向上延伸；
多个第二存储单元，其设置在所述第二下线与所述第二上线之间，并且与所述第二下线和所述第二上线的交叉区域重叠地设置；和
第二气隙，其位于所述第二上线之间并且在所述第一方向上延伸。
14.根据权利要求13所述的电子设备，其中，所述第一气隙的下表面位于等于或高于所述第一存储单元的上表面的高度处，以及
所述第二气隙的下表面位于等于或高于所述第二存储单元的上表面的高度处。
15.根据权利要求14所述的电子设备，其中，所述第一气隙的上表面位于等于或低于所述第二下线的下表面的高度处。
16.根据权利要求13所述的电子设备，其中，所述第一气隙和所述第二气隙被绝缘材料包围。
17.根据权利要求16所述的电子设备，其中，所述绝缘材料包括低k材料。
18.根据权利要求13所述的电子设备，其中，所述第一上线的厚度大于所述第一下线的厚度，并且
所述第二上线的厚度大于所述第二下线的厚度。
19.根据权利要求18所述的电子设备，其中，所述第一上线的厚度等于所述第二上线的厚度，并且
所述第一下线的厚度等于所述第二下线的厚度。
20.根据权利要求13所述的电子设备，其中，所述第一上线与所述第二下线直接接触。
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