KR20190001419A - 반도체 장치 및 그 제조 방법 - Google Patents

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이남재
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에스케이하이닉스 주식회사
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Abstract

반도체 장치는 콘택 플러그들; 상기 콘택 플러그들과 전기적으로 연결된 배선들; 상기 배선들의 상부에 위치된 연결 패턴들; 이웃한 콘택 플러그들의 사이에 위치되고, 이웃한 배선들의 사이로 확장된 에어 갭; 및 상기 에어 갭을 정의하도록, 상기 배선들 및 상기 연결 패턴들 상에 위치된 캡핑막을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 콘택 플러그들; 상기 콘택 플러그들과 전기적으로 연결된 배선들; 상기 배선들의 상부에 위치된 연결 패턴들; 이웃한 콘택 플러그들의 사이에 위치되고, 이웃한 배선들의 사이로 확장된 에어 갭; 및 상기 에어 갭을 정의하도록, 상기 배선들 및 상기 연결 패턴들 상에 위치된 캡핑막을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 배선들; 상기 배선들의 사이 공간에 정의된 제1 에어 갭들; 상기 배선들 및 상기 제1 에어 갭들의 하부에 위치되고, 상기 제1 에어 갭들과 직접 연결된 제2 에어 갭; 및 상기 제2 에어 갭을 관통하여 상기 배선들과 전기적으로 연결된 콘택 플러그들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 콘택 플러그들을 포함하는 제1 희생막을 형성하는 단계; 상기 콘택 플러그들과 연결된 배선들을 포함하는 제2 희생막을 형성하는 단계; 상기 제2 희생막 상에 연결 패턴들을 형성하는 단계; 상기 연결 패턴들 사이로 노출된 상기 제1 및 제2 희생막들을 제거하는 단계; 및 이웃한 콘택 플러그들의 사이에 위치되고, 이웃한 배선들의 사이로 확장된 에어 갭을 정의하도록, 상기 배선들 및 상기 연결 패턴들 상에 캡핑막을 형성하는 단계를 포함할 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 에어 갭이 적용된 반도체 장치의 구조를 나타낸 단면도이다.
도 3a 내지 도 5a, 도 3b 내지 도 5b, 도 5c, 도 5d, 도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치의 구조를 설명하기 위한 도면이다. 도 1a 내지 도 1c는 레이아웃도이고 도 1d 및 도 1e는 단면도이다.
도 1a 내지 도 1e를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 콘택 플러그들(11), 배선들(12), 연결 패턴들(13), 에어 갭(17) 및 캡핑막(14)을 포함한다. 또한, 반도체 장치는 층간 절연막(15)을 더 포함할 수 있다.
콘택 플러그들(11)은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열된다. 여기서 제2 방향(Ⅱ-Ⅱ')으로 배열된 콘택 플러그들(11)은 중심이 일치되도록 배열될 수 있고, 제1 방향(I-I')으로 배열된 콘택 플러그들(12)은 중심이 오프셋되도록 배열될 수 있다. 도 1d 및 도 1e에서 점선으로 도시된 콘택 플러그들(11)은 상대적으로 뒷편에 위치된 콘택 플러그들(11)을 나타낸 것이다.
배선들(12)은 콘택 플러그들(11)의 상부에 위치되며, 제2 방향(Ⅱ-Ⅱ')으로 평행하게 확장된다. 배선들(12)은 콘택 플러그들(11)과 전기적으로 연결되며, 콘택 플러그들(11)과 동일한 폭을 갖거나 콘택 플러그들(11)에 비해 좁은 폭을 가질 수 있다. 예를 들어, 제2 방향(Ⅱ-Ⅱ')으로 배열된 콘택 플러그들(11)은 동일한 배선(12)에 연결될 수 있다. 콘택 플러그들(11)은 메모리 스트링들과 각각 연결된 것일 수 있고, 배선들(12)은 비트라인일 수 있다. 또한, 배선들(12)은 구리 배선일 수 있다.
연결 패턴들(13)은 배선들(12)의 상부에 위치되며, 배선들(12)과 교차되도록 배열될 수 있다. 예를 들어, 배선들(12)은 제2 방향(Ⅱ-Ⅱ')으로 확장되고 연결 패턴들(13)은 제1 방향(I-I')으로 평행하게 확장될 수 있다. 또는, 연결 패턴들(13)은 제1 및 제2 방향(I-I, Ⅱ-Ⅱ')과 교차된 제3 방향으로 평행하게 확장될 수 있다. 따라서, 연결 패턴들(13)은 적어도 두 개의 배선들(12)과 중첩된다. 참고로, 도 1d 및 도 1e에서, 배선들(12)은 제1 방향(I-I') 단면으로 도시하고 연결 패턴들(13)은 제2 방향(Ⅱ-Ⅱ') 단면으로 도시하였다.
연결 패턴들(13)은 제조 과정에서 콘택 플러그들(11) ? 배선들(12)을 고정하기 위한 것이다. 각각의 연결 패턴들(13)은 적어도 두 개의 배선들(12)과 직접 접하며 메쉬 구조를 형성할 수 있다. 따라서, 연결 패턴들(13)에 의해 배선들이 고정되며, 배선들(12) 뿐만 아니라 배선들(12)과 연결된 콘택 플러그들(11) 까지 지지할 수 있다.
연결 패턴들(13)은 배선들(12)과 교차되는 범위에서 다양한 형태를 가질 수 있다. 예를 들어, 연결 패턴들(13)은 지그재그 패턴, 웨이브 패턴이거나, 영역에 따라 상이한 폭을 갖는 라인 패턴이거나, 소정 간격으로 배열된 아일랜드 패턴일 수 있다. 또한, 연결 패턴들(13)은 콘택 플러그들(11) 및 배선들(12)을 효과적으로 지지하기 위해, 배선들(12)에 비해 넓은 폭(W2>W1)을 가질 수 있다.
캡핑막(14)은 배선들(12) 및 연결 패턴들(13)의 상부에 위치되고, 캡핑막(14)은 연결 패턴들(13)을 덮는 제1 부분(14A) 및 이웃한 연결 패턴들(13)의 사이 공간을 채우는 제2 부분(14B)을 포함할 수 있다. 캡핑막(14)은 연결 패턴들(13)과 동일한 물질로 형성되거나 상이한 물질로 형성될 수 있다. 예를 들어, 연결 패턴들(13) 및 캡핑막(14)은 NDC(N-Doped SiC)를 포함할 수 있다.
에어 갭(17)은 콘택 플러그들(11)의 사이 및 배선들(12)의 사이에 위치된다. 여기서, 에어 갭(17)은 콘택 플러그들(11)의 사이에 위치되고, 배선들(12)의 사이로 확장될 수 있다. 이러한 경우, 에어 갭(17)의 상부면은 캡핑막(14) 및 연결 패턴들(13)에 의해 정의될 수 있다. 예를 들어, 에어 갭(17) 중 연결 패턴들(13)과 중첩된 영역(17AB)의 상부면은 연결 패턴들(13)에 의해 정의되고, 연결 패턴들(13)과 비중첩된 영역(17AA)의 상부면은 캡핑막(14)의 제2 부분(14B)에 의해 정의될 수 있다. 또한, 에어 갭(17)의 하부면은 층간절연막(15), 적층물 등의 하부 구조에 의해 정의될 수 있다.
에어 갭(17)은 레벨에 따라 상이한 구조를 가질 수 있다. 에어 갭(17)은 배선들(12)의 사이 공간에 위치된 제1 에어 갭들(17A)과 배선들(12) 및 제1 에어 갭들(17B)의 하부에 위치된 제2 에어 갭(17B)을 포함할 수 있다. 즉, 에어 갭(17)은 상부의 제1 에어 갭들(17A)과 하부의 제2 에어 갭(17B)을 포함할 수 있다.
에어 갭(17)은 제1 에어 갭들(17A)과 제2 에어 갭(17B)이 직접 연결된 구조를 갖는다. 즉, 에어 갭(17)은 하나의 제2 에어 갭(17B)에 복수의 제1 에어 갭들(17A)이 직접 연결된 구조를 가지며, 제1 에어 갭들(17A)과 제2 에어 갭(17B) 간에 분리막이 존재하지 않는다. 따라서, 콘택 플러그들(11) 간의 캐패시턴스 및 배선들(12) 간의 캐패시턴스 뿐만 아니라, 콘택 플러그들(11)과 배선들(12) 간의 캐패시턴스 또한 감소시킬 수 있다.
제1 에어 갭들(17A)은 배선들(12)에 대응되는 레벨에 위치되고 제2 에어 갭(17B)은 콘택 플러그들(11)에 대응되는 레벨에 위치된다. 도 1b를 참조하면, 제2 에어 갭(17B)은 플레이트 형태를 가지며 콘택 플러그들(11)이 제2 에어 갭(17B)을 관통하여 배선들(12)과 연결된다. 또한, 도 1c를 참조하면, 각각의 제1 에어 갭들(17A)은 라인 형태를 가지며 제2 방향(Ⅱ-Ⅱ')으로 평행하게 확장될 수 있다.
도 1d를 참조하면, 각각의 제1 에어 갭들(17A)은 연결 패턴들(13)과 비중첩된 영역(17AA) 및 연결 패턴들(13)과 중첩된 영역(17AB)을 포함한다. 여기서, 비중첩된 영역(17AA)의 상부면은 캡핑막(14)에 의해 정의되고 중첩된 영역(17AB)의 상부면은 연결 패턴들(13)에 의해 정의된다. 제2 에어 갭(17B)은 연결 패턴들(13)과 비중첩된 영역(17BA) 및 연결 패턴들(13)과 중첩된 영역(17BB)을 포함한다. 여기서, 비중첩된 영역(17BA)과 중첩된 영역(17BB)은 상호 연결된다. 또한, 비중첩된 영역(17AA)과 중첩된 영역(17AB)은 배선들(12), 연결 패턴들(13) 및 캡핑막(14)에 의해 상호 분리되어 직접적으로 연결되지 않으나, 제2 에어 갭(17B)을 통해 간접적으로 연결된다.
각각의 제1 에어 갭들(17A)은 영역에 따라 상이한 높이를 가질 수 있다. 예를 들어, 연결 패턴들(13)과 비중첩된 영역(17AA)이 연결 패턴들(13)과 중첩된 영역(17AB)에 비해 높은 높이를 가질 수 있다. 이러한 경우, 비중첩된 영역(17AA)은 캡핑막(14) 내로 확장될 수 있으며, 캡핑막(14)은 저면에 그루브(G)를 포함할 수 있다. 여기서, 그루브(G)는 이웃한 배선들(12)의 사이에 위치될 수 있다. 또한, 비중첩된 영역(17AA)의 상부면은 연결 패턴들(13)의 상부면에 비해 낮고(L2<L3), 연결 패턴들(13)의 하부면 또는 배선들(12)의 상부면에 비해 높게(L2>L1) 위치될 수 있다.
한편, 에어 갭(17)이 도 1d에 비해 상부로 더 확장되는 것도 가능하다. 도 1e를 참조하면, 이웃한 제1 에어 갭들(17A)은 배선(12)을 사이에 두고 위치되므로, 비중첩된 제1 에어 갭들(17AA')이 배선(12)의 상부면을 감싸도록 캡핑막(14)의 내부로 확장될 수 있다. 이러한 경우, 이웃한 제1 에어 갭들(17AA')이 배선(12)의 상부면을 감싸면서 직접 연결될 수 있다. 이러한 제1 에어 갭들(17AA')의 구조는 국부적으로 존재할 수 있으며, 반도체 장치는 도 1d의 제1 에어 갭들(17AA)과 도 1e의 제1 에어 갭들(17AA)을 모두 포함할 수 있다.
전술한 바와 같은 구조에 따르면, 에어 갭(17)이 콘택 플러그들(11)의 사이 및 배선들(12)의 사이에 위치된다. 특히, 배선들(12) 사이의 제1 에어 갭들(17A)과 콘택 플러그들(11) 사이의 제2 에어 갭(17B)이 직접 연결되므로, 콘택 플러그들(11)과 배선들(12) 간의 캐패시턴스를 효과적으로 감소시킬 수 있다. 따라서, 반도체 장치의 동작 시에 배선 로딩을 감소시킬 수 있고, 이를 통해, 반도체 장치의 동작 특성을 개선할 수 있다. 또한, 연결 패턴들(13)에 의해 콘택 플러그들(11) 및 배선들(12)이 고정되므로, 이들이 기울어지거나 붕괴되는 것을 방지할 수 있다. 따라서, 반도체 장치가 안정된 구조를 갖게 된다.
도 2는 본 발명의 일 실시예에 따른 에어 갭이 적용된 반도체 장치의 구조를 나타낸 단면도이다.
도 2를 참조하면, 콘택 플러그들(11)의 하부에 적층물(ST)이 위치될 수 있다. 적층물(ST)은 교대로 적층된 도전막들(21) 및 절연막들(22)을 포함할 수 있다. 일 예로, 도전막들(21) 중 최상부 적어도 하나의 도전막(21)은 상부 선택 라인이고, 최하부 적어도 하나의 도전막(21)은 하부 선택 라인이고, 나머지 도전막들(21)은 워드라인일 수 있다. 다른 예로, 도전막들(21) 중 최상부 적어도 하나의 도전막(21)은 선택 라인이고, 최하부 적어도 하나의 도전막(21)은 파이프 게이트이고, 나머지 도전막들(21)은 워드라인일 수 있다.
채널 구조들(CH)은 적층물(ST)을 관통하며, 콘택 플러그들(11)과 전기적으로 각각 연결된다. 각각의 채널 구조들(CH)은 채널막(24), 메모리막(23) 및 패드(26)를 포함할 수 있다. 메모리막(23)은 채널막(24)의 측벽을 감싸고, 전하차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함할 수 있다. 여기서, 데이터 저장막은 플로팅 게이트, 전하 트랩막, 나노 닷, 상변화 물질, 저항가변 물질 등을 포함할 수 있다. 채널막(24)은 중심 영역까지 완전히 채워진 구조를 갖거나, 중심 영역이 오픈된 튜브 구조를 가질 수 있다. 채널막(24)의 오픈된 중심 영역에는 갭필 절연막(25)이 채워질 수 있다. 또한, 패드들(26)은 도전성 물질을 포함하며, 채널 구조들(CH)과 콘택 플러그들(11)과 전기적으로 각각 연결시킨다. 도면에서 점선으로 도시된 채널 구조들(CH)은 상대적으로 뒷편에 위치된 채널 구조들(CH)을 나타낸 것이다.
한편, 에어 갭(17)은 층간절연막(27) 내로 확장될 수 있다. 제2 에어 갭(17B)이 하부로 확장되고, 층간절연막(27) 또는 하부 구조물에 의해 제2 에어 갭(17B)의 하부면이 정의될 수 있다. 일 예로, 제2 에어 갭(17B)이 패드들(26)의 사이로 확장될 수 있으며, 이를 통해, 패드들(26) 간의 캐패시턴스, 패드들(26)과 콘택 플러그들(11) 간의 캐패시턴스 등이 감소될 수 있다. 다른 예로, 제2 에어 갭(17B)이 채널 구조들(CH)의 사이로 확장될 수 있다. 이러한 경우, 제2 에어 갭(17B)의 하부면은 최상부 도전막(21)의 상부면에 비해 높게 위치될 수 있다. 즉, 최상부 도전막(21)이 노출되지 않는 범위 내에서, 제2 에어 갭(17B)이 하부로 확장될 수 있다.
전술한 바와 같은 구조에 따르면, 적층된 메모리 셀들을 포함하는 3차원 구조의 반도체 장치에 본 발명의 일 실시예에 따른 에어 갭(17)을 적용할 수 있다. 3차원 구조의 반도체 장치의 경우, 메모리 스트링들이 수직으로 배열되기 때문에 비트라인들 간의 간격이 좁아진다. 이로 인해, 비트라인들 간의 캐패시턴스가 증가되고, 로딩이 증가하는 등의 문제점이 유발될 수 있다.
그러나, 본 발명의 일 실시예에 따르면, 콘택 플러그들(11) 사이에 위치된 에어 갭(17)이 배선들(12)의 사이로 확장된다. 따라서, 배선들(12), 예를 들어, 비트라인들 간의 간격이 감소되더라도, 에어 갭(17)을 통해 배선들(12) 간의 캐패시턴스를 효과적으로 감소시킬 수 있다. 뿐만 아니라, 콘택 플러그들(11) 간의 캐패시턴스, 콘택 플러그들(11)과 배선들(12) 간의 캐패시턴스, 패드들(26) 간의 캐패시턴스 등도 효과적으로 감소시킬 수 있다.
도 3a 내지 도 5a, 도 3b 내지 도 5b, 도 5c, 도 5d, 도 6 및 도 7은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 각 번호의 a도는 레이아웃이고, 각 번호의 b 내지 d도 및 도 6 및 7은 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a 및 도 3b를 참조하면, 층간절연막(37) 상에 콘택 플러그들(41)을 포함하는 제1 희생막(42)을 형성한다. 예를 들어, 제1 희생막(42)을 형성한 후에 제1 희생막(42)을 관통하는 복수의 홀들을 형성한다. 제1 희생막(42)은 산화막일 수 있고, 산화막을 식각하여 홀들을 형성할 수 있다. 또한, 층간절연막(37)까지 관통하도록 홀들을 형성할 수 있다. 여기서, 홀들은 제1 방향(I-I') 및 제1 방향(I-I')과 교차된 제2 방향(Ⅱ-Ⅱ')으로 배열된다. 여기서 제2 방향(Ⅱ-Ⅱ')으로 배열된 홀들은 중심이 일치되도록 배열될 수 있고, 제1 방향(I-I')으로 배열된 홀들은 중심이 오프셋되도록 배열될 수 있다. 또한, 각각의 홀들은 하부로 갈수록 폭이 감소하는 테이터 형태의 단면을 가질 수 있다. 이어서, 홀들 내에 도전막을 채워 콘택 플러그들(41)을 형성한다. 도면에서 점선으로 도시된 콘택 플러그들(41)은 상대적으로 뒷편에 위치된 콘택 플러그들(41)을 나타낸 것이다.
참고로, 층간절연막(37)을 형성하기 전에 추가로 하부 구조물을 형성할 수 있다. 본 실시예에서는 하부 구조물로서 메모리 스트링들을 포함하는 적층물(ST)을 형성하는 경우에 대해 도시하였다. 적층물(ST)을 형성하는 방법을 간단히 살펴보면 다음과 같다.
먼저, 제1 물질막들(31) 및 제2 물질막들(32)을 교대로 적층하여 적층물(ST)을 형성한다. 이어서, 적층물(ST)을 관통하는 홀들을 형성한 후, 각각의 홀들 내에 메모리막(33), 채널막(34) 및 갭필 절연막(35)을 차례로 형성한다. 이어서, 채널막(34) 내의 갭필 절연막(35)을 일부 두께 리세스한 후, 리세스 영역 내에 패드(36)를 형성한다. 이어서, 제1 및 제2 물질막들(31)의 물질에 따라 추가 공정을 실시할 수 있다. 일 예로, 제1 물질막들(31)이 희생막이고 제2 물질막들(32)이 절연막인 경우, 제1 물질막들(31)을 도전막들로 대체한다. 다른 예로, 제1 물질막들(31)이 도전막이고 제2 물질막들(32)이 절연막인 경우, 제1 물질막들(31)을 실리사이드화한다. 또 다른 예로, 제1 물질막들(31)이 도전막이고 제2 물질막들(32)이 희생막인 경우, 제2 물질막들(32)을 절연막들로 대체한다. 이를 통해, 적층된 메모리 셀들을 포함하는 적층물(ST)이 형성된다.
이 밖에도, 콘택 플러그들(41)을 형성하기 전에, 다양한 구조와 기능을 갖는 하부 구조물을 형성할 수 있다. 따라서, 이후의 도면에서는, 하부 구조물을 생략하여 도시하도록 한다.
도 4a 및 도 4b를 참조하면, 제1 희생막(42) 상에 배선들(43)을 포함하는 제2 희생막(44)을 형성한다. 배선들(43)은 제2 방향(Ⅱ-Ⅱ')으로 평행하게 확장될 수 있으며, 비트라인일 수 있다. 또한, 배선들(43)은 구리막일 수 있다. 제2 희생막(44)은 제1 희생막(42)과 동일한 물질로 형성될 수 있다. 예를 들어, 제2 희생막(44)은 산화막일 수 있다.
예를 들어, 제1 희생막(42) 상에 제2 희생막(44)을 형성한 후, 제2 희생막(44)을 관통하여 제2 방향(Ⅱ-Ⅱ')으로 확장된 트렌치들을 형성한다. 여기서, 트렌치들은 콘택 플러그들(41)을 노출시키는 깊이로 형성된다. 이어서, 트렌치들을 채우도록 제2 희생막(44) 상에 도전막을 형성한 후, 제2 희생막(44)의 표면이 노출되도록 도전막을 평탄화 한다. 이를 통해, 배선들(43)이 형성된다. 각각의 배선들(43)은 제2 방향(Ⅱ-Ⅱ')으로 배열된 콘택 플러들(41)과 전기적으로 연결될 수 있다.
참고로, 도전막을 직접 패터닝하여 배선들(43)을 형성하는 것도 가능하다. 예를 들어, 제1 희생막(42) 상에 도전막을 형성한 후, 도전막을 식각하여 배선들(43)을 형성한다. 이어서, 배선들(43) 사이의 공간에 제2 희생막(44)을 채운다.
도 5a를 참조하면, 제2 희생막(44) 상에 연결 패턴들(45B)을 형성한다. 여기서, 각각의 연결 패턴들(45B)은 배선들(43)의 상부에 위치되며 적어도 두 개의 배선들(43)과 교차된다. 본 도면에서는 일 예로서 제1 방향(I-I')으로 확장된 라인 형태를 갖는 연결 패턴들(45B)을 도시하였으나, 연결 패턴들(45B)의 형태, 폭은 다양하게 변경될 수 있다.
도 5b 내지 도 5d는 연결 패턴들(45B)의 구체적인 형성 방법을 나타낸 단면도이다. 먼저, 도 5b를 참조하면, 배선들(43)을 포함한 제2 희생막(44) 상에 연결막(45)을 형성한다. 연결막(45)은 제1 및 제2 희생막들(42, 44)에 대해 식각 선택비가 큰 물질로 형성된다. 예를 들어, 연결막(45)은 NDC(N-Doped SiC)를 포함한다. 또한, 연결막(45)은 2차 식각 과정에서 손실되는 두께를 고려하여 충분한 두께로 형성된다. 예를 들어, 연결막(45)은 600 내지 800Å의 두께를 가질 수 있다.
도 5c를 참조하면, 연결막(45) 상에 마스크 패턴(46)을 형성한다. 마스크 패턴(46)은 연결막(45)을 패터닝하기 위한 것으로, 포토레지스트 패턴일 수 있다. 이어서, 마스크 패턴(46)을 식각베리어로 연결막(45)을 1차 식각하여 트렌치들(T)을 형성한다. 이때, 연결막(45)을 완전히 식각하지 않고, 트렌치(T)의 하부에 연결막(45)을 일부 두께 잔류시킨다. 예를 들어, 전체 두께의 1/3 이하로 연결막(45)이 잔류하도록 연결막(45)을 일부 두께 식각한다. 이를 통해, 하부의 배선들(43)이 노출되는 것을 방지할 수 있다. 본 도면에서는 일부 두께 식각된 연결막을 도면 부호 "45A"로 도시하였다.
도 5d를 참조하면, 마스크 패턴(46)을 제거한다. 연결막(45A)이 일부 두께만 식각되었기 때문에, 하부의 배선들(43)이 노출되지 않은 상태에서 마스크 패턴(46)을 제거할 수 있다. 이어서, 별도의 마스크 없이 연결막(45A)을 2차 식각한다. 예를 들어, 에치백 공정으로 연결막(45A)을 식각한다. 이를 통해, 트렌치(T)의 하부에 잔류된 연결막(45A)이 완전히 식각되어 연결 패턴들(45B)이 형성된다. 여기서, 마스크 패턴(46) 제거 공정과 연결막(45A)의 2차 식각 공정은 인-시튜(in-situ)로 진행될 수 있다.
만약, 1차 식각 공정에서 연결막(45)을 완전히 식각하여 트렌치(T)의 저면에 배선들(43)이 노출되면, 배선들(43)이 노출된 상태에서 마스크 패턴(46)을 제거하게 된다. 그런데, 배선들(43)이 구리 배선이고 마스크 패턴(46)이 포토레지스트 패턴인 경우, 포토레지스트 패턴을 스트립하는 과정에서 구리 배선이 손상될 수 있다. 따라서, 본 실시예에서는 연결막(45)을 두 단계로 식각하여 연결 패턴들(45B)을 형성함으로써, 배선들(43)이 손상되는 것을 방지한다.
도 6을 참조하면, 연결 패턴들(45B)의 사이로 노출된 제1 및 제2 희생막들(42, 44)을 제거한다. 이를 통해, 배선들(43) 간의 공간 및 콘택 플러그들(41) 간의 공간이 오픈된다. 이때, 콘택 플러그들(41) 및 배선들(43)은 빈 공간에 돌출된 형태로 남게 되는데, 연결 패턴들(45B)에 의해 콘택 플러그들(41) 및 배선들(43)이 고정된다. 따라서, 제1 및 제2 희생막들(42, 44)을 제거하는 과정에서, 콘택 플러그들(41) 및 배선들(43)이 기울어지거나 붕괴되는 것을 방지할 수 있다.
참고로, 본 도면에서는 층간절연막(37)은 제거되지 않고 잔류하는 것으로 도시되었으나, 제1 및 제2 희생막들(42, 44)을 제거하는 과정에서 하부의 막들도 함께 제거될 수 있다. 예를 들어, 앞서 도 2를 참조하여 설명한 바와 같이, 콘택 플러그들(41)의 하부에 위치된 층간절연막(37)이 일부 제거될 수 있으며, 패드들(26) 간의 영역이 오픈될 수 있다.
도 7을 참조하면, 배선들(32) 및 연결 패턴들(45B) 상에 캡핑막(47)을 형성한다. 캡핑막(47)은 연결 패턴들(45B)을 덮는 제1 부분(47A)과 이웃한 연결 패턴들(45B) 간의 공간을 채우는 제2 부분(47B)을 포함할 수 있다. 캡핑막(47)에 의해 에어 갭(48)이 정의되며, 에어 갭(48)은 이웃한 콘택 플러그들(41)의 사이에 위치되고 이웃한 배선들(43)의 사이로 확장된다.
에어 갭(48)은 배선들(43)의 사이에 정의된 제1 에어 갭들(48A)과 콘택 플러그들(43)의 사이에 정의된 제2 에어 갭(48B)을 포함할 수 있다. 또한, 에어 갭(48)은 하나의 제2 에어 갭(48B)에 복수의 제1 에어 갭들(48)이 직접 연결된 구조를 가질 수 있다. 에어 갭(48)의 하부면은 층간절연막(37)에 의해 정의될 수 있고 에어 갭(48)의 상부면은 연결 패턴들(45B) 및 캡핑막(47)에 의해 정의될 수 있다. 또한, 앞서 설명한 바와 같이, 에어 갭(48)은 캡핑막(47)의 내부로 확장되거나 하부 구조물로 확장될 수 있다.
캡핑막(47)은 증착 방식을 이용하여 형성될 수 있다. 또한, 에어 갭(48)을 용이하게 정의하기 위해, 상대적으로 스텝 커버리지(step coverage)가 나쁜 증착 방식을 이용하여 캡핑막(47)을 증착할 수 있다. 예를 들어, NDC(N-Doped SiC)를 증착하여 캡핑막(47)을 형성할 수 있다.
증착 방식을 이용하여 캡핑막(47)을 형성하는 경우, 연결 패턴들(45B) 및 연결 패턴들(45B)의 사이로 노출된 배선들(43)의 표면을 따라 캡핑 물질이 증착된다. 특히, 스텝 커버리지가 나쁜 증착 방식을 이용할 경우, 연결 패턴들(45B) 및 배선들(43)의 표면을 따라 균일한 두께로 캡핑 물질이 증착되지 않고, 연결 패턴들(45B) 및 배선들(43)의 표면에 오버행 구조로 캡핑 물질이 증착된다. 따라서, 캡핑막(47)의 제2 부분(47B)의 저면에는 양측의 오버행 구조가 맞닿아 생긴 그루브(G)가 존재할 수 있으며, 에어 갭(48)이 캡핑막(47) 내부로 확장될 수 있다. 이러한 경우, 각각의 제1 에어 갭들(48A) 중 연결 패턴들(45B)과 비중첩된 영역(48AA)이 연결 패턴들(45B)과 중첩된 영역(48AB)에 비해 높은 높이를 가질 수 있다. 또한, 이웃한 제1 에어갭들(48AA)이 이들 사이에 위치된 배선(43)의 상부면을 감싸면서 직접 연결될 수 있다.
전술한 바와 같은 제조 방법에 따르면, 연결 패턴들(45B)을 지지대로 이용함으로써, 제1 희생막(42)과 제2 희생막(44)을 한번에 제거할 수 있다. 또한, 제1 희생막(42)과 제2 희생막(44)을 제거하는 과정에서, 콘택 플러그들(41) 및 배선들(43)이 기울어지는 것을 방지할 수 있다. 따라서, 안정적인 구조로 반도체 장치를 형성할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 7을 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 7을 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200)는 콘택 플러그들; 상기 콘택 플러그들과 전기적으로 연결된 배선들; 상기 배선들의 상부에 위치된 연결 패턴들; 이웃한 콘택 플러그들의 사이에 위치되고, 이웃한 배선들의 사이로 확장된 에어 갭; 및 상기 에어 갭을 정의하도록, 상기 배선들 및 상기 연결 패턴들 상에 위치된 캡핑막을 포함하도록 구성될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 7을 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 7을 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(1200')는 콘택 플러그들; 상기 콘택 플러그들과 전기적으로 연결된 배선들; 상기 배선들의 상부에 위치된 연결 패턴들; 이웃한 콘택 플러그들의 사이에 위치되고, 이웃한 배선들의 사이로 확장된 에어 갭; 및 상기 에어 갭을 정의하도록, 상기 배선들 및 상기 연결 패턴들 상에 위치된 캡핑막을 포함하도록 구성될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 7을 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 7을 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(2100)는 콘택 플러그들; 상기 콘택 플러그들과 전기적으로 연결된 배선들; 상기 배선들의 상부에 위치된 연결 패턴들; 이웃한 콘택 플러그들의 사이에 위치되고, 이웃한 배선들의 사이로 확장된 에어 갭; 및 상기 에어 갭을 정의하도록, 상기 배선들 및 상기 연결 패턴들 상에 위치된 캡핑막을 포함하도록 구성될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 9를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 7을 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 7을 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 실시예로서, 메모리 장치(3500)는 콘택 플러그들; 상기 콘택 플러그들과 전기적으로 연결된 배선들; 상기 배선들의 상부에 위치된 연결 패턴들; 이웃한 콘택 플러그들의 사이에 위치되고, 이웃한 배선들의 사이로 확장된 에어 갭; 및 상기 에어 갭을 정의하도록, 상기 배선들 및 상기 연결 패턴들 상에 위치된 캡핑막을 포함하도록 구성될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 콘택 플러그 12: 배선
13: 연결 패턴 14: 캡핑막
17: 에어 갭 21: 도전막
22: 절연막 23: 메모리막
24: 채널막 25: 갭필 절연막
27: 층간절연막 31: 제1 물질막
32: 제2 물질막 33: 메모리막
34: 채널막 35: 갭필 절연막
37: 층간절연막 41: 콘택 플러그
42: 제1 희생막 43: 배선
44: 제2 희생막 45: 희생막
45B: 연결 패턴 46: 마스크 패턴
47: 캡핑막

Claims (35)

  1. 콘택 플러그들;
    상기 콘택 플러그들과 전기적으로 연결된 배선들;
    상기 배선들의 상부에 위치된 연결 패턴들;
    이웃한 콘택 플러그들의 사이에 위치되고, 이웃한 배선들의 사이로 확장된 에어 갭; 및
    상기 에어 갭을 정의하도록, 상기 배선들 및 상기 연결 패턴들 상에 위치된 캡핑막
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 에어 갭 중 상기 연결 패턴들과 비중첩된 영역은 상기 캡핑막의 내부로 확장된
    반도체 장치.
  3. 제1항에 있어서,
    상기 에어 갭은 상기 연결 패턴들과 중첩된 영역 및 상기 연결 패턴들과 비중첩된 영역을 포함하고, 상기 비중첩된 영역은 상기 중첩된 영역에 비해 높은 높이를 갖는
    반도체 장치.
  4. 제1항에 있어서,
    상기 에어 갭 중 상기 연결 패턴들과 비중첩된 영역의 상부면은 상기 연결 패턴들의 상부면에 비해 낮고 상기 연결 패턴들의 하부면에 비해 높게 위치된
    반도체 장치.
  5. 제1항에 있어서,
    상기 에어 갭 중 상기 연결 패턴들과 비중첩된 영역은 상기 캡핑막의 내부로 확장되고, 상기 연결 패턴들과 비중첩된 배선들의 상부면을 감싸는
    반도체 장치.
  6. 제1항에 있어서,
    상기 캡핑막은 상기 연결 패턴들을 덮는 제1 부분 및 상기 연결 패턴들 간의 공간을 채우는 제2 부분을 포함하고, 상기 제2 부분의 저면은 이웃한 배선들의 사이에 위치된 그루브를 포함하는
    반도체 장치.
  7. 제1항에 있어서,
    상기 연결 패턴들은 NDC(N-Doped SiC)를 포함하는
    반도체 장치.
  8. 제1항에 있어서,
    상기 캡핑막은 NDC(N-Doped SiC)를 포함하는
    반도체 장치.
  9. 제1항에 있어서,
    상기 콘택 플러그들의 하부에 위치되고, 교대로 적층된 도전막들 및 절연막들을 포함한 적층물;
    상기 적층물을 관통하는 채널막들; 및
    상기 채널막들과 상기 콘택 플러그들을 전기적으로 각각 연결시키는 패드들
    을 더 포함하는 반도체 장치.
  10. 제9항에 있어서,
    상기 에어 갭은 상기 패드들의 사이로 확장된
    반도체 장치.
  11. 제1항에 있어서,
    상기 배선들은 비트라인인
    반도체 장치.
  12. 제1항에 있어서,
    상기 배선들은 제1 방향으로 확장되고, 상기 연결 패턴들은 상기 제1 방향과 교차된 제2 방향으로 확장된
    반도체 장치.
  13. 제1항에 있어서,
    각각의 상기 연결 패턴들은 상기 배선들에 비해 넓은 폭을 갖는
    반도체 장치.
  14. 제1항에 있어서,
    각각의 상기 연결 패턴들은 적어도 두 개의 상기 배선들과 중첩된
    반도체 장치.
  15. 배선들;
    상기 배선들의 사이 공간에 정의된 제1 에어 갭들;
    상기 배선들 및 상기 제1 에어 갭들의 하부에 위치되고, 상기 제1 에어 갭들과 직접 연결된 제2 에어 갭; 및
    상기 제2 에어 갭을 관통하여 상기 배선들과 전기적으로 연결된 콘택 플러그들
    을 포함하는 반도체 장치.
  16. 제15항에 있어서,
    상기 배선들과 교차되도록 상기 배선들의 상부에 위치된 연결 패턴들; 및
    상기 배선들 및 상기 연결 패턴들을 덮는 캡핑막
    을 더 포함하는 반도체 장치.
  17. 제16항에 있어서,
    상기 연결 패턴들 및 상기 캡핑막은 상기 제1 에어 갭들의 상부면을 정의하는
    반도체 장치.
  18. 제16항에 있어서,
    각각의 상기 제1 에어 갭들은 상기 연결 패턴들과 중첩된 영역 및 상기 연결 패턴들과 비중첩된 영역을 포함하고, 상기 비중첩된 영역은 상기 캡핑막의 내부로 확장된
    반도체 장치.
  19. 제16항에 있어서,
    상기 연결 패턴들은 NDC(N-Doped SiC)를 포함하는
    반도체 장치.
  20. 제16항에 있어서,
    상기 캡핑막은 NDC(N-Doped SiC)를 포함하는
    반도체 장치.
  21. 콘택 플러그들을 포함하는 제1 희생막을 형성하는 단계;
    상기 콘택 플러그들과 연결된 배선들을 포함하는 제2 희생막을 형성하는 단계;
    상기 제2 희생막 상에 연결 패턴들을 형성하는 단계;
    상기 연결 패턴들 사이로 노출된 상기 제1 및 제2 희생막들을 제거하는 단계; 및
    이웃한 콘택 플러그들의 사이에 위치되고, 이웃한 배선들의 사이로 확장된 에어 갭을 정의하도록, 상기 배선들 및 상기 연결 패턴들 상에 캡핑막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  22. 제21항에 있어서,
    상기 연결 패턴들을 형성하는 단계는,
    상기 제2 희생막 상에 연결막을 형성하는 단계;
    상기 연결막 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 베리어로 상기 연결막을 일부 두께 식각하는 단계;
    상기 마스크 패턴을 제거하는 단계; 및
    일부 두께 식각된 상기 연결막을 에치백하여 상기 연결 패턴들을 형성하는 단계를 포함하는
    반도체 장치의 제조 방법.
  23. 제22항에 있어서,
    상기 마스크 패턴은 포토레지스트 패턴이고, 상기 배선은 구리 배선인
    반도체 장치의 제조 방법.
  24. 제21항에 있어서,
    상기 연결 패턴들은 상기 배선들과 교차되고, 상기 제1 및 제2 희생막들의 제거 시에 상기 배선들 및 상기 콘택 플러그들을 지지하는
    반도체 자치의 제조 방법.
  25. 제21항에 있어서,
    상기 캡핑막을 형성하는 단계는,
    스텝 커버리지가 나쁜 증착 방식으로 상기 캡핑막을 형성하는
    반도체 장치의 제조 방법.
  26. 제25항에 있어서,
    상기 캡핑막은 상기 연결 패턴들을 덮는 제1 부분 및 이웃한 연결 패턴들 간의 공간을 채우는 제2 부분을 포함하고, 상기 제2 부분의 저면은 이웃한 배선들의 사이에 위치된 그루브를 포함하는
    반도체 장치의 제조 방법.
  27. 제21항에 있어서,
    상기 에어 갭 중 상기 연결 패턴들과 비중첩된 영역은 상기 캡핑막의 내부로 확장된
    반도체 장치의 제조 방법.
  28. 제21항에 있어서,
    상기 에어 갭 중 상기 연결 패턴들과 비중첩된 영역은 상기 연결 패턴들과 중첩된 영역에 비해 높은 높이를 갖는
    반도체 장치의 제조 방법.
  29. 제21항에 있어서,
    이웃한 연결 패턴들의 사이에 위치된 에어 갭의 상부면은 상기 연결 패턴들의 상부면에 비해 낮고 상기 연결 패턴들의 하부면에 비해 높게 위치된
    반도체 장치의 제조 방법.
  30. 제21항에 있어서,
    상기 에어 갭 중 상기 연결 패턴들과 비중첩된 영역은 상기 캡핑막의 내부로 확장되고, 상기 연결 패턴들과 비중첩된 배선들의 상부면을 감싸는 반도체 장치의 제조 방법.
  31. 제21항에 있어서,
    상기 연결 패턴들은 NDC(N-Doped SiC)를 포함하는
    반도체 장치의 제조 방법.
  32. 제21항에 있어서,
    상기 캡핑막은 NDC(N-Doped SiC)를 포함하는
    반도체 장치의 제조 방법.
  33. 제21항에 있어서,
    상기 콘택 플러그들을 형성하기 전에, 교대로 적층된 도전막들 및 절연막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물을 관통하는 채널막들을 형성하는 단계; 및
    상기 채널막들과 상기 콘택 플러그들을 전기적으로 각각 연결시키기 위한 패드들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  34. 제33항에 있어서,
    상기 에어 갭은 상기 패드들의 사이로 확장된
    반도체 장치의 제조 방법.
  35. 제21항에 있어서,
    상기 배선들은 비트라인인
    반도체 장치의 제조 방법.
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