KR20160128127A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 계단 형태로 적층된 도전막들을 포함하는 적층물과, 상기 적층물 상에 형성되고, 상기 도전막들을 노출시키는 균일한 깊이의 콘택홀들을 포함하는 제1 층간 절연막과, 상기 콘택홀들 내에 형성되고, 상기 도전막들과 각각 접하는 하부 콘택 플러그들, 및 상기 콘택 플러그들과 각각 연결되는 하부 콘택 패드들을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFATURING METHOD THEREOF}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판 상에 단층으로 메모리 셀을 형성하는 2차원 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 워드라인들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 또한, 적층된 워드라인들에 콘택 플러그들을 각각 연결시켜 원하는 메모리 셀들을 선택적으로 구동한다.
그러나, 이러한 구조를 구현하기 위해서는 다양한 깊이의 콘택 플러그들을 형성해야하기 때문에 공정의 난이도가 높다. 예를 들어 콘택 플러그 형성 공정시 층간 절연막의 단차에 의해 콘택홀의 깊이 조절이 어려워 콘택 플러그가 워드라인을 관통하여 브릿지가 유발되거나, 콘택 플러그가 워드라인에 미치지 못하여 공정 불량이 발생될 가능성이 있다.
본 발명의 실시 예는 반도체 장치의 콘택 형성 시 불량을 감소시킬 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 장치는 계단 형태로 적층된 도전막들을 포함하는 적층물과, 상기 적층물 상에 형성되고, 상기 도전막들을 노출시키는 균일한 깊이의 콘택홀들을 포함하는 제1 층간 절연막과, 상기 콘택홀들 내에 형성되고, 상기 도전막들과 각각 접하는 하부 콘택 플러그들, 및 상기 콘택 플러그들과 각각 연결되는 하부 콘택 패드들을 포함한다.
본 발명의 일 실시 예에 따른 반도체 장치는 계단 형태로 적층된 도전막들을 포함하는 적층물과, 상기 적층물 상에 형성되고, 상기 도전막들을 노출시키는 균일한 깊이의 콘택홀들을 포함하는 제1 층간 절연막과, 상기 콘택홀들 내에 형성되고, 상기 도전막들과 각각 접하는 하부 콘택 플러그들과, 상기 콘택 플러그들과 각각 연결되고, 상이한 높이로 배열된 하부 콘택 패드들과, 상기 하부 콘택 패드들과 각각 연결되는 상부 콘택 플러그들, 및 상기 상부 콘택 플러그들과 각각 연결되고, 서로 동일한 높이로 배열된 상부 콘택 패드들을 포함한다.
본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법은 계단 형태로 교대로 적층된 절연막들 및 희생막들을 포함하는 적층물을 형성하는 단계와, 상기 적층물 상에 제1 층간 절연막을 형성하는 단계와, 상기 희생막을 제거한 후, 상기 희생막이 제거된 공간에 도전막들을 형성하는 단계와, 상기 계단 형태의 적층물 상에 균일한 두께의 상기 층간 절연막이 잔류하도록 상기 제1 층간 절연막을 식각하는 단계와, 상기 제1 층간 절연막을 식각하여 상기 적층물의 상기 도전막들을 노출시키는 균일한 깊이의 제1 콘택홀들을 형성하는 단계, 및 상기 콘택홀들을 도전물질로 채워 하부 콘택 플러그들을 형성하는 단계를 포함한다.
본 발명의 실시 예에 따르면, 계단 형태로 교차적으로 적층된 도전막과 절연막 상에 층간 절연막을 형성하되, 층간 절연막을 계단 형태로 패터닝하여 후속 층간 절연막을 관통하여 도전막과 연결되는 콘택의 길이를 균일하게 형성함으로써 콘택 브릿지 현상 및 콘택과 도전막의 접촉 불량을 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
3a 내지 도 3f는 도 1 및 도 2에 도시된 반도체 장치의 제조 방법을 설명하기 위한 사시도 및 단면도이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 2는 도 1에 도시된 연결 구조물의 제1 방향(I-I') 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시 예에 따른 반도체 장치는 복수의 연결 구조물들(C1 내지 C3), 복수의 하부 콘택 플러그(22, 23, 24), 복수의 하부 콘택 패드(25, 26, 27), 복수의 상부 콘택 플러그(32, 33, 34) 및 복수의 상부 콘택 패드(35, 36, 37)를 포함한다. 연결 구조물들(C1 내지 C3)은 수직 채널 구조를 갖는 메모리 셀 어레이의 워드라인이 수평 연장되어 주변 회로와 연결되는 연결부이다. 예를 들어 연결 구조물들(C1 내지 C3) 메모리 셀 어레이의 워드라인과 X 디코더와의 연결을 위한 연결부일 수 있다.
복수의 연결구조물(C1~C3)은 계단 형태로 교차 적층된 절연막들(12) 및 도전막들(13)을 포함한다.
여기서, 도전막들(13)은 메모리 셀 어레이의 워드라인과 연결되며, 워드라인들에 각각 바이어스를 전달하기 위한 패드부(미도시)로서 폴리 실리콘, 텅스텐 등을 포함할 수 있다. 절연막들(12)은 적층된 도전막들(13)을 절연시키기 위한 것으로, 산화물 등을 포함할 수 있다.
반도체 장치에는 복수의 연결구조물들(C1~C3)이 포함될 수 있으며, 연결구조물들(C1~C3)은 제1 방향(I-I')으로 나란히 배열될 수 있다. 또한, 이웃한 연결구조물들(C1~C3)의 사이에는 슬릿(미도시)이 위치할 수 있으며, 슬릿 내에는 슬릿 절연막(미도시됨)이 위치될 수 있다.
연결구조물들(C1~C3)은 상이한 높이를 가질 수 있다. 예를 들어, 제1 연결구조물(C1)은 제1 내지 제n 절연막들(11) 및 제1 내지 제n 도전막들(12)을 포함하고, 제2 연결구조물(C2)은 제1 내지 제2n 절연막들(12), 및 제1 내지 제2n 도전막들(13)을 포함하고, 제3 연결구조물(C3)은 제1 내지 제3n 절연막들(12), 및 제1 내지 제3n 도전막들(13)을 포함한다.
여기서, 제1 연결구조물(C1)은 계단 형태를 가질 수 있다. 제2 연결구조물(C2)은 제n 내지 제2n 절연막들(12), 및 도전막들(13)이 계단 형태를 갖고, 하부의 제1 내지 제n 절연막들(12), 및 도전막들(13)은 비계단 형태를 가질 수 있다. 또한, 제3 연결구조물(C3)은 제2n 내지 제3n 절연막들(12), 및 도전막들(13)이 계단 형태를 갖고, 하부의 제1 내지 제2n 절연막들(12), 및 도전막들(13)은 비계단 형태를 가질 수 있다. 이러한 구조에 따르면, 하부 콘택 플러그들(22, 23, 24)과 연결되는 제1 내지 제3n 층의 패드부들을 3개의 연결구조물들(C1~C3)에 분산 배치할 수 있다. 따라서, 제1 내지 제3n 층의 패드부들을 1개의 연결구조물에 전부 배치하는 것에 비해, 연결구조물의 면적을 감소시킬 수 있다.
복수의 하부 콘택 플러그(22, 23, 24)는 복수의 연결구조물들(C1~C3)의 패드부들에 각각 연결된다. 복수의 하부 콘택 플러그(22, 23, 24)는 복수의 연결구조물들(C1~C3) 상에 형성된 제1 층간 절연막(21)을 관통하여 복수의 연결구조물들(C1~C3)의 도전막들(13)에 각각 연결된다. 제1 방향(I-I')으로 일직선상에 배열되고 서로 다른 연결구조물과 연결된 하부 콘택 플러그(22, 23, 24)들 각각의 길이(H1, H2, H3)는 서로 동일하도록 형성할 수 있다.
복수의 하부 콘택 패드(25, 26, 27)는 복수의 하부 콘택 플러그(22, 23, 24) 상에 형성되며, 동일한 연결구조물들 상에 배치되는 복수의 하부 콘택 패드는 동일한 높이 선상에 형성되는 것이 바람직하다. 즉, 제2 방향(Ⅱ-Ⅱ')으로 일직선상에 배열되고 서로 동일한 연결구조물과 연결된 콘택 플러그(22)들은 동일한 높이 선상에 형성할 수 있다. 또한 서로 다른 연결 구조물들 상에 배치되는 복수의 하부 콘택 패드은 서로 다른 높이 선상에 형성된다.
복수의 상부 콘택 플러그(32, 33, 34)는 복수의 하부 콘택 패드(25, 26, 27)에 각각 연결된다. 복수의 상부 콘택 플러그(32, 33, 34)는 제1 층간 절연막(21) 상에 형성된 제2 층간 절연막(31)을 관통하여 복수의 하부 콘택 패드(25, 26, 27)에 각각 연결된다. 복수의 상부 콘택 패드(35, 36, 37)는 복수의 상부 콘택 플러그(32, 33, 34) 상에 형성되며, 동일한 높이 선상에 형성될 수 있다.
3a 내지 도 3f는 도 1 및 도 2에 도시된 반도체 장치의 제조 방법을 설명하기 위한 사시도 및 단면도이다.
도 3a를 참조하면, 교대로 적층된 절연막들(12) 및 희생막들(11)을 포함하는 적층물(ST)을 형성한다. 여기서, 희생막들(11)은 후속 공정에서 도전막으로 대체하기 위한 것으로, 절연막(12)에 대한 식각 선택비가 큰 물질로 형성된다. 예를 들어, 희생막들(11)은 질화물 등을 포함하고, 절연막들(12)은 산화물 등을 포함한다.
이어서, 적층물(ST) 상에 마스크 패턴(미도시됨)을 형성한 후, 마스크 패턴을 제2 방향(Ⅱ-Ⅱ')으로 축소시키면서 식각 공정을 반복적으로 수행한다. 이를 통해, 적층물(ST)의 상부 일부 층을 계단 형태로 패터닝할 수 있다. 이때, 하나의 절연막(12) 및 하나의 희생막(11)이 하나의 단을 구성하도록, 적층물(ST)을 패터닝할 수 있다.
도 3b를 참조하면, 적층물(ST) 상에 마스크 패턴(미도시됨)을 형성한 후, 마스크 패턴을 제1 방향(I-I')으로 축소시키면서 식각 공정을 반복적으로 수행한다. 이때, N개의 절연막(12) 및 N개의 희생막(11)이 하나의 단을 구성하도록, 적층물(ST)을 패터닝할 수 있다. 예를 들어, N은 자연수이며, N=4일 수 있다. 이로써, 적층물(ST)이 제1 방향(I-I') 및 제2 방향(Ⅱ-Ⅱ')으로 계단 형태를 갖게 되며, 하나의 메모리 블럭(B0)에 포함되는 제1 내지 제3 연결물들(C1~C3)이 정의된다.
이때, 마스크 패턴이 축소되는 정도에 따라 제1 내지 제3 연결물들(C1~C3)의 폭(W1~W3)이 결정된다. 제1 내지 제3 연결물들(C1~C3)은 동일한 폭(W1=W2=W3)을 갖거나, 상이한 폭(W1>W2>W3, W1<W2<W3)을 가질 수 있다.
도면에 도시하진 않았으나, 계단 구조의 제1 내지 제3 연결물들(C1~C3)을 형성하는 단계 이후, 메모리 셀들이 형성되는 셀 영역에서는 적층물(ST)을 관통하는 채널막을 형성할 수 있다. 채널막은 적층물(ST)을 관통하는 관통홀을 형성한 후, 관통홀 내부에 형성될 수 있다. 채널막은 관통홀의 중심 영역이 개구되도록 관통홀의 표면을 따라 반도체막을 형성함으로써 튜브 형태로 형성될 수 있다. 또는 채널막은 관통홀의 중심 영역이 채워지도록 관통홀의 내부에 반도체막을 형성함으로써 형성될 수 있다. 또는 채널막은 튜브 형태의 일부 영역과, 관통홀의 중심 영역까지 반도체막으로 채운 나머지 영역을 포함할 수 있다. 튜브 형태의 채널막의 중심 영역은 절연물로 채워질 수 있다. 채널막을 형성하기 전, 관통홀의 표면을 따라 다층 절연 패턴이 더 형성될 수 있다.
도 3c는 제1 방향(I-I')의 단면도이며, 설명의 편의를 위해 두 개의 메모리 블럭(B0 및 B1)이 서로 마주 보는 구조를 설명한다.
도 3b에 도시된 단계를 진행한 후, 전체 구조 상에 제1 층간 절연막(21)을 형성한다. 제1 층간 절연막(21)은 산화물로 형성할 수 있다.이 후, 셀 영역에서는 슬릿 공정을 진행하여 적층물(ST)의 측벽을 노출시킨 후, 노출된 희생막을 선택적으로 제거한다. 이 후, 희생막이 제거된 공간에 도전막(13)을 채운다.
이 후, 제1 층간 절연막(21) 상에 포토 레지스트 패턴(PR)을 형성한다. 포토 레지스트 패턴(PR)은 서로 마주 보는 제1 및 제2 메모리 블럭(B0 및 B1)의 제1 연결구조물(C1)들 영역이 오픈되도록 형성하는 것이 바람직하다.
이 후, 포토 레지스트 패턴(PR)을 식각 마스크로 하여 노출되는 제1 층간 절연막(21)을 설정 두께 만큼 식각한다. 이때 식각 공정은 이방성 식각 공정으로 진행하여 제1 층간 절연막이 수직 방향으로 식각하는 것이 바람직하다. 또한 제1 층간 절연막(21)의 식각 두께는 제1 연결 구조물(C1)과 제2 연결 구조물(C2) 간의 단차 만큼 진행하는 것이 바람직하다.
도 3d를 참조하면, 식각 공정을 수행하여 포토 레지스트 패턴(PR)의 측벽을 일정 폭 식각한다. 식각 공정은 O2 플라즈마 공정을 이용한 등방성 식각 공정으로 수행할 수 있다. 또한 포토 레지스트 패턴(PR)의 식각되는 폭은 제2 연결 구조물(C2)의 폭과 동일할 수 있다.
도 3e를 참조하면, 포토 레지스트 패턴(PR)을 식각 마스크로 하여 노출되는 제1 층간 절연막(21)을 설정 두께만큼 식각한다. 이때 식각 공정은 이방성 식각 공정으로 진행하여 제1 층간 절연막이 수직 방향으로 식각하는 것이 바람직하다. 또한 제1 층간 절연막(21)의 식각 두께는 제2 연결 구조물(C2)과 제3 연결 구조물(C3) 간의 단차 만큼 진행하는 것이 바람직하다. 이로써 제1 층간 절연막(21)은 계단 구조를 갖도록 식각되며, 제1 연결 구조물(C1) 상의 제1 층간 절연막(21)의 적층 두께(A1)와 제2 연결 구조물(C2) 상의 제1 층간 절연막(21)의 적층 두께(A2) 및 제3 연결 구조물(C3) 상의 제1 층간 절연막(21)의 적층 두께(A3)는 동일하게 패터닝된다.
도 3f를 참조하면, 포토 레지스트 패턴을 제거한 후 복수의 연결 구조물(C1~C3) 각각의 상부 도전막(13)이 노출되도록 복수의 콘택홀(22H, 23H, 24H)을 형성한다. 복수의 콘택홀(22H, 23H, 24H) 형성 공정 시 제1 연결 구조물(C1) 상의 제1 층간 절연막(21)의 적층 두께와 제2 연결 구조물(C2) 상의 제1 층간 절연막(21)의 적층 두께 및 제3 연결 구조물(C3) 상의 제1 층간 절연막(21)의 적층 두께가 동일하므로 콘택홀 하부의 도전막(13)이 과도 식각되거나 하부의 도전막(13)이 노출되지 않는 문제점을 개선할 수 있다.
이 후, 복수의 콘택홀(22H, 23H, 24H)을 도전물질로 채워 복수의 하부 콘택 플러그(22, 23, 24)를 생성한다. 이때 복수의 하부 콘택 플러그(22, 23, 24) 각각의 길이(H1, H2, H3)는 서로 동일하다.
이 후, 복수의 하부 콘택 플러그(22, 23, 24) 상단부 각각에 하부 콘택 패드(25, 26, 27)을 형성하고, 하부 콘택 패드(25, 26, 27)를 포함하는 전체 구조 상에 제2 층간 절연막(31)을 형성한다. 이 후, 하부 콘택 패드(25, 26, 27)가 노출되도록 복수의 콘택홀을 형성한 후 복수의 콘택홀을 도전물질로 채워 복수의 상부 콘택 플러그(32, 33, 34)를 형성한다. 제2 층간 절연막(31)을 식각하여 콘택홀을 형성할 때, 제1 내지 제3 연결구조물(C1~C3) 상의 제2 층간 절연막(31) 두께가 상이하더라도, 하부 콘택 패드(25, 26, 27)를 식각 정지막으로 사용하여 과도 식각되는 것을 방지할 수 있다. 또한, 복수의 상부 콘택 플러그(32, 33, 34)들의 길이는 서로 상이할 수 있다.
이 후, 복수의 상부 콘택 플러그(32, 33, 34) 상단부 각각에 상부 콘택 패드(35, 36, 37)을 형성한다. 이때 상부 콘택 패드(35, 36, 37)는 동일한 높이 선상에 형성할 수 있다.
도 4는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 4에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1 및 도 2를 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200)는 계단 형태로 적층된 도전막들을 포함하는 적층물, 상기 적층물 상에 형성되고, 상기 도전막들을 노출시키는 균일한 깊이의 콘택홀들을 포함하는 제1 층간 절연막; 상기 콘택홀들 내에 형성되고, 상기 도전막들과 각각 접하는 하부 콘택 플러그들; 및 상기 콘택 플러그들과 각각 연결되고, 상이한 높이로 배열된 콘택 패드들을 포함하도록 구성된다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 또한 향상시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 5에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1 및 도 2를 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(1200')는 계단 형태로 적층된 도전막들을 포함하는 적층물, 상기 적층물 상에 형성되고, 상기 도전막들을 노출시키는 균일한 깊이의 콘택홀들을 포함하는 제1 층간 절연막; 상기 콘택홀들 내에 형성되고, 상기 도전막들과 각각 접하는 하부 콘택 플러그들; 및 상기 콘택 플러그들과 각각 연결되고, 상이한 높이로 배열된 콘택 패드들을 포함하도록 구성된다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상된 메모리 장치(1000')를 포함하므로, 메모리 시스템(1000')의 집적도 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 6에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1 및 도 2를 참조하여 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(2100)는 계단 형태로 적층된 도전막들을 포함하는 적층물, 상기 적층물 상에 형성되고, 상기 도전막들을 노출시키는 균일한 깊이의 콘택홀들을 포함하는 제1 층간 절연막; 상기 콘택홀들 내에 형성되고, 상기 도전막들과 각각 접하는 하부 콘택 플러그들; 및 상기 콘택 플러그들과 각각 연결되고, 상이한 높이로 배열된 콘택 패드들을 포함하도록 구성된다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 5를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 데이터 저장 용량을 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1 및 도 2를 설명된 구조를 포함할 수 있다. 또한, 메모리 장치(3500)는 계단 형태로 적층된 도전막들을 포함하는 적층물, 상기 적층물 상에 형성되고, 상기 도전막들을 노출시키는 균일한 깊이의 콘택홀들을 포함하는 제1 층간 절연막; 상기 콘택홀들 내에 형성되고, 상기 도전막들과 각각 접하는 하부 콘택 플러그들; 및 상기 콘택 플러그들과 각각 연결되고, 상이한 높이로 배열된 콘택 패드들을 포함하도록 구성된다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 시스템(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(2000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 데이터 저장 용량을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11 : 희생막
12 : 절연막
13 : 도전막
ST : 적층물
21 : 제1 층간 절연막
22~24 : 하부 콘택 플러그
25~27 : 하부 콘택 패드
31: 제2 층간 절연막
32~34 : 상부 콘택 플러그
35~37 : 상부 콘택 패드

Claims (20)

  1. 계단 형태로 적층된 도전막들을 포함하는 적층물;
    상기 적층물 상에 형성되고, 상기 도전막들을 노출시키는 균일한 깊이의 콘택홀들을 포함하는 제1 층간 절연막;
    상기 콘택홀들 내에 형성되고, 상기 도전막들과 각각 접하는 하부 콘택 플러그들; 및
    상기 콘택 플러그들과 각각 연결되는 하부 콘택 패드들을 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 하부 콘택 패드들은 서로 상이한 높이에 배치되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 하부 콘택 플러그들은 균일한 길이를 갖는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제1 층간 절연막은 상기 계단 형태로 상기 적층물 상에 형성된 반도체 장치.
  5. 제 1 항에 있어서,
    상기 적층물은 교대로 적층된 제1 내지 제n 절연막들 및 제1 내지 제n 도전막들을 포함하고, 계단 형태를 갖는 제1 적층물, 여기서 n은 자연수;
    교대로 적층된 제1 내지 제2n 절연막들 및 제1 내지 제2n 도전막들을 포함하고, 계단 형태를 갖는 제2 적층물을 포함하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제1 적층물 상에 배치된 상기 하부 콘택 패드들은 동일한 높이에 배치되고,
    상기 제2 적층물 상에 배치된 상기 하부 콘택 패드들은 동일한 높이에 배치되는 반도체 장치.
  7. 제 5 항에 있어서,
    상기 제1 적층물과 연결되는 상기 하부 콘택 플러그들과 상기 제2 적층물과 연결되는 상기 하부 콘택 플러그들 중 제1 방향으로 인접한 하부 콘택 플러그들은 서로 균일한 길이를 갖는 반도체 장치.
  8. 제 1 항에 있어서,
    상기 하부 콘택 패드들을 포함하는 전체 구조 상부에 형성된 제2 층간 절연막;
    상기 제2 층간 절연막을 관통하여 상기 하부 콘택 패들과 각각 연결되는 상부 콘택 플러그들; 및
    상기 상부 콘택 플러그들 상부에 각각 형성된 상부 콘택 패드들을 더 포함하는 반도체 장치.
  9. 제 8 항에 있어서,
    상기 상부 콘택 플러그들은 서로 상이한 길이를 갖는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 상부 콘택 패드드은 서로 동일한 높이에 배치되는 반도체 장치.
  11. 계단 형태로 적층된 도전막들을 포함하는 적층물;
    상기 적층물 상에 형성되고, 상기 도전막들을 노출시키는 균일한 깊이의 콘택홀들을 포함하는 제1 층간 절연막;
    상기 콘택홀들 내에 형성되고, 상기 도전막들과 각각 접하는 하부 콘택 플러그들;
    상기 콘택 플러그들과 각각 연결되고, 상이한 높이로 배열된 하부 콘택 패드들;
    상기 하부 콘택 패드들과 각각 연결되는 상부 콘택 플러그들; 및
    상기 상부 콘택 플러그들과 각각 연결되고, 서로 동일한 높이로 배열된 상부 콘택 패드들을 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 하부 콘택 플러그들은 균일한 길이를 갖는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 제1 층간 절연막은 상기 계단 형태로 상기 적층물 상에 형성된 반도체 장치.
  14. 제 11 항에 있어서,
    상기 적층물은 교재로 적층된 제1 내지 제n 절연막들 및 제1 내지 제n 도전막들을 포함하고, 계단 형태를 갖는 제1 적층물, 여기서 n은 자연수;
    교대로 적층된 제1 내지 제2n 절연막들 및 제1 내지 제2n 도전막들을 포함하고, 계단 형태를 갖는 제2 적층물을 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    상기 제1 적층물 상에 배치된 상기 하부 콘택 패드들은 동일한 높이에 배치되고,
    상기 제2 적층물 상에 배치된 상기 하부 콘택 패드들은 동일한 높이에 배치되는 반도체 장치.
  16. 제 11 항에 있어서,
    상기 제1 층간 절연막 상에 형성되며, 상기 상부 콘택 플러그가 관통되는 제2 층간 절연막을 더 포함하는 반도체 장치.
  17. 계단 형태로 교대로 적층된 절연막들 및 희생막들을 포함하는 적층물을 형성하는 단계;
    상기 적층물 상에 제1 층간 절연막을 형성하는 단계;
    상기 희생막을 제거한 후, 상기 희생막이 제거된 공간에 도전막들을 형성하는 단계;
    상기 계단 형태의 적층물 상에 균일한 두께의 상기 층간 절연막이 잔류하도록 상기 제1 층간 절연막을 식각하는 단계;
    상기 제1 층간 절연막을 식각하여 상기 적층물의 상기 도전막들을 노출시키는 균일한 깊이의 제1 콘택홀들을 형성하는 단계; 및
    상기 콘택홀들을 도전물질로 채워 하부 콘택 플러그들을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 하부 콘택 플러그들 상에 하부 콘택 패드들을 형성하되, 상기 하부 콘택 패드들은 서로 상이한 높이에 형성되는 단계를 더 포함하는 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 하부 콘택 패드들을 포함하는 전체 구조 상에 제2 층간 절연막을 형성하는 단계;
    상기 제2 층간 절연막을 관통하여 상기 하부 콘택 패드들이 노출되는 제2 콘택홀들을 형성하는 단계;
    상기 제2 콘택홀들을 도전물질로 채워 상부 콘택 플러그들을 형성하는 단계; 및
    상기 상부 콘택 플러그들 상에 상부 콘택 패드들을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 상부 콘택 플러그들은 서로 다른 길이를 갖으며, 상기 상부 콘택 패드들은 동일한 높이에 형성되는 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10930587B2 (en) 2019-01-16 2021-02-23 SK Hynix Inc. Semiconductor memory device

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9842651B2 (en) 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
US10121553B2 (en) 2015-09-30 2018-11-06 Sunrise Memory Corporation Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays
US9892800B2 (en) 2015-09-30 2018-02-13 Sunrise Memory Corporation Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US10692874B2 (en) 2017-06-20 2020-06-23 Sunrise Memory Corporation 3-dimensional NOR string arrays in segmented stacks
US10608008B2 (en) 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional nor strings with segmented shared source regions
US10608011B2 (en) 2017-06-20 2020-03-31 Sunrise Memory Corporation 3-dimensional NOR memory array architecture and methods for fabrication thereof
US10475812B2 (en) 2018-02-02 2019-11-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin-film transistor strings
TWI757635B (zh) * 2018-09-20 2022-03-11 美商森恩萊斯記憶體公司 記憶體結構及其用於電性連接三維記憶裝置之多水平導電層之階梯結構的製作方法
TWI713195B (zh) 2018-09-24 2020-12-11 美商森恩萊斯記憶體公司 三維ｎｏｒ記憶電路製程中之晶圓接合及其形成之積體電路
CN109411476B (zh) * 2018-12-06 2021-02-12 长江存储科技有限责任公司 三维存储器及其制造方法
US11282855B2 (en) 2018-12-07 2022-03-22 Sunrise Memory Corporation Methods for forming multi-layer vertical NOR-type memory string arrays
KR20200088680A (ko) 2019-01-15 2020-07-23 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
CN113383415A (zh) 2019-01-30 2021-09-10 日升存储公司 使用晶片键合的具有嵌入式高带宽、高容量存储器的设备
US11398492B2 (en) 2019-02-11 2022-07-26 Sunrise Memory Corporation Vertical thing-film transistor and application as bit-line connector for 3-dimensional memory arrays
US11610914B2 (en) 2019-02-11 2023-03-21 Sunrise Memory Corporation Vertical thin-film transistor and application as bit-line connector for 3-dimensional memory arrays
WO2021127218A1 (en) 2019-12-19 2021-06-24 Sunrise Memory Corporation Process for preparing a channel region of a thin-film transistor
TWI836184B (zh) 2020-02-07 2024-03-21 美商森恩萊斯記憶體公司 具有低延遲的高容量記憶體電路
US11507301B2 (en) 2020-02-24 2022-11-22 Sunrise Memory Corporation Memory module implementing memory centric architecture
WO2021173572A1 (en) 2020-02-24 2021-09-02 Sunrise Memory Corporation Channel controller for shared memory access
CN114586153A (zh) * 2020-03-23 2022-06-03 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
JP2022540024A (ja) 2020-03-23 2022-09-14 長江存儲科技有限責任公司 三次元メモリデバイス
CN113270414A (zh) 2020-03-23 2021-08-17 长江存储科技有限责任公司 在三维存储器件中的阶梯结构及用于形成其的方法
US11705496B2 (en) 2020-04-08 2023-07-18 Sunrise Memory Corporation Charge-trapping layer with optimized number of charge-trapping sites for fast program and erase of a memory cell in a 3-dimensional NOR memory string array
KR20210155266A (ko) * 2020-06-15 2021-12-22 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
CN112466874B (zh) * 2020-11-08 2022-07-22 复旦大学 一种密排结构的面内读写铁电存储器阵列及其制备方法
US11842777B2 (en) 2020-11-17 2023-12-12 Sunrise Memory Corporation Methods for reducing disturb errors by refreshing data alongside programming or erase operations
US11848056B2 (en) 2020-12-08 2023-12-19 Sunrise Memory Corporation Quasi-volatile memory with enhanced sense amplifier operation
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101065140B1 (ko) * 2008-03-17 2011-09-16 가부시끼가이샤 도시바 반도체 기억 장치
KR101250851B1 (ko) 2011-06-30 2013-04-04 서울대학교산학협력단 3차원 적층형 메모리 어레이의 컨택 형성 방법
KR20130022197A (ko) 2011-08-25 2013-03-06 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102125018B1 (ko) * 2014-01-23 2020-07-07 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10930587B2 (en) 2019-01-16 2021-02-23 SK Hynix Inc. Semiconductor memory device

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