CN113383415A - 使用晶片键合的具有嵌入式高带宽、高容量存储器的设备 - Google Patents

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CN113383415A
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China
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memory
circuit
electronic device
circuitry
die
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CN202080011610.5A
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K.N.夸德
R.诺曼
F.S-K.李
C.J.佩蒂
S.B.赫纳
S.L.陈
S.萨拉胡丁
M.莫菲迪
E.哈拉利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sunrise Memory Corp
Original Assignee
Sunrise Memory Corp
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Abstract

一种具有对高带宽、高容量快速存取存储器的嵌入式存取的电子设备，包括(a)制造在第一半导体管芯上的存储器电路，其中存储器电路包括多个模块化存储器单元，每个模块化存储器单元具有(i)存储晶体管的三维阵列、和(ii)暴露于第一半导体管芯表面的导体组，该导体组被配置用于传达与存储器单元相关联的控制、地址和数据信号；以及(b)制造在第二半导体管芯上的逻辑电路，其中该逻辑电路还包括导体，每个导体暴露在第二半导体管芯的表面，其中第一半导体管芯和第二半导体管芯被晶片键合，使得暴露在第一半导体管芯的表面的导体每个电连接到暴露在第二半导体管芯的表面的导体中的对应的一个导体。存储晶体管的三维阵列可以由NOR存储器串形成。

Description

使用晶片键合的具有嵌入式高带宽、高容量存储器的设备
技术领域
本发明涉及高性能计算。具体而言，本发明涉及通过使用晶片键合向高带宽、高容量存储器设备提供逻辑集成电路存取来创建高性能电子设备。
背景技术
非临时申请公开了形成在平面单晶半导体衬底顶部的三维存储器结构(“3-D NOR存储器阵列”)(在下文中，单个半导体衬底上的3-D NOR存储器阵列统称为“3-D NOR存储器芯片”)。在一个示例中，3-D NOR存储器芯片上的每个3-D NOR存储器阵列被组织为薄膜存储晶体管的三维阵列，其中沿着方向之一的薄膜存储晶体管被组织为一个或多个NOR存储器串。在这里，术语“NOR存储器串”是指共享公共源极和漏极区域的一组薄膜存储晶体管。在非临时申请I中，每个NOR存储器串具有沿平行于平面半导体衬底的方向形成的薄膜存储晶体管。在非临时申请II中，每个NOR存储器串具有沿垂直于平面半导体衬底的方向形成的薄膜存储晶体管。
在非临时申请中的3-D NOR存储器阵列下面的半导体衬底可以包括被设置以用于支持存储器操作的CMOS电路。每个3-D NOR存储器阵列的薄膜存储晶体管可以通过设置在存储器结构和半导体衬底之间或存储器结构上方的一层或多层导体(“全局互连层”)互连到下面的支持电路。
最先进的动态随机存取存储器(“DRAM”)阵列通常形成在平面半导体衬底的表面。因此，平面半导体衬底上的二维硅“基板面(real estate)”必须在其DRAM存储器阵列及其支持电路之间共享。无法形成存储器单元的三维阵列以及必须在珍贵的硅基板面上形成支持电路两者导致DRAM阵列的每单位硅衬底区域的密度比非临时申请的3-D NOR存储器阵列低得多。换句话说，3-D NOR存储器芯片的容量远远高于在同等大小的硅管芯上制造的DRAM集成电路。
晶片键合(或管芯键合)是用于制造半导体设备的技术。在晶片键合中，例如通过热压、粘合、阳极或热技术来接合半导体管芯。临时申请I公开了使用“倒装(flip)芯片”(或“倒装晶片”)晶片键合技术将两个或更多个半导体管芯上的设备互连的许多示例。具体地，临时申请I公开了其中晶片键合的半导体管芯中的一个或多个已经在其上制造了非临时申请的存储器结构的示例。在“倒装芯片”技术下，导体填充的通孔(vias)或导电柱(post)(“螺柱(studs)”)暴露在每个半导体管芯的顶表面，以允许电接触半导体管芯中形成在该表面下的设备。要用作螺柱的合适导体包括例如铜。当两个这样的半导体管芯被晶片键合时，它们的暴露的螺柱彼此接触，从而跨晶片键合的半导体管芯互连设备。图7(a)示出了一种这样的螺柱连接。如图7(a)所示，多个螺柱701-1、701-2、……、701-n(统称为螺柱701)设置在半导体管芯702和703之间。在该实施方式中，螺柱701由凸形-凹形部分的配合产生，如通过螺柱701-1所示。螺柱701-1的部分701-1a形成在半导体管芯702的表面上，并且包括可接入的空腔705。螺柱701-1的部分701-1b形成在半导体管芯703上，并且包括紧密配合到(fit hand-in-glove into)空腔705中的突起704。
在现有技术中，引线键合电路之间(或封装电路之间)的引脚上的通信不仅受到可用于引线键合(或封装上)的引脚数量的带宽限制，而且在跨引线键合的引脚之间或在两个封装引脚之间驱动信号需要很大的功率，并且由于所涉及的大电容而导致相当大的延迟。跨晶片键合的半导体管芯在邻接的螺柱上驱动信号没有这些限制。
除了“倒装芯片”技术，已经开发了用于互连不同晶片键合的半导体管芯中的电路的其他技术。在一种技术下，通常称为“穿硅通孔”(TSV)技术。在TSV技术中，提供了延伸每个半导体管芯的整个厚度的多个导体填充的通孔，使得当半导体管芯一个堆叠在另一个之上时，导体填充的通孔彼此邻接以提供导体的网络，通过该导体的网络在不同半导体管芯上形成的设备之间进行电互连。在TSV技术下，因为跨半导体管芯携带信号的导体被对准以允许信号在任意两个堆叠的半导体管芯之间路由，所以TSV通常被提供在每个堆叠的管芯的外围，并且通常由传统的I/O焊盘驱动(例如，在传统的DRAM总线组织中)。倒装芯片技术在硅基板面上成本较低，并且在组织晶片键合管芯之间的接口方面比传统总线结构具有更大的灵活性和选择。图7(b)示出了使用半导体管芯711的横截面的TSV技术。如图7(b)所示，一种实施方式包括使用常规蚀刻技术在半导体管芯711中形成的多个通孔712(由通孔711-1、711-2、711-3和711-4表示)，并且此后用导电材料(例如钨)填充。在每个通孔的两端并暴露于半导体管芯711的相对侧上形成有键合焊盘——由键合焊盘713t和713b表示——以用于与与半导体管芯711的表面之一上形成的电路连接，或者通过晶片键合连接到另一个半导体管芯上的电路连接、或到其他外部电路。
在通常被称为“硅内插器”技术的另一种技术下，两个或更多个半导体管芯每个以“倒装芯片”方式被晶片键合到大的硅衬底(即“硅内插器”)。硅内插器提供互连导体的网络来连接半导体管芯的螺柱。在“硅内插器”技术下，硅内插器上邻接晶片键合的半导体的表面区域大于其晶片键合的半导体管芯的总表面区域。
“硅内插器”技术的变型称为“硅桥”技术。在“硅桥”技术下，每个待晶片键合的半导体管芯具有其用于设备互连的螺柱，该螺柱沿着半导体管芯的一个或多个指定边缘放置在特定位置。用于电源和接地信号的螺柱可在这些位置之外单独提供。半导体管芯然后被“面朝下”放置在电路板的表面上，使得它们相应的互连螺柱的指定边缘彼此紧邻。电路板中嵌入的是硅衬底(即硅桥)，其提供导体的网络以互连半导体管芯的螺柱。半导体管芯然后被晶片键合到硅桥。以这种方式，与内插器技术不同，硅桥只需要覆盖互连螺柱的紧密附近。在硅桥之外，电路板提供对电源和接地平面的单独接入。
标准组织JEDEC已经颁布了“高标准和低标准”(HBM)标准。在HBM标准下，高带宽存储器设备通过堆叠多达8个DRAM管芯以及可选的具有存储器控制器的基础“逻辑”管芯来实现，它们通过TSV和微凸起互连。在2014年6月14日的存储器论坛上，Highlights of theHigh-Bandwidth Memory(HBM)Standard中公开了HBM标准的基本特征，其可从Nvidia公司获得。在HBM标准下，DRAM芯片提供个完全独立的数据接口(“通道”)，其中每个通道提供类似于传统的DDR总线接口的128位总线接口。HBM通过使用使用TSV技术的内插器晶片将存储器晶片或管芯的堆叠键合到另一个半导体管芯(例如，逻辑电路)来解决引脚引出瓶颈。使用八晶片堆叠，HBM可以将存储器引脚输出增加八倍(例如，128或256个输出信号)。需要大量的硅“基板面”来实施HBM下的数据接口。
发明内容
根据本发明的一个实施例，具有对高带宽、高容量快速存取存储器的嵌入式存取的电子设备包括(a)制造在第一半导体管芯上的存储器电路，其中存储器电路包括多个模块化存储器单元，每个模块化存储器单元具有(i)存储晶体管的三维阵列、和(ii)暴露于第一半导体管芯表面的导体组，该导体组被配置用于传达与存储器单元相关联的控制、地址和数据信号；以及(b)制造在第二半导体管芯上的逻辑电路，其中该逻辑电路还包括导体，每个导体暴露在第二半导体管芯的表面，其中第一半导体管芯和第二半导体管芯被晶片键合，使得暴露在第一半导体管芯的表面的导体每个电连接到暴露在第二半导体管芯的表面的导体中的对应的一个导体。存储晶体管的三维阵列可以由NOR存储器串形成。存储器电路可以至少部分地是准易失性存储器电路，其具有能够进行一百万次或更多次写入-擦除循环的耐久性。晶片键合可以优选使用倒装芯片或倒装晶片技术来实现；可替代地，可以使用其他晶片键合技术，诸如TSV、硅内插器或硅桥技术来代替倒装芯片技术或与倒装芯片技术结合使用。
根据本发明的一个实施例，模块化存储器单元形成在第一半导体管芯的平面衬底上方，并以常规配置放置。常规配置可沿行和列布置存储器单元，使得模块化存储器单元可根据存储器分段方案配置成可(a)由存储器单元单独、(b)逐行、或者(c)逐块独立寻址的存储器分段，其中每个存储器单元块由预定数量的行和预定数量的列内的存储器单元组成。存储器分段可以使用配置单元来实现，该配置单元存储的值配置信号路径，以用于根据存储器分段方案将存储器单元的控制、地址和数据信号连接到它们相应的导线组。可替代地，可以使用反熔丝来设置配置。信号路径可以由互连导体的网络的开关网络(例如传输门)实施。配置单元可以是现场可编程的。
根据本发明的一个实施例，模块化存储器单元与处理数据(例如，纠错和校验位生成)的数据处理电路一起，该数据被存储到模块化单元中或从模块化单元中读取。在一个实施方式中，模块化存储器单元被放置在数据处理电路的相对侧。在一个实施例中，模块化存储器单元被分配给不同的存储器分段，其中每个存储器分段被提供有用于数据处理的数据处理电路的独立部分。
在一个实施例中，存储器电路包括准易失性存储器(QVM)电路。在另一个实施例中，存储器电路可以在同一半导体管芯上包括QVM电路和非易失性存储器(NVM)电路两者。本发明的QVM具有短的读取、擦除和写入延迟，优选地相当于或接近DRAM的读取、擦除和写入延迟，并且具有比传统NAND闪存或3-D NAND闪存大一个或多个数量级的擦除-写入循环耐久性。
根据本发明的一个实施例，逻辑电路中的数据处理电路为提供对于从存储器电路读取的或要存储到存储器电路中的数据的数据处理(例如，纠错和校验位生成)。逻辑电路可以包括定制逻辑电路，诸如微处理器(例如，RISC型处理器或图形处理单元)。此外，逻辑电路可以被提供以下中的一个或多个：工业标准数据接口和现场可编程逻辑设备。
根据一个实施例，存储器电路和逻辑电路都可以被分段，并且它们的资源由分段配对以允许并行计算操作。这种组织在一些应用中提供了很大的优势，诸如逻辑电路上的多处理器系统(例如，多核CPU或GPU)，其中每个处理器与存储器电路、神经网络以及其他人工智能相关电路中的一个或多个相对应的存储器分段配对。这些分段还可以被组织为数据流水线，以实施相关操作的序列，每个相关操作接收由先前操作产生并临时存储在其存储器分段上的输入数据。
根据本发明的一个实施例，模块化存储器阵列可以用作实施为查找表的可编程逻辑电路，
根据本发明的一个实施例，电子设备可以实施存储系统控制器电路，其包括(i)用于管理存储系统(例如，硬盘系统或NAND闪存系统)的存储控制器；以及(ii)用于管理存储系统的闪存的闪存控制器，其中该闪存控制器包括晶片键合到逻辑电路的存储器电路。在一个实施例中，闪存控制器中的逻辑电路包括用于存储器电路的存储器控制器，其可以包括QVM和NVM电路。逻辑电路中的存储器控制器可以具有工业标准数据接口，诸如DRAM接口，使得存储器控制器可以以与DRAM控制器相同的方式被存取。工业标准总线接口也可以是PCI/e接口。存储器控制器还可以实施到NAND闪存电路的接口，以允许NAND闪存与存储系统的QVM高速缓冲存储器交互。
结合附图，通过考虑下面的详细描述，可以更好地理解本发明。
附图说明
图1a示出了半导体管芯360的平面图，其包括由瓦片(tile)的阵列355a和355b构成的存储器电路355，适于本发明的一个实施例。
图1b示出了根据本发明的一个实施例的系统300，其包括使用倒装芯片或倒装晶片技术晶片键合到处理器电路302的QVM电路301。
图1c示出了根据本发明的一个实施例的、适于实施QVM电路301的一部分的、包括64行×32列“核心”瓦片的存储器电路320。
图1d是存储器电路320的一部分的放大图，其中相邻的螺柱324-a-n和324-(a+1)-(n+1)被提供给两个瓦片对之间的位n和(n+1)的相邻局部位线。
图1e示出了根据本发明的一个实施例的在存储器瓦片级的逐瓦片(tile-by-tile)螺柱可编程性和在数据中心级的数据路径选择。
图1f是示出根据本发明一个实施例的螺柱配置的示意图。
图1g示出了根据本发明的一个实施例的存储器电路340，其包括共享数据中心326的核325-1和325-2，适于实施QVM电路301的一部分。
图1h示出了根据本发明的一个实施例的使用“倒装芯片”技术结合硅内插器实施的多管芯配置。
图1i示出了系统380，其中使用倒装芯片和TSV技术两者将多个存储器电路301a至301m晶片键合到处理器电路302。
图2是根据本发明的一个实施例的存储器系统100的框图，其包括形成在半导体衬底上的存储器电路101，该半导体衬底被晶片键合到形成在第二半导体衬底上的控制器电路102。
图3a示出了现有技术中用于存储系统的存储系统200，该存储系统包括具闪存高速缓存存储器203的存储设备204。
图3b示出了根据本发明的一个实施例的存储系统200，其包括被晶片键合到多接口存储器控制器电路209的NVM和QVM电路210。
图3c示出了根据本发明一个实施例的NVM和QVM电路210以及多接口控制器电路209的一个实施方式270。
图4a示出了根据本发明的一个实施例的系统400，其中使用倒装芯片技术将高容量存储器电路401晶片键合到FGPA电路402。
图4b是配置的逻辑表示，其中存储器电路401的QVM部分401b被分段成存储器分段421-1、421-2、……和421-n，这些分段分别通过数据总线423-1、423-2、……和423-n为可编程逻辑(“瓦片单元”)段422-1、422-2、……和422-n服务。
图4c是图4b的配置的变型的逻辑表示，其中瓦片单元分段422-1、422-2、……和422-n也与定制逻辑电路配对。
图4d示出了根据本发明的一个实施例的由图4c的配置实施的神经网络应用，其中每个存储器分段及其相关联的瓦片单元分段和定制逻辑实施神经网络的一个阶段。
图5a示出了在8K×4字节存储器阵列501中实施的可编程逻辑瓦片单元500，其可以直接向嵌入式处理器或类似的逻辑电路提供8位输出数据。
图5b示出了存储器电路中的可编程逻辑瓦片单元501a和501b，其被配置为提供以制造16K×4字节存储器阵列。
图5c示出了根据本发明的一个实施例的具有用于算术和逻辑运算的相关联的算术逻辑单元575的模块化存储器分段570。
图6a、6b、6c和6d示出了根据本发明的一个实施例在与两个其他电路晶片键合的QVM电路中使用穿孔(through vias)。
图7a示出了在两个键合晶片之间提供倒装芯片螺柱连接的一种方式。
图7b示出了使用半导体管芯711的横截面的TSV技术。
图7c示出了允许从互连螺柱或TSV故障中恢复的路由方案。
图7d示出了来自图7c的布线方案的扩展布线方案，其通过提供附加的一行传输门和附加的公共导体来为每个键合焊盘行中的任何两个故障提供恢复。
为了表示清楚并允许附图之间的交叉引用，附图中相似的元件被赋予相似的附图标记。
具体实施方式
通过使用晶片键合或管芯键合技术将制造在一个半导体管芯(例如，3-DNOR非存储器芯片)上的存储器电路与形成在第二半导体管芯上的复杂逻辑电路(例如，存储器控制器、一个或多个多核CPU、现场可编程逻辑电路或神经网络)组合，形成本发明的强大电子设备。优选地，存储器电路包括以常规方式放置的一个或多个可寻址模块化结构的常规阵列或存储器单元的构建块(“瓦片”)。模块化允许存储器电路被分段成可独立寻址的存储器分段。举例来说，根据需要，可通过配置瓦片组以形成存储器分段来实现期望大小的存储器分段(例如，一行32个瓦片)。
当存储器电路是非临时申请中公开的高容量和快速存取存储器电路之一时，本发明特别有利。其中公开的一些存储器阵列可以被配置为具有长的数据保持时间(例如，几十年)的非易失性存储器(NVM)电路。非临时申请还公开了准易失性存储器(QVM)电路的示例，其具有更短的数据保持时间(例如，高达几十分钟)，但是更快速的存取时间(例如，小于100纳秒)。由于它们的快速存取时间，这种QVM存储电路可以用作运行时存储器，与DRAM相当。非临时申请的NVM和QVM可被组织为NOR存储器串，其有助于显著快于传统NAND闪存串的读取数据存取时间。例如，非临时申请I中公开的NVM和QVM存储器可以在大约100纳秒内读取，而NAND闪存阵列为50微秒。此外，虽然传统的非易失性存储器单元可以具有小于100，000个写入-擦除周期的耐久性，但是非临时申请的QVM电路的薄膜存储晶体管具有超过109-1010个11个写入-擦除周期的耐久性，提供了对磨损退化的高耐受性。因此，QVM比NVM更适合存储器高速缓存应用，在这种应用中，高擦除/写入周期计数可能会迅速超过NVM相对较低的耐久性极限。
当用作运行时存储器时，QVM电路比DRAM电路需要更少的刷新频率。作为3-D NOR存储器阵列，QVM电路比DRAM具有更高的容量和更低的成本。因此，凭借其快速存取和高耐久性，QVM比NVM更适合用于存储器高速缓存应用，在这些应用中，高擦除/写入周期数可能会迅速超过NVM相对较低的耐久性极限。可以将QVM和NVM存储器阵列配置在同一个存储器芯片上。此外，这种NVM和QVM电路每个都可以是多态的(即，在每个存储器单元中可以表示存储一个以上的数据位)。
如这里所讨论的，QVM电路是需要刷新的动态存储器。然而，与DRAM相比，本发明的QVM电路具有很小的存储电荷泄漏，因此在所需的刷新率下，它比同等容量的DRAM的刷新率低得多，因此QVM电路的功率较低。
在非临时申请中公开的存储器电路的优点包括高容量和快速存取。在其中的一些实施例中，这样的存储器电路可以用作非易失性存储器(NVM)，因为长的数据保持时间(例如，几十年)；在其他实施例中，一些存储器(“准易失性存储器”或QVM)可以用作运行时存储器——类似于DRAM——因为其快速的存取时间。本发明的NVM和QVM存储器可以被构造为薄膜存储晶体管串的三维NOR存储器串，这提供了比传统的NAND闪存阵列快得多的读取数据存取时间。例如，非临时申请I中公开的NVM和QVM存储器可以在大约100纳秒内读取，而NAND闪存阵列为50微秒。
与DRAM相比，QVM泄漏的存储电荷要少得多，因此QVM的刷新率比DRAM要低，因此QVM的工作功率明显低于DRAM。虽然传统的DRAM以毫秒范围刷新(例如，在DDR2下为64毫秒)，但是QVM可能需要以分钟范围刷新(例如，每10分钟一次)。由于它们的三维组织(即，存储器阵列的堆叠)，例如，如在非临时申请I中所示，QVM电路比DRAM具有更高的容量和更低的成本。
使用倒装芯片或倒装晶片技术，可以在连接一个半导体管芯中的存储器电路和另一个半导体管芯的逻辑电路之间的导电柱或螺柱上、跨晶片键合的半导体管芯驱动信号。由于通过螺柱的连接电容相对较低，因此这些连接具有低功率和低延迟的特点。没有传统输入/输出电路的限制，可以在每个半导体管芯的表面上提供大量的螺柱(例如，至少数万个)，基本均匀地分布在晶片键合的表面区域上。根据本发明，存储器电路和逻辑电路之间的接口避开了现有技术的封装引脚限制，允许可能成千上万位或更多位跨半导体管芯同时传输。因此，本发明的电子设备具有大的嵌入式高带宽的优点，非常类似于内部数据高速公路，其对于高度分布的高容量存储器具有数万或更多的电连接通道。
一般来说，QVM电路中可用的高容量、快速存取时间和高耐久性，加上通过将这种QVM电路晶片键合到处理器电路提供的高带宽，使得具有高容量存储器的强大电子设备能够有效地用作大的嵌入式存储器，尽管事实上QVM电路物理上驻留在不同的晶片或管芯上，而不是嵌入在其上形成处理器电路的半导体管芯内。本发明在许多应用中实施或提供了显著的优势，包括例如人工智能。本发明的电子设备被显示为提供比具有可比存储器存取时间的传统的基于DRAM的冯-诺依曼架构处理器系统更高的带宽和更低的功率。
图1a示出了半导体管芯360的平面图，该半导体管芯360包括存储器电路355，该存储器电路355由这里称为瓦片的构建块组成。在这里的描述中，每个瓦片可以被配置为被单独和独立地寻址(“特定于瓦片的基础”)。根据用户的选择，更大的存储器分段(例如，一行切片或二维切片块)可以被创建并被配置为一起寻址(例如，“特定行”寻址或“特定核心”寻址)。在任何这些组织中，可寻址单元可以被称为“库(bank)”，使得寻址方案可以被描述为“库特定的”。图1a示出了被划分为两个核心355a和355b的存储器电路355，在这种情况下，每个核心是32行×32列的瓦片阵列。核心355a和355b共享本地数据中心356，其中可以提供用于数据选择和用于连接到支持电路的电路。支持电路的示例包括纠错编码器和解码器、地址解码器、电源、校验位生成器、读出放大器和其它用于存储器操作的电路。支持电路可以形成在平面半导体衬底中。在一个实施例中，每个瓦片的薄膜存储晶体管的支持电路被提供用于瓦片下面的半导体衬底部分的模块化。在图1a中，用于信号分发的模拟和全局驱动器电路357形成在半导体管芯360的一端，用于存取存储器电路355的I/O缓冲器电路358形成在半导体管芯360的另一端。提供I/O缓冲器358，用于在不通过螺柱接入时向外部电路发送信号和从外部电路接收信号。如下所述，瓦片被模块化设计，以包括在不受I/O缓冲器358限制的情况下，通过螺柱与晶片键合的逻辑电路交换接收数据和地址信号的螺柱。图1a还示出了瓦片361，其包括3-D NOR存储器阵列，其中每个组成NOR存储器串中的薄膜晶体管沿着平行于平面半导体衬底的方向形成。图1a示出了位线和全局字线正交延伸，其中局部字线从每个全局字线分支，并沿着垂直于平面半导体衬底的正交方向延伸。如上所述，每个三3-D存储器阵列的读出放大器形成在下面的单晶硅衬底中，并提供数据线来传递输出数据。
虽然图1a的实施例中的QVM(和非易失性存储器，如果存在的话)电路由驻留在存储器管芯本身上的所有控制、读出、功率、输入/输出和其他存储器相关功能形成，但是在一些其他实施例中，这些功能中的一些可以物理地驻留在处理器电路管芯上。例如，DDR3/DDR4或PCIe或其他高速数据接口，或编程或擦除QVM存储器所需的高压晶体管，可能需要模拟或高速数字晶体管和逻辑电路，这些晶体管和逻辑电路在工艺上与构成QVM的3-DNOR存储器阵列的制造中遇到的热预算不兼容。因此，这些电路最好放置在晶片键合的逻辑或处理器管芯上。同样的考虑可以应用于其他电路，诸如纠错电路、算术逻辑单元电路、异或电路、控制电路和状态机。事实上，这种电路可以由多个QVM或NVM管芯共享，因此，当从处理器芯片通过螺柱连接器连接到每个单独的QVM芯片时，这种电路在系统级是最具成本效的。
图1b示出了根据本发明的一个实施例的系统300，其包括使用倒装芯片或倒装晶片技术晶片键合到处理器电路302的QVM电路301。如图1b所示，QVM电路301和处理器电路302在它们之间具有用于两个存储器总线303a和303b的连接螺柱，每个存储器总线能够每存储器循环传输2048字节(即2KB)的数据以及必要的地址、校验位和控制信号。分别在数据中心304a和304b中处理或准备通过存储器总线303a和303b传输的数据，每个总线包括接近20，000个铜连接螺柱。数据中心304a和304b还可以包括存储器控制器，以控制QVM电路301中的存储器操作。计算引擎305，诸如单核或多核CPU(例如，诸如ARM的RISC型处理器或图形处理器)对从QVM电路301检索的数据或要写入QVM电路301的数据进行操作。存储器总线303a和303b上每个存储器循环4KB(即4096字节)的高带宽极大地缓解了“冯·诺依曼瓶颈”这一重大传统问题。利用两个存储器总线303a和303b，可以同时执行读取和写回操作，这对于从存储器中读取、处理和写回大量数据(例如，渲染视频数据)的应用非常有益。在系统300中，处理器电路302还可以包括用于特定应用的定制硬件(例如，AI模块306)。例如，对于人工智能应用，AI模块306可以包括神经网络电路。
QVM电路301可以多种方式配置。例如，图1c示出了根据本发明的一个实施例的、适于实施QVM电路301的一部分的、包括64行乘32列瓦片“核心”的存储器电路320。如图1c所示，行63包括瓦片321-63-0至321-63-31，行0包括瓦片321-0-0至321-0-31。在这个实施例中，每个瓦片代表可独立寻址的3-D NOR存储器阵列，该阵列由字线、位线和一个堆叠在另一个之上的多个存储器层组成。在该实施例中，每个瓦片接收并输出536位数据，该数据适于实施512个数据位和24个校验位，或者纠错编码的536位码字。在每个瓦片中提供536个读出放大器，以在536条全局位线上输出536位输出数据，这些全局位线在每列瓦片中复用。536条全局位线(例如，全局位线322-0至322-535)由每列中的64个瓦片共享，垂直延伸以连接到数据中心323。在该实施例中，每个瓦片设置有536个螺柱，以允许从晶片键合的半导体管芯经由位线并行接入该瓦片的NOR存储器串的薄膜存储晶体管。
因此，存储器电路320提供2048字节的数据以及768个校验位、或错误编码码字中2048字节的数据。如图1c所示，相邻行中的相邻瓦片(例如，行62和63中的相邻瓦片)形成瓦片对，每个瓦片对由背靠背放置的两个瓦片组成(即，每个瓦片是另一个的镜像)。为要存储的或要从瓦片输出的每个位提供一条局部位线，并且在两条局部位线之间共享一个螺柱。例如，行63的瓦片321-63-0设置有螺柱324-63-0至324-63-257，行62的瓦片321-62-0设置有螺柱324-62-0至324-62-257。可选地，如图1b所示，数据中心304a和304b可以提供数据中心323的全部或至少一些功能。
应当理解，尽管实施例图1b中的存储器电路被描述为QVM电路301，但是这种指定仅仅是为了说明的目的。例如，图1a的存储器可以具有非易失性存储器部分。在一个实施例中，存储器电路中的选择的瓦片是NVM，而其它瓦片形成QVM电路301。在这点上，根据本发明的用于连接存储器电路和处理器电路的螺柱的晶片键合或管芯键合配置，包括下面为QVM公开的可编程连接，同样适于诸如DRAM、相变存储器(例如，3-D XPoint存储器)、自旋转移矩(STT)存储器设备、电阻随机存取存储器(RRAM)或铁电随机存取存储器(FeRAM)的存储器电路。
图1d是两个瓦片对之间的位n和(n+1)的相邻局部位线的相邻螺柱324-a-n和324-(a+1)-(n+1)的放大图。在一个实施例中，每个螺柱可以大约1μm宽或更小。
如上所述，螺柱可以被配置为由行中的所有瓦片同时寻址或逐瓦片寻址。图1e示出了根据本发明的一个实施例的在存储器瓦片级的逐瓦片螺柱可编程性和在数据中心级的数据路径选择。图1e示出了分别在具有瓦片350-n-0、350-n-1、…350-n-31的存储器瓦片行n以及具有瓦片350-(n+1)-0、350-(n+1)-1、…350-(n+1)-31的行(n+1)处的螺柱。在每个瓦片的读出放大器行的I/O处，每个瓦片中的螺柱从每个瓦片的寻址存储器单元驱动或接收到每个瓦片的寻址存储器单元中。因此，所需的驱动器仅仅是片上逻辑门之间的驱动器，其比传统I/O焊盘所需的驱动器小得多，诸如在HBM的每个通道的接口处所需的驱动器。此外，在本发明的一个实施例中，每行的瓦片可以被配置为逐瓦片寻址，在这种情况下，例如，每个瓦片的512位数据(具有纠错编码或校验位的536位)可以被直接驱动到数据中心(例如，数据中心304a或304b)处的512位(536位)数据总线351-a或351-b上，或者从数据中心(例如，数据中心304a或304b)处的512位(536位)数据总线351-a或351-b接收。可替代地，在一个实施例中，选择逻辑可以被配置为允许为数据总线351a或351b中的每一个选择数据路径。在该配置中，在每一行瓦片处，可以选择32条数据路径中的一条，以将32个536位数据中的一个从其瓦片引导到数据总线351a或351b。用于逐瓦片寻址或数据路径寻址的配置可以使用例如反熔丝或通过传输门网络来实现，每个传输门由保存配置位的配置单元(例如，一位存储器单元)控制。通过允许用户对配置单元进行写存取，可以使螺柱可现场编程。可替代地，可以在制造期间使用掩模层来实现编程。
组织和编程螺柱结构的灵活性允许在存储器和逻辑设备之间配置多条数据路径，从而可以同时进行多个存储器存取，从而提供重叠操作。此外，可以在任何结构中组织连接和螺柱布线。例如，任何瓦片组的输入和输出信号不限于被组织为确定宽度的总线结构，被复用以用于在瓦片之间共享，或者共享任何公共信令方案(例如，共享地址和数据约定)。对在逻辑电路和存储器电路之间可以通信的数据格式或数据类型没有限制，因此基本上存在具有非常高带宽的任意大的连接性。
图1f是示出根据本发明一个实施例的螺柱配置的示意图。如图1f所示，传输门网络373允许信号到螺柱的互连，允许用户指定的信号通过螺柱引入并连接到存储器电路中的信号阵列中。配置逻辑372允许分别为输入和输出(例如，来自读出放大器的I/O线)信号配置螺柱的部分。此外，可以提供配置单元370来设置存储器瓦片的各种组织之一(例如，片特定的、行特定的、库特定的或核心特定的寻址，见下文)。其他组织和可编程单元(例如，多个瓦片可以被逻辑组合以创建更大的可寻址存储器单元)也是可能的。所配置的存储器组织因此可以以期望的方式响应地址信号。
图1f中所示的配置方案可以在存储器电路301和逻辑电路302上提供，以便允许任何输入或输出控制信号、数据信号或地址信号根据需要在两个电路之间路由。
图1g示出了根据本发明的一个实施例的存储器电路340，其包括共享数据中心326的核心325-1和325-2，适于实施QVM电路301的一部分。在存储器电路340中，每个核心325-1和325-2可以是64行×32列的瓦片的核心，如图1c的存储器电路320中的核心。数据中心326可以类似于图1c的数据中心323来设置，除了数据中心326在两个存储器阵列之间共享，每个存储器阵列具有64×32个瓦片。在这种配置中，对2K字节数据的存取可以在100纳秒或更短的时间内从每个存储器阵列传递到一行瓦片的螺柱。由于核心325-1和325-2可以被同时接入，4K字节的数据可以每100纳秒或更少被传递。在一些实施例中，存储器电路340的核心325-1和325-2形成两个库。
图1h示出了根据本发明的一个实施例的使用“倒装芯片”技术结合硅内插器实施的多管芯配置。如图1h所示，使用例如“倒装芯片”技术将多个半导体管芯392、393、394、395和396分别晶片键合到硅内插器391，这提供了通过硅内插器391的螺柱来互连半导体管芯中的螺柱的导体的网络。(硅内插器391中的互连网络通过其自身暴露在其表面上的螺柱与半导体管芯中的螺柱连接)。在一个实施例中，半导体管芯396是存储器电路，而半导体管芯392-395每个都是逻辑电路(例如，每个都包括RISC型处理器)。在这种配置中，每个逻辑电路可以设置为接入高带宽、高容量的存储器。在另一个实施例中，半导体管芯396是逻辑电路(例如，包括RISC型处理器)，而半导体管芯392-395各自是存储器电路。在这种配置中，逻辑电路设置为接入多个高带宽、高容量存储器电路，形成具有“巨型嵌入式存储器”的计算设备。当然，半导体管芯392-396可以是针对特定应用优化的存储器和逻辑电路的任意组合。例如，半导体管芯392-396中的一个可以包括管理其他半导体管芯中的存储器电路的配置的存储器控制器。
图1i示出了系统380，其中使用倒装芯片和TSV技术两者将多个存储器电路301a至301m晶片键合到处理器电路302。以这种方式，处理器电路302中的一个或多个处理器可以使用更高容量的嵌入式存储器。当然，在系统380中，只有顶部存储器电路(即，存储器电路301a)可以键合到处理器电路302，以享受高容量、高带宽和对存储器电路301a的快速存取的优点。其他存储器电路301b至301m通过TSV技术连接并通过总线结构存取。
无论是通过互连螺柱还是通过TSV，当两个半导体管芯连接时，由于各种原因导致的连接缺失都是可能的。这种类型的故障非常昂贵，因为晶片键合是在两个键合的半导体管芯上的电路完全制造之后进行的。本发明提供了允许从这种故障中恢复的路由方案。路由方案如图7(c)所示。图7(c)分别示出了半导体管芯723和724上的键合焊盘的行721和722，它们将根据上述方式进行晶片键合。在图7(c)中，行721中的键合焊盘被标记为721-1、721-2、……、721-n。同样，行721中的键合焊盘被标记为721-1、721-2、……、721-n。此外，在行721和722中分别提供备用键合焊盘721-s和722-s。每个键合焊盘都与互连螺柱或TSV相关联。键合焊盘721-1至721-n和备用键合焊盘721-s每个都通过相对应的一个开关725(例如，每个都是传输门，在图7(c)中标记为传输门725-1、725-2、……、725-n和725-s)连接到公共导体(“总线”)727。同样，键合焊盘722-1至722-n和备用键合焊盘722-s每个都通过相对应的一个开关726(例如，每个都是传输门，在图7(c)中标记为传输门72g-1、726-2、……、726-n和726-s)连接到公共导体728。
如果互连螺柱或TSV中的一个失效，例如，由于任何原因与键合焊盘721-2相关联的互连螺柱或TSV失效，则相对应的传输门725-2和725-s以及传输门726-2和726-s(即，它们在半导体管芯724上的对应部分)分别导通以将键合焊盘725-2和726-2短接到备用键合焊盘725-s和726-s。如果与键合焊盘721-s和722-s相关联的互连螺柱或TSV起作用，则它们提供了从与键合焊盘721-2或722-2相关联的互连螺柱或TSV的故障中恢复的替代信号路径。
图7(c)所示的方案允许恢复每个键合焊盘行中的单个互连螺柱或TSV失效。图7(d)示出了扩展方案，其通过提供附加的传输门行和附加的公共导体，为每个键合焊盘行中的任何两个故障提供了恢复。在图7(d)中，开关和公共导体732的行732提供了从与行731中的任何一个键合焊盘相关联的单个故障中恢复的替代路由，并且开关733的附加行733和公共导体735提供了从与行731中的附加的一个键合焊盘相关联的附加故障中恢复的附加替代路由。
图2是根据本发明的一个实施例的存储器系统100的框图，其包括形成在半导体衬底上的存储器电路101，该存储器电路101通过晶片键合接合到形成在第二半导体衬底上的控制器电路102。如图2所示，存储器电路101包括被组织为库103-0、103-1、……、103-n和103-(n+1)的存储器阵列。控制逻辑电路104-0、104-1、……、104-n和104-(n+1)分别与库103-0、103-1、……、103-n和103-(n+1)相关联，以提供控制功能，例如用于读取、写入和擦除操作序列的地址解码和定时控制。从库读取和要写入到库的数据分别驻留在内部数据总线106和107上。根据需要，输入/输出电路105a将数据从数据总线106引导到存储器总线110上，或者将数据从存储器总线110引导到数据总线107。存储器总线110可以由跨存储器电路101和控制器电路102之间的晶片键合的多个连接器螺柱提供。这些螺柱可以由例如金属铜形成。控制逻辑电路104-0、104-1、……、104-n和104-(n+1)以及输入/输出电路105a的操作由控制信号109控制，控制信号109也从控制器电路102中的状态机108通过跨存储器电路102和控制器电路102之间的晶片键合的螺柱驱动。
在控制器电路102中，输入/输出电路105b以与存储器电路101中的输入/输出电路105a协作的方式操作，以协调跨存储器总线110的螺柱的信号流。在该示例中，存储器总线110每个总线循环容纳64个数据位。图2示出了控制器电路102包括状态机108、数据处理电路(“数据中心”)109和外部接口111。外部接口111可以是例如符合工业标准的存储器总线，例如DDR4、DDR5和PCIe。仅出于说明的目的，数据中心109包括总线112以用于通过外部接口111进行通信，该总线112容纳两个256位的数据页以及多个地址和命令位。为了将从外部总线111接收的数据写入存储器电路101，数据中心109将传入数据编码成多个纠错码位(例如，根据512位传入数据的536位)。在图2中，每个总线循环通过存储器总线110传达64个数据位。图2中未示出的其他功能可以在数据中心109中执行。例如，在通过外部总线111发送到主机设备之前，从存储器电路101接收的数据可以根据检索到的纠错码进行纠错。
图2的存储器系统100的方法可以扩展到其他应用，诸如存储系统控制器。图3a示出了现有技术中的存储系统200，该存储系统包括具有闪存高速缓存存储器203的存储设备204。如图3a所示，存储系统200包括存储控制电路201，其控制具有闪存高速缓存存储器203的存储设备204的操作。典型地，闪速高速缓冲存储器203包括NAND存储器串的多个闪速存储器阵列，其操作由存储控制器207通过NAND接口控制，存储控制器207也控制存储设备204。典型地，存储控制电路201还包括(i)存储接口205，其通过存储接口211(图2a)与主机设备接口，以及(ii)存储器控制器206，其提供对快速运行时存储器系统(例如DRAM(DRAM)202)的存取。
典型地，当通过存储接口211从主机设备接收数据(“写入数据”)时，或者当存储控制器207从闪存高速缓存存储器203或存储设备204读取数据(“读取数据”)时，数据被放置在DRAM 202中。中央处理单元(CPU)208在管理对存储设备204和闪存高速缓存存储器203的读取和写存取以及维护高速缓存并发性方面的作用对于本领域普通技术人员来说是众所周知的。此外，CPU 208还管理擦除、损耗均衡和转换表定位器操作，这也是本领域普通技术人员所公知的
非临时申请的QVM和NVM存储器的高容量和快速存取时间，以及QVM的高耐久性，连同使用晶片键合可实现的高带宽，使得本发明的新应用成为可能。图3b示出了根据本发明的一个实施例的存储系统200，其包括与多接口控制器电路209晶片键合的NVM和QVM电路210。
在图3b中，NVM和QVM电路210可以形成在相同的半导体管芯上或者不同的半导体管芯上。NVM和QVM电路210到多接口控制器电路209的晶片键合可以优选地使用倒装芯片技术来实现。然而，使用任何TSV、硅内插器或硅桥技术的任何多管芯配置也是可能的。在存储系统200中，NVM和QVM电路210以及多接口控制器电路209取代了图2a的DRAM 202，因为QVM电路可以以比DRAM更低的成本提供更高的容量，并且需要更少的功率。在与存储控制器207相关的存储系统200中，多接口控制器电路209可以充当NAND控制器，以更有效地管理闪存高速缓存存储器203，因为转换表、目录、文件分配表(FAT)和日志文件可以存储在NVM电路或QVM电路中。多接口控制器电路209可以高效地且同时地存取NVM和QVM电路210以及闪存高速缓存存储器203。更高的容量允许更大的转换表，而对闪存高速缓存存储器203的快速存取允许更有效的闪存管理操作(例如，“提前擦除”)，这在现有技术的存储系统200中是不可能的。此外，多接口控制器电路209可以为了“热文件”监控闪存高速缓存存储器203，该“热文件”可以被移动到NVM电路中以允许更快速的存取并减少对闪存高速缓存存储器203的存取，从而提高耐久性。其他功能，诸如为所有NVM和QVM电路以及硬盘系统204生成纠错码，也可以在多接口控制器电路209中执行。
图3c示出了根据本发明一个实施例的NVM和QVM电路210以及多接口控制器电路209的一个实施方式270。如图3c所示，多接口控制器209包括用于控制闪存高速缓存存储器203的NAND接口251、DRAM接口261(例如，符合DDR3或DDR4标准的数据总线)以及分别对应于NVM和QVM电路210的NVM和QVM部分的NVM电路210a和QVM电路210b。在实施方式270中，由于NVM和QVM电路210被晶片键合到多接口控制器电路209，所以到NVM电路210a和QVM电路210b的接口由半导体管芯中提供的螺柱实施。一个或多个精简指令集(RISC)型处理器提供多接口控制器电路209的操作控制。如图3c所示，实施方式270包括DMA控制器253，用于协调NVM电路210、QVM电路210b和闪存高速缓存存储器203之间的数据读写。要通过DRAM接口261发送或接收的地址和数据可以在地址/数据缓冲电路257中缓冲。此外，提供校验位生成电路256和纠错码电路255来执行传统的数据完整性功能。可以从参考生成器254提供定时信号。
RISC型处理器252管理存储控制器功能，诸如转换表和高速缓存表。此外，多接口控制器电路209也可以参与管理存储设备204(见图3b)。例如，当通过存储接口控制器205(图3b)接收到对存储系统203的写入操作的写入命令时，分配QVM电路210b中的缓冲器。写入数据与从校验位生成电路256生成的校验位一起被加载到QVM 210b中的缓冲器中。如果使用工业标准的FAT格式，数据以块的形式在指定位置发送到存储系统204。针对文件的高速缓存副本，校验闪存高速缓存存储器203和NVM电路210a。然后，通过启动并行写入来更新这种高速缓存副本，以便维持高速缓存一致性。为每个文件维护一个存取频率，以实施损耗均衡和其他目的。可以实施合适的文件重定位策略。
类似地，当通过存储接口211接收到对存储设备204的读取命令时，在QVM电路210b中分配缓冲器空间。如果所请求文件的副本存在于闪存高速缓存存储器203中，则不启动对存储设备204的存取。NVM电路210a中的高速缓存转换表识别文件在闪存高速缓存存储器203中的位置。如果需要，在纠错和生成校验位之后，所请求的文件然后被读取到QVM电路210b。如果没有高速缓存副本，则解析NVM电路210a中该文件的FAT表条目，以在缓冲器空间的一部分中创建分散收集列表。存储控制器207从存储设备204获取数据，并通过DRAM接口251提供读取的数据。地址/数据缓冲电路257在纠错之后，将数据连同生成的校验位一起放入QVM电路210b中分配的缓冲器空间。一旦数据在QVM电路210b中，DMA控制器253通过存储接口211协调数据传输(图3b)。
如上所述，QVM电路210a可能具有需要刷新操作(例如，每10分钟)的数据保持时间。在一个实施例中，QVM电路210b被划分为刷新区。当数据被传输到刷新区时，在刷新表中标记一个“有效位”，以用于要定期刷新的刷新区。当数据被传输出刷新区时，其相对应的“有效位”被复位，这将停止该刷新区中的刷新操作。这种刷新方案在许多应用中特别有利，诸如如下应用：使用QVM电路作为临时或暂时存储，以用于从磁盘系统或NVM存储设备读取或向其写入操作、以及用于接收数据或将数据传输到服务器DRAM。当临时或暂时操作完成时，无需刷新该存储器部分中的分配空间。此外，在非常活跃的使用中(例如，当文件被快速移动时)，使得暂时操作的数据在QVM存储器中停留的时间不会超过刷新间隔，因此不需要刷新。在数据流应用中，可能只触发极少量的刷新，这导致低功率操作和更高的性能。
本发明的其他实施例适于现场可编程逻辑设备，诸如现场可编程门阵列(FPGA)。在本描述中，虽然FPGA被用作说明性目的的示例，但是应当理解，相同的原理实际上适于所有现场可编程逻辑设备。FPGA通常在逻辑工艺下制造，这通常与在同一半导体衬底上形成大容量或高性能存储器电路兼容。因此，FPGA设计通常既不包括非易失性存储器，也不包括DRAM电路。FPGA电路上的存储器资源通常由快速静态随机存取存储器(SARM)提供。由于SARM电路是易失性的，FPGA电路必须在从外部电路(通常从非易失性存储器电路)上电时配置。通常通过串行接口提供的用于传输FPGA电路的配置数据的带宽是造成FPGA电路在上电复位期间正常工作的长延迟的瓶颈。
FPGA电路通常在同一半导体管芯上包括其他专用定制逻辑电路，诸如工业标准数据接口(例如，PCIe、DDR3/4和其他接口)、以太网单元、处理器核心和神经网络。
对于使用FPGA电路的设计人员来说，一个长期存在的需求是高容量、高带宽存储器的可用性。本发明通过利用螺柱上的高带宽、低功率数据传输，将高容量存储器电路(例如，在非临时申请中描述的那些)与FPGA电路进行晶片键合，解决了这一长期以来的需求。图4a示出了根据本发明的一个实施例的系统400，其中使用倒装芯片技术将高容量存储器电路401晶片键合到FPGA电路402。
在存储器电路401中，部分401a实施NVM电路，而部分401b实施QVM电路。虽然图4a将存储器电路401示出为包括QVM电路和NVM电路两者，但是其他实施例可以将QVM电路和NVM电路分别设置在单独的半导体管芯上，使用例如任何TSV、硅内插器或硅桥技术或者这些技术的组合进行晶片键合。在系统400中，来自NVM部分401a和QVM部分401b的数据通过数据总线403和404传达到FPGA电路402，该数据总线403和404由晶片键合的螺柱实施。通过数据总线403和404的数据传输由在FPGA电路402上实施的NVM数据中心408和QVM数据中心409控制。FPGA电路402包括可编程逻辑电路407a和相对应的配置电路407b，以及定制逻辑405和406。例如，定制逻辑电路405可以是工业标准数据接口(例如，PCIe)，而定制逻辑电路406可以是一个或多个RISC类型或图形类型的处理器核心，或算术逻辑单元(ALU)。
在FPGA电路402上提供数据中心408和409允许在许多配置和应用中有利的灵活性。例如，FPGA电路402可以被配置成实施许多功能，这些功能可以具有存储器要求或者具有彼此独立的使用模式。例如，可以通过将存储器电路401中的存储器配置成双端口分段来满足该应用，该双端口分段可以允许在每个分段中独立于其他分段进行读取和写回操作。允许存储器电路4012以灵活的方式根据FPGA电路40配置使能够提高效率或使许多应用成为可能。例如，分段处理为网络等应用提供了优势。此外，除了移动计算所需的大量数据(“数据集”)之外，数据集可以存储在不同的数据分段中，并被交换以进行处理，从而利用快速上下文切换。此外，存储器分段可以被配置成适于流水线应用的一个或多个先进先出(FIFO)段。
(注意，尽管图4a使用FPGA电路作为示例，但是这里针对FPGA电路402描述的原理可应用于其他应用，例如以这种方式连接到存储器电路401的专用控制器)。
图4b是一配置的逻辑表示，其中存储器电路401的QVM部分401b被分段成存储器分段421-1、421-2、……和421-n，这些分段分别通过数据总线423-1、423-2、……和423-n为相对应的可编程逻辑段(“瓦片单元”)422-1、422-2、……和422-n服务。在图4b中，数据总线423-1、423-2、……和423-n每个由存储器电路401和FGPA电路402之间的晶片接合中的螺柱提供。QVM部分401b可以是模块化设计，使得相邻的段可以被组合以形成用于需要附加存储器资源的应用的更大的分段。分段方法消除了使用复杂电路(例如，DMA或数据连接中心)进行数据传输的需要，该复杂电路需要分配缓冲存储器和可能导致大量延迟的其他电路。根据本发明的一个实施例，QVM(或NVM)存储器421-1至421-n可以部分地通过提供与每个存储器分段相关联的专用控制和读出逻辑电路来分段，从而使得每个存储器分段半自主。当在分段的存储层之下或之上实施时，这种控制和读出电路是最有效的。在分段方法下，分配给存储器分段的螺柱可用的带宽仅专用于该分段，并且不需要缓冲。分段设计在诸如神经网络的应用中提供了巨大的优势，在这些应用中，同时操作的大量处理器需要频繁地获取和写入数据。例如，可以使用类似于图1f所示的配置方案来配置分段。
允许逻辑设备和存储器设备之间的多个并行电连接的分段方法提供了许多以前不可能的存储器使用方案。例如，通过将存储器划分为逻辑连接的较小块，用户可以将存储器用作双端口设备。在该使用方案中，当写入跨越两个或更多个小块的数据量时，在写入第一个小块之后，并且当系统将剩余数据写入下一个小块时，第一个块可用于读取。这种分段方法允许在所有数据被读取之前启动读取操作。允许读取操作的启动与正在传输的其余数据块上的写入操作重叠节省时间。在一些DMA操作中，这种能力导致非常高的突发速率。在现有技术中，在大型传输(例如，10GB)中，一些系统使用SARM用于突发，或者等待传输完成后才开始高速传输出空间。突发能力可以节省成本，并在传输的一侧完成之前支持高速分组传输。
图4c是图4b的配置的变型的逻辑表示，其中瓦片单元分段422-1、422-2、……和422-n也与定制逻辑电路配对。在图4c中，可以看到定制逻辑电路424-2、423-3、……和424-(n-1)与瓦片单元分段422-2、……和422-(n-1)一起操作。这种定制逻辑电路可以包括，例如，RISC型处理器和图形处理单元。在一些实施例中，存储器分段之一可以用作定制逻辑电路处理器的代码存储。将存储器电路401划分成存储器分段的方法可以优化许多应用。例如，图4d示出了根据本发明的一个实施例的由图4c的配置实施的神经网络应用，其中每个存储器分段及其相关联的可编程逻辑瓦片单元分段与其定制逻辑一起实施神经网络中的一个阶段。
在本发明中，基于处理器的设备(例如，图3a的电子设备)和基于FPGA的设备(例如，图4a的电子设备)两者对于实施以计算和存储器两者为中心的应用都具有很大的优势。分段方法允许使用多个处理器(例如，RISC核心)利用对高容量存储器的高带宽存取进行并行操作。可替代地，存储器分段可以被配置为流水线的阶段，以用于由多个处理器同时处理，每个处理器针对特定的阶段进行优化，如图4d所示。由于可由处理单元存取的存储器的高带宽，可以预期非常高的吞吐量，因为计算的每个阶段的临时结果可用于下一阶段，而没有由存储器带宽限制导致的延迟。
由本发明提供的存储器和FPGA电路的倒装芯片晶片键合组合的具有快速上电的优点，因为FPGA电路可以从存储器芯片401的NVM部分401a通过高带宽接口在上电时被快速配置。高带宽接口允许并行设置配置位以用于快速配置，以允许配置的可编程逻辑在上电后立即就绪。在一些实施例中，配置逻辑的一部分可以随后被配置用于功能操作。在存储器401中具有n个NVM部分还能够在运行时使能动态配置，这在现有技术中是一个困难的操作，如果不是不可能的话。
现场编程逻辑设备(例如，FPGA)可以实施为存储器电路中的查找表。在该实施方式中，数据输入被用作存储器电路的地址，并且对应于数据输入的逻辑功能被存储在被寻址的位置。因此，例如，可编程逻辑(例如，图4c的瓦片单元)可以被实施为存储器电路(例如，图4a的存储器电路401)，其中其输出被提供在存储器电路和晶片键合的逻辑电路之间的螺柱上已用于处理。图5a示出了在8K×4字节存储器阵列501中实施的可编程逻辑瓦片单元500，其可以直接向嵌入式8位处理器或类似的逻辑电路提供8位输出数据。在这个示例中，由地址位在复用器502中选择8位输出数据，并由3态驱动器503(或直接驱动器)输出。
利用合适的模块化设计，多个可编程逻辑单元可以被配置成形成更大的可编程逻辑电路。例如，图5b示出了存储器电路中的可编程逻辑瓦片单元501a和501b，其被配置为提供16K×4字节的存储器阵列。
为了在存储器中实施可编程逻辑，必须提供可配置逻辑，以允许配置输入信号、输出信号和地址信号。这种可配置逻辑可以通过由配置单元编程的传输门来实施。
在某些情况下，允许在模块化存储器分段中进行算法和逻辑操作可以是有利的，这在许多应用中可以是有用的。算术逻辑单元是本领域普通技术人员已知的。可替代地，算术运算通常可以使用乘法累加单元(MAC)来执行。图5c示出了根据本发明的一个实施例的具有用于算术和逻辑运算的相关联的算术逻辑单元575的模块化存储器分段570。如图5c所示，存储器分段570包括存储器瓦片540-0至540-31，每个存储器瓦片包含536个纠错编码位，类似于上面描述的那些，诸如图1c的存储器瓦片324-0-0。每个存储器瓦片的536位输出在纠错模块541-0至541-31中相对应的一个模块处被处理，以提供512位纠错数据，该数据可以被锁存到512位寄存器542-0至524-31中相对应的一个寄存器中。512位寄存器542-0至542-31中的任何数据位可以由512：1复用器543-0至543-31中的相对应的一个复用器选择到32位ALU545的两个输入寄存器A和B之一中的相对应的位中。纠错模块541-0至541-31、512位寄存器542-0至542-31、512：1复用器543-0至543-31、寄存器A和B以及ALU 545都可以放置在例如存储器电路的数据中心之一中。
非临时申请的QVM电路可以由硅衬底上的各种沉积材料形成。在一些实施例中，QVM电路的三维存储器阵列，即使具有多层存储器单元(例如，8、16或32)，通常也小于几微米厚。根据本发明的一个实施例，可以在贯穿存储器阵列整个厚度的通孔(“穿孔”)中提供导体。随着其硅衬底被移除，QVM电路可以在两个相对侧被晶片键合到两个其他电路。在这种配置中，穿孔中的导体可以用于连接这些晶片键合的其他电路。不同于通常几百微米厚的传统TSV，本发明的穿孔仅几微米厚，因此它们相对于TSV更容易制造并且具有低得多的电阻，图6a-6d示出了根据本发明的一个实施例在与两个其他电路晶片键合的QVM电路中使用穿孔。
图6a示出了QVM电路601和逻辑电路602(例如，存储器控制器电路)的横截面。逻辑电路602可以包括例如寄存器、缓冲器电路和存储器操作支持电路639，以用于编程、擦除和读取形成在硅衬底638中或硅衬底638上的QVM 601的存储器阵列。此外，存储器操作支持电路639还可以包括电源电路。QVM电路601可以包括形成在硅衬底618上方的QVM存储器阵列结构617。在图6a中，混合键合焊盘624和631设置在逻辑电路602的表面，以用于电接入形成在硅衬底638处或其上的存储器操作支持电路639。存储器阵列结构617通常嵌入氧化硅中。尽管在图6a中示出，但仅出于说明的目的，如仅具有两层存储器单元，QVM存储器阵列结构617可以包括任何数量的存储器单元层。
在图6a中，存储器阵列结构617包括存储器单元部分616和“阶梯(staircase)”部分620。存储器单元部分616可以包括例如NOR存储器串。每个NOR存储器串的公共位线和公共源极线可以从阶梯部分616电接入。(在一些实施例中，如非临时申请中所公开的，公共源极线不需要从外部接入)。图6a示出了位线和源极线在阶梯部分620中通过通孔连接到互连层614，该互连层614通过通孔连接到QVM电路602顶表面的“混合”键合焊盘611。如本领域普通技术人员所知，互连层614有时被提供为“再分布层”。NOR存储器串的局部字线被垂直地设置在存储器单元部分616中，并且被路由通过设置在存储器阵列结构617下方和上方的两层或更多层互连导体(“全局字线”)。全局字线也通过通孔连接到QVM电路601表面的混合键合焊盘611。还提供混合键合焊盘611以用于路由电源和接地电源电压线。图6a还示出了QVM601包括导体填充的穿孔613，其基本上贯穿存储器阵列结构617的整个厚度。混合键合焊盘610设置在QVM电路601的顶表面，以接入导体填充的穿孔613。
图6b示出了“翻转(flipped over)”并与逻辑电路602晶片键合的QVM电路601。晶片键合可以使用例如“混合键合”技术来实现，该技术在QVM电路601和逻辑电路602的表面上实施相对应的氧化硅材料和相对应的铜材料的键合。如图6b所示，QVM电路601上的混合键合焊盘610(连接到穿孔613)被键合到逻辑电路602的混合键合焊盘624，QVM电路601的混合键合焊盘611被键合到逻辑电路602的混合键合焊盘631。
此后，例如通过研磨基本上去除QVM电路601的硅衬底618。在图6c中，硅衬底618的基本去除暴露了其中嵌入了导体填充的穿孔613的氧化硅。然后，通孔640被蚀刻到QVM电路601的氧化硅中并被导体填充。(合适的导体材料可以是例如铜)。然后，如图6d所示，在将第二晶片键合电路附接到QVM电路601之前，包括铜互连网络652的再分布层651可以通过镶嵌工艺来提供。互连网络652可通过键合焊盘653进行电接入。在图6d中，第二晶片键合电路被示为专用集成电路(ASIC)管芯660。如本领域普通技术人员所知，ASIC管芯660可以使用管芯到晶片凸块键合来键合到QVM电路601
提供上述详细描述是为了说明本发明的具体实施例，而不是为了进行限制。在本发明的范围内，许多变化和修改是可能的。本发明在所附权利要求中阐述。

Claims (72)

1.一种电子设备，包括：
存储器电路，制造在第一半导体管芯上，其中所述存储器电路包括多个模块化存储器单元，每个模块化存储器单元包括(i)存储晶体管的三维阵列、和(ii)暴露于第一半导体管芯表面的导体组，所述导体组被配置用于传达与存储器单元相关联的控制、地址和数据信号；以及
逻辑电路，制造在第二半导体管芯上，其中所述逻辑电路包括多个导体，每个导体暴露在第二半导体管芯的表面，其中第一半导体管芯和第二半导体管芯被晶片键合，使得暴露在第一半导体管芯的表面的导体每个电连接到暴露在第二半导体管芯的表面的导体中的对应的一个导体。
2.根据权利要求1所述的电子设备，其中，所述存储晶体管的三维阵列包括多个NOR存储器串。
3.根据权利要求1所述的电子设备，其中，所述第一半导体管芯和第二半导体管芯使用倒装芯片技术进行晶片键合。
4.根据权利要求1所述的电子设备，其中，所述存储器电路包括准易失性存储器电路。
5.根据权利要求4所述的电子设备，其中，所述准易失性存储器单元各自具有能够进行一百万次或更多次写入-擦除循环的耐久性。
6.根据权利要求4所述的电子设备，所述存储器电路还包括非易失性存储器电路，其中，所述准易失性存储器电路和所述非易失性存储器电路两者都形成在所述第一半导体管芯上。
7.根据权利要求6所述的电子设备，其中，所述准易失性存储器电路包括存储器单元，每个存储器单元存储多于一位的数据。
8.根据权利要求4所述的电子设备，其中，所述存储器电路还包括非易失性存储器电路。
9.根据权利要求1所述的电子设备，其中，所述模块化存储器单元形成在所述第一半导体管芯的平面衬底上方，并且以常规配置放置。
10.根据权利要求9所述的电子设备，其中，根据常规配置，所述存储器单元沿着多行和多列布置，其中，所述存储器单元根据存储器分段方案被配置成可(a)由存储器单元单独、(b)逐行、或者(c)逐块独立寻址的存储器分段，其中，每个存储器单元块由预定数量的行和预定数量的列内的存储器单元组成。
11.根据权利要求9所述的电子设备，还包括多个配置单元，其中，所述存储器电路包括多个信号路径，所述多个信号路径根据存储器分段方案将所述存储器单元的控制、地址和数据信号连接到它们相应的导体组，所述信号路径由存储在所述配置单元中的值来配置。
12.根据权利要求11所述的电子设备，所述存储器电路还包括开关网络，每个开关由所述配置单元之一控制。
13.根据权利要求12所述的电子设备，其中每个开关包括传输门。
14.根据权利要求11所述的电子设备，其中，所述配置单元是现场可编程的。
15.根据权利要求9所述的电子设备，还包括多个配置单元，其中，所述存储器电路包括多个信号路径，所述多个信号路径根据存储器分段方案将所述存储器单元的控制、地址和数据信号连接到它们相应的导体组，所述信号路径由反熔丝来配置。
16.根据权利要求9所述的电子设备，还包括形成在所述平面衬底中的用于存储器操作的电路。
17.根据权利要求16所述的电子设备，其中，用于存储器操作的电路被提供为多个电路组，其中每个电路组支持存储器单元中的相关联的一个存储器单元的存储器操作，并且形成在相关联的存储器结构下方。
18.根据权利要求17所述的电子设备，其中，用于存储器操作的电路包括地址解码器、电压源和读出放大器。
19.根据权利要求1所述的电子设备，其中，所述逻辑电路包括电压源，用于生成用于编程或擦除所述存储器单元的存储晶体管的信号，其中，所述电压源的信号通过每个存储器单元相关联的导体组被提供给所述每个存储器单元。
20.根据权利要求1所述的电子设备，其中，所述逻辑电路包括通过第一多个连接器和第二多个连接器连接到所述存储器电路的工业标准接口。
21.根据权利要求20所述的电子设备，其中，所述工业标准接口包括以下之一：DDR3/DDR4或PCIe。
22.根据权利要求1所述的电子设备，其中，所述逻辑电路包括一个或多个数据处理电路，所述数据处理电路控制所述存储器电路中的操作，或者处理从所述存储器电路读取的数据或要写入所述存储器电路的数据，所述数据处理电路是以下中的一个或多个：纠错电路、算术逻辑单元电路、异或电路、控制电路和状态机。
23.根据权利要求22所述的电子设备，还包括形成在第三半导体管芯上也晶片键合到逻辑电路的附加存储器电路，并且其中所述数据处理电路在所述存储器电路和所述附加存储器电路之间共享。
24.根据权利要求23所述的电子设备，其中，所述存储器电路包括准易失性存储器电路，并且其中所述附加存储器电路包括非易失性存储器电路。
25.根据权利要求1所述的电子设备，其中，所述存储器电路包括以下中的一个：DRAM、相变存储器、自旋转移矩(STT)存储器设备、电阻随机存取存储器(RRAM)或铁电随机存取存储器(FeRAM)。
26.根据权利要求1所述的电子设备，其中，所述第一半导体管芯和所述第二半导体管芯使用以下中的任何一种进行晶片键合：硅通孔、硅内插器、硅桥技术及其组合。
27.根据权利要求1所述的电子设备，所述存储器电路还包括数据处理电路，所述数据处理电路处理要存储到一个或多个模块化存储器单元中或从所述一个或多个模块化存储器单元读取的数据。
28.根据权利要求27所述的电子设备，其中，第一模块化存储器单元组和第二模块化存储器单元组被放置在所述数据处理电路的相对侧。
29.根据权利要求27所述的电子设备，其中，所述数据处理电路包括在所述第一半导体管芯上彼此分开放置的第一部分和第二部分，并且其中，第一模块化存储器单元组与所述数据处理电路的第一部分一起操作，并且其中，第二模块化存储器单元组与所述数据处理电路的第二部分一起操作。
30.根据权利要求27所述的电子设备，其中，所述数据处理电路包括纠错码电路。
31.根据权利要求27所述的电子设备，其中，所述数据处理电路包括以下中的一个或多个：纠错电路、校验位生成电路、寄存器、算术逻辑单元、复用器和乘法累加电路。
32.根据权利要求27所述的电子设备，其中，所述模块化存储器单元以查找表的形式实施可编程逻辑电路，并且其中，所述模块化存储器单元还包括存储配置数据的非易失性存储器单元，并且其中所述查找表使用所述配置数据来配置。
33.根据权利要求1所述的电子设备，其中，所述逻辑电路包括数据处理电路，所述数据处理电路包括配置逻辑电路，所述配置逻辑电路将所述模块化存储器单元配置成多个存储器配置中的所选择的存储器配置，并且其中，所述数据处理电路根据所选择的存储器配置来控制要存储到所述模块化存储器单元中或读取到所述模块化存储器单元中的数据。
34.根据权利要求3所述的电子设备，其中，所选择的存储器配置包括各种大小的存储器分段，每个存储器分段通过组合模块化存储器单元中的两个或更多个模块化存储器单元而形成。
35.根据权利要求1所述的电子设备，其中，所述逻辑电路包括一个或多个微处理器。
36.根据权利要求35所述的电子设备，其中，所述微处理器中的每个微处理器包括RISC型处理器或图形处理器。
37.根据权利要求36所述的电子设备，其中，所述逻辑电路还包括工业标准数据接口。
38.根据权利要求1所述的电子设备，其中，所述逻辑电路包括实施可配置神经网络的可编程逻辑电路。
39.根据权利要求38所述的电子设备，其中，所述逻辑电路还包括实施所述可配置神经网络的一部分的处理器电路。
40.根据权利要求1所述的电子设备，其中，所述逻辑电路包括多个模块化现场可编程逻辑电路。
41.根据权利要求40所述的电子设备，其中，所述模块化存储器单元被配置成第一模块化存储器单元组和第二模块化存储器单元组，其中，所述模块化可编程逻辑电路被配置成第一模块化可编程逻辑电路组和第二模块化可编程逻辑电路组，所述第一模块化可编程逻辑电路组和第二模块化可编程逻辑电路组被配置成分别存取所述第一模块化存储器单元组和第二模块化存储器单元组中的数据。
42.根据权利要求41所述的电子设备，其中，所述第一模块化可编程逻辑电路组和第二模块化可编程逻辑电路组中的每一个都实施神经网络。
43.根据权利要求41所述的电子设备，其中，所述第一可编程逻辑电路组和第二可编程逻辑电路组中的每一组提供输出数据，以用于由一个或多个定制逻辑电路处理。
44.根据权利要求43所述的电子设备，其中，所述定制逻辑电路包括RISC型处理器或图形处理器单元。
45.根据权利要求43所述的电子设备，其中，每个可编程逻辑电路组与专用于所述可编程逻辑电路组的定制逻辑电路相关联。
46.根据权利要求1所述的电子设备，其中，所述逻辑电路包括存储器控制器。
47.根据权利要求46所述的电子设备，其中，所述存储器控制器包括到所述存储器电路上的准易失性存储器电路的接口和工业标准数据接口。
48.根据权利要求47所述的电子设备，其中，所述存储器电路包括准易失性存储器电路。
49.根据权利要求48所述的电子设备，其中，所述存储器电路还包括非易失性存储器电路。
50.根据权利要求48所述的电子设备，其中，所述行业标准数据接口包括以下中的一个或多个：PCI/e接口和DDR型DRAM接口、SRAM型接口、以太网接口、USB接口、SATA接口和SAS接口。
51.根据权利要求1所述的电子设备，其中，所述模块化存储器单元中的一些模块化存储器单元包括准易失性存储器单元。
52.根据权利要求51所述的电子设备，其中，所述模块化存储器单元中的一些模块化存储器单元包括非易失性存储器单元。
53.根据权利要求51所述的电子设备，其中，所述存储器控制器还包括到NAND闪存电路的接口。
54.根据权利要求1所述的电子设备，其中，暴露在每个半导体管芯的表面的导体被组织成组，并且其中每个组的导体各自通过第一多个开关中相关联的一个开关连接到第一公共导体。
55.根据权利要求54所述的电子设备，其中，每个开关包括传输门。
56.根据权利要求54所述的电子设备，其中，每个组的导体各自通过第二多个开关中相关联的一个开关连接到第二公共导体。
57.一种存储控制器电路，包括：
存储控制器，用于管理存储设备；以及
闪存控制器，用于管理所述存储设备的闪存高速缓存存储器，其中，所述闪存控制器包括：
存储器电路，制造在第一半导体管芯上，其中所述存储器电路包括多个模块化存储器单元，每个模块化存储器单元包括(i)存储晶体管的三维阵列、和(ii)暴露于第一半导体管芯表面的导体组，所述导体组被配置用于传达与存储器单元相关联的控制、地址和数据信号；以及
逻辑电路，制造在第二半导体管芯上，其中所述逻辑电路包括多个导体，每个导体暴露在第二半导体管芯的表面，其中第一半导体管芯和第二半导体管芯被晶片键合，使得暴露在第一半导体管芯的表面的导体每个电连接到暴露在第二半导体管芯的表面的导体中的对应的一个导体。
58.根据权利要求57所述的存储控制器电路，其中，所述逻辑电路包括存储器控制器。
59.根据权利要求58所述的存储控制器电路，其中，所述存储器控制器包括到所述存储器电路上的准易失性存储器电路的接口和工业标准数据接口。
60.根据权利要求57所述的存储控制器电路，其中，所述存储器电路包括准易失性存储器电路。
61.根据权利要求57所述的存储控制器电路，其中，所述存储器电路还包括非易失性存储器电路。
62.根据权利要求59所述的存储控制器电路，其中，所述工业标准总线接口包括以下中的一个或多个：PCI/e接口和DDR型DRAM接口、SRAM型接口、以太网接口、USB接口、SATA接口和SAS接口。
63.根据权利要求61所述的存储控制器电路，其中，所述存储器控制器还包括到NAND闪存电路的接口。
64.一种用于刷新准易失性存储器的方法，包括：
将准易失性存储器分成多个刷新区；
提供刷新表，所述刷新表包括每个刷新区的活动记录，所述活动记录指示关于所述刷新区中的数据的状态，所述状态具有第一值和第二值之一；以及
仅当状态具有第一值时，刷新所述刷新区中的数据。
65.根据权利要求64所述的方法，其中当数据被写入刷新区时，所述活动记录中与所述刷新区相对应的状态被设置为第一值，并且其中，当从所述刷新区读取所述数据时，所述活动记录中与所述刷新区相对应的状态被设置为不同于第一值。
66.一种集成电路组件，包括：
第一集成电路管芯，具有(i)半导体衬底；(ii)电路，形成在半导体衬底处；(iii)绝缘层，形成在嵌入电路的半导体衬底上方；(iv)一个或多个键合焊盘，设置在绝缘层的表面上，所述键合焊盘提供到电路的电接入；
第二集成电路管芯，具有(i)预定厚度的绝缘层，所述绝缘层在所述绝缘层的相对侧上具有第一表面和第二表面，其中嵌入在绝缘层中的是导体填充的通孔，所述通孔基本上穿过所述预定厚度的绝缘层；以及(ii)键合焊盘，暴露在第一表面和第二表面中的每一个上，提供到导体填充的通孔的电接入，其中所述第二集成电路管芯的绝缘层的第一表面上的键合焊盘的一部分被键合到所述第一集成电路管芯的绝缘层上的键合焊盘；以及
第三集成电路管芯，具有(i)绝缘层；以及(ii)键合焊盘，暴露在绝缘层的一个表面上，其中第三集成电路管芯的键合焊盘被键合到第二集成电路管芯的第二表面上的键合焊盘的一部分。
67.根据权利要求66所述的集成电路组件，其中，所述第二集成电路管芯包括QVM电路。
68.根据权利要求66所述的集成电路组件，其中，所述第二集成电路管芯的绝缘层的第二表面上的键合焊盘通过再分布层耦合到导体填充的通孔。
69.根据权利要求66所述的集成电路组件，其中，所述第三集成电路管芯通过管芯到晶片凸块键合技术附接到所述第二集成电路管芯。
70.一种用于形成集成电路组件的方法，包括：
提供第一集成电路管芯，所述第一集成电路管芯具有(i)半导体衬底；(ii)电路，形成在半导体衬底处；(iii)绝缘层，形成在嵌入电路的半导体衬底上方；(iv)一个或多个键合焊盘，设置在绝缘层的表面上，所述键合焊盘提供到电路的电接入；
提供第二集成电路管芯，所述第二集成电路管芯具有半导体衬底并且具有(i)预定厚度的绝缘层，形成在所述半导体衬底上，所述绝缘层具有第一表面，其中，所嵌入在绝缘层中的是导体填充的通孔，所述通孔基本上穿过所述预定厚度的绝缘层；以及(ii)键合焊盘，暴露在第一表面上，提供到导体填充的通孔的电接入；
晶片键合第一集成电路和第二集成电路，使得第一集成电路管芯的键合焊盘接触第二集成电路管芯的键合焊盘；
移除第二集成电路管芯的半导体衬底，以便暴露第二集成电路管芯的绝缘层中的导体填充的通孔；
在通孔上提供再分布层，所述再分布层包括(i)键合焊盘，暴露于再分布层的表面，(ii)互连网络，嵌入在再分布层中，将暴露的通孔互连到键合焊盘；以及
提供第三集成电路管芯，所述第三集成电路管芯具有(i)绝缘层；以及(ii)键合焊盘，暴露在绝缘层的一个表面上；
将所述第三集成电路管芯附接到所述第二集成电路管芯，使得所述第三集成电路管芯的键合焊盘与所述第二集成电路管芯的再分布层的表面上的键合焊盘键合。
71.根据权利要求70所述的方法，其中，所述第二集成电路管芯包括QVM电路。
72.根据权利要求70所述的方法，其中，所述第三集成电路管芯通过管芯到晶片凸块键合技术附接到所述第二集成电路管芯。
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