JP2013214552A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法 Download PDFInfo
- Publication number
- JP2013214552A JP2013214552A JP2012082863A JP2012082863A JP2013214552A JP 2013214552 A JP2013214552 A JP 2013214552A JP 2012082863 A JP2012082863 A JP 2012082863A JP 2012082863 A JP2012082863 A JP 2012082863A JP 2013214552 A JP2013214552 A JP 2013214552A
- Authority
- JP
- Japan
- Prior art keywords
- charge storage
- semiconductor device
- film
- insulating film
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 91
- 238000000034 method Methods 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 238000003860 storage Methods 0.000 claims abstract description 72
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000010438 heat treatment Methods 0.000 claims abstract description 14
- 239000002243 precursor Substances 0.000 claims abstract description 10
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 12
- 230000008569 process Effects 0.000 claims description 2
- 229910052782 aluminium Inorganic materials 0.000 claims 2
- -1 aluminum compound Chemical class 0.000 claims 2
- 230000014759 maintenance of location Effects 0.000 abstract description 5
- 230000001590 oxidative effect Effects 0.000 abstract 1
- 238000002955 isolation Methods 0.000 description 19
- 239000010410 layer Substances 0.000 description 19
- 230000000694 effects Effects 0.000 description 12
- 238000010893 electron trap Methods 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000006243 chemical reaction Methods 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 5
- 238000007254 oxidation reaction Methods 0.000 description 5
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 238000000280 densification Methods 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910021529 ammonia Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000005507 spraying Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】
本発明が解決しようとする課題は、電荷保持特性の向上を可能にする半導体装置とその
製造方法を提供することである。
【解決手段】
半導体基板と、凹凸形状の界面を有し、トンネル絶縁膜上に設けられた電荷蓄積膜と、
を有する。
上記課題を解決するために、実施形態の半導体装置の製造方法は半導体基板上にトンネ
ル絶縁膜を形成する工程と、前記トンネル絶縁膜上に前駆体層を形成する工程と、前記前
駆体層を熱処理により酸化し、かつ表面に凹凸形状を有する第１電荷蓄積層を形成し、前
記第１電荷蓄積層上に第２電荷蓄積層を形成することで電荷蓄積膜を形成する工程と、を
有する。
【選択図】図２
本発明が解決しようとする課題は、電荷保持特性の向上を可能にする半導体装置とその
製造方法を提供することである。
【解決手段】
半導体基板と、凹凸形状の界面を有し、トンネル絶縁膜上に設けられた電荷蓄積膜と、
を有する。
上記課題を解決するために、実施形態の半導体装置の製造方法は半導体基板上にトンネ
ル絶縁膜を形成する工程と、前記トンネル絶縁膜上に前駆体層を形成する工程と、前記前
駆体層を熱処理により酸化し、かつ表面に凹凸形状を有する第１電荷蓄積層を形成し、前
記第１電荷蓄積層上に第２電荷蓄積層を形成することで電荷蓄積膜を形成する工程と、を
有する。
【選択図】図２
Description
本発明の実施形態は、半導体装置とその製造方法に関する。
例えば、ＮＡＮＤ型フラッシュメモリのような電荷蓄積型不揮発性半導体記憶装置では
、制御ゲートの電位を制御することにより、電荷蓄積膜内のトラップサイトに電子を蓄積
させてデータの書込みを行う。しかしながら、素子の微細化等により電荷蓄積膜を薄膜化
するとトラップサイトが減少し、書込み特性が劣化するという問題点が生じる可能性があ
る。
、制御ゲートの電位を制御することにより、電荷蓄積膜内のトラップサイトに電子を蓄積
させてデータの書込みを行う。しかしながら、素子の微細化等により電荷蓄積膜を薄膜化
するとトラップサイトが減少し、書込み特性が劣化するという問題点が生じる可能性があ
る。
本発明が解決しようとする課題は、電荷保持特性の向上を可能にする半導体装置とその
製造方法を提供することである。
製造方法を提供することである。
半導体基板と、前記半導体基板上に設けられたトンネル絶縁膜と、凹凸形状の界面を有
し、前記トンネル絶縁膜上に設けられた電荷蓄積膜と、前記電荷蓄積膜上に設けられたブ
ロック絶縁膜と、前記ブロック絶縁膜上に設けられたゲート電極と、を有する。
し、前記トンネル絶縁膜上に設けられた電荷蓄積膜と、前記電荷蓄積膜上に設けられたブ
ロック絶縁膜と、前記ブロック絶縁膜上に設けられたゲート電極と、を有する。
上記課題を解決するために、実施形態の半導体装置の製造方法は半導体基板上にトンネ
ル絶縁膜を形成する工程と、前記トンネル絶縁膜上に前駆体層を形成する工程と、前記前
駆体層を熱処理により酸化し、かつ表面に凹凸形状を有する第１電荷蓄積層を形成し、前
記第１電荷蓄積層上に第２電荷蓄積層を形成することで電荷蓄積膜を形成する工程と、前
記電荷蓄積膜上にブロック絶縁膜を形成する工程と、前記ブロック絶縁膜上にゲート電極
を形成する工程と、を有する。
ル絶縁膜を形成する工程と、前記トンネル絶縁膜上に前駆体層を形成する工程と、前記前
駆体層を熱処理により酸化し、かつ表面に凹凸形状を有する第１電荷蓄積層を形成し、前
記第１電荷蓄積層上に第２電荷蓄積層を形成することで電荷蓄積膜を形成する工程と、前
記電荷蓄積膜上にブロック絶縁膜を形成する工程と、前記ブロック絶縁膜上にゲート電極
を形成する工程と、を有する。
以下、本発明の実施形態について、図面を参照しながら説明する。この説明に際し、全
図にわたり、共通する部分には共通する符号を付す。また、図面の寸法比率は、図示の比
率に限定されるものではない。なお、本実施形態は、本発明を限定するものではない。
図にわたり、共通する部分には共通する符号を付す。また、図面の寸法比率は、図示の比
率に限定されるものではない。なお、本実施形態は、本発明を限定するものではない。
［第１の実施形態］
（半導体装置１ａの構造）
第１の実施形態に係る半導体装置１ａの構造について、図１及び図２を参照しながら説
明する。図１の（ａ）は第１の実施形態に係る半導体装置１ａのワード線方向からの断面
構造を示す断面図、図１の（ｂ）は第１の実施形態に係る半導体装置１ａのビット線方向
からの断面構造を示す断面図、及び図２は第１の実施形態に係る半導体装置１ａの電荷蓄
積膜１２ａの構造を示す拡大断面図を示している。
（半導体装置１ａの構造）
第１の実施形態に係る半導体装置１ａの構造について、図１及び図２を参照しながら説
明する。図１の（ａ）は第１の実施形態に係る半導体装置１ａのワード線方向からの断面
構造を示す断面図、図１の（ｂ）は第１の実施形態に係る半導体装置１ａのビット線方向
からの断面構造を示す断面図、及び図２は第１の実施形態に係る半導体装置１ａの電荷蓄
積膜１２ａの構造を示す拡大断面図を示している。
半導体装置１ａは半導体基板１０、トンネル絶縁膜１１、電荷蓄積膜１２ａ、ブロック
絶縁膜１３、及び制御ゲート電極１４（ゲート電極）を有する。
絶縁膜１３、及び制御ゲート電極１４（ゲート電極）を有する。
図１の（ａ）に示すように、半導体基板１０の表面側には、チャネル形成領域２１を挟
むようにソース領域２０ａとドレイン領域２０ｂが形成されている。半導体基板１０のチ
ャネル形成領域２１上には、トンネル絶縁膜１１が形成される。半導体基板１０には例え
ばシリコン（Ｓｉ）等が用いられる。
むようにソース領域２０ａとドレイン領域２０ｂが形成されている。半導体基板１０のチ
ャネル形成領域２１上には、トンネル絶縁膜１１が形成される。半導体基板１０には例え
ばシリコン（Ｓｉ）等が用いられる。
トンネル絶縁膜１１上には電荷蓄積膜１２ａが設けられる。ここで、図２に示すように
、電荷蓄積膜１２ａは、内部に凹凸形状界面１３０を有する。
、電荷蓄積膜１２ａは、内部に凹凸形状界面１３０を有する。
なお、凹凸形状界面１３０の凹部底部１３１から凸部頂上部１３２までの長さが１０ｎ
ｍ以上となるように設けている場合、後述する効果をより得ることが可能となる。
ｍ以上となるように設けている場合、後述する効果をより得ることが可能となる。
そして、電荷蓄積膜１２ａ上にはブロック絶縁膜１３が設けられ、そのブロック絶縁膜
１３上には制御ゲート電極１４（ゲート電極）が設けられる。
１３上には制御ゲート電極１４（ゲート電極）が設けられる。
また、図１の（ｂ）に示すように、半導体基板１０において素子が形成されている領域
の周囲には、シリコン酸化膜等で形成されたＳＴＩ（Shallow Trench Isolation）構造の
素子分離絶縁膜３０が形成されている。ここで、ＳＴＩとは半導体製造工程における素子
分離法の一つである。具体的には、半導体基板１０上に浅い溝を形成した後、シリコン酸
化膜等の絶縁体で埋め戻して素子分離領域を形成する。一般に、ＳＴＩは横方向への広が
りが少なく、素子の微細化が容易となる利点を有する。
の周囲には、シリコン酸化膜等で形成されたＳＴＩ（Shallow Trench Isolation）構造の
素子分離絶縁膜３０が形成されている。ここで、ＳＴＩとは半導体製造工程における素子
分離法の一つである。具体的には、半導体基板１０上に浅い溝を形成した後、シリコン酸
化膜等の絶縁体で埋め戻して素子分離領域を形成する。一般に、ＳＴＩは横方向への広が
りが少なく、素子の微細化が容易となる利点を有する。
なお、本実施形態において、ブロック絶縁膜１３は単層であるように図示したが、これ
に限定されず、例えば、シリコン酸化層と、シリコン窒化層と、シリコン酸化膜との積層
構造を有するＯＮＯ（Oxide-Nitride-Oxide）膜等でも実施は可能である。
に限定されず、例えば、シリコン酸化層と、シリコン窒化層と、シリコン酸化膜との積層
構造を有するＯＮＯ（Oxide-Nitride-Oxide）膜等でも実施は可能である。
（半導体装置１ａの動作）
次に半導体装置１ａの動作について説明する。
次に半導体装置１ａの動作について説明する。
半導体装置１ａは電気的な書込み及び消去が可能な不揮発性半導体メモリ（Electrical
ly Erasable and Programmable Read Only Memory；ＥＥＰＲＯＭ）等として使用される
。電荷蓄積膜１２ａ中に電子が注入された場合が書込み動作であり、電荷蓄積膜１２ａ中
の電子が消去された場合が消去動作となる。
ly Erasable and Programmable Read Only Memory；ＥＥＰＲＯＭ）等として使用される
。電荷蓄積膜１２ａ中に電子が注入された場合が書込み動作であり、電荷蓄積膜１２ａ中
の電子が消去された場合が消去動作となる。
書込み動作の場合、制御ゲート電極１４に高い電圧を印加してブロック絶縁膜１３を介
して下に位置する電荷蓄積膜１２ａ中に、半導体基板１０側からトンネル絶縁膜１１を通
過させて電子を注入する。消去動作の場合、電荷蓄積膜１２ａ中に正孔を注入し、電荷蓄
積膜１２ａ中の電子と再結合させて消去するという方法等が取られている。
して下に位置する電荷蓄積膜１２ａ中に、半導体基板１０側からトンネル絶縁膜１１を通
過させて電子を注入する。消去動作の場合、電荷蓄積膜１２ａ中に正孔を注入し、電荷蓄
積膜１２ａ中の電子と再結合させて消去するという方法等が取られている。
（半導体装置１ａの製造方法）
次に、第１の実施形態の半導体装置１ａの製造方法について説明する。図３は第１の実
施形態に係る半導体装置１ａの製造プロセス毎の断面を示す断面図を示している。
次に、第１の実施形態の半導体装置１ａの製造方法について説明する。図３は第１の実
施形態に係る半導体装置１ａの製造プロセス毎の断面を示す断面図を示している。
まず、半導体基板１０上にトンネル絶縁膜１１を形成するために、図３の（ａ）に示す
ように、酸素雰囲気の反応管内で熱処理を行う熱酸化処理（熱酸化法）を行う。なお、ト
ンネル絶縁膜１１の代表的な形成方法として熱酸化法を挙げたが、これに限定されず、化
学気相成長（Chemical Vapor Deposition；ＣＶＤ）法等によって成膜しても構わない。
ように、酸素雰囲気の反応管内で熱処理を行う熱酸化処理（熱酸化法）を行う。なお、ト
ンネル絶縁膜１１の代表的な形成方法として熱酸化法を挙げたが、これに限定されず、化
学気相成長（Chemical Vapor Deposition；ＣＶＤ）法等によって成膜しても構わない。
次に、所定の反応温度に設定した反応管内に、例えば水素化ケイ素（ＳｉＨ４）ガスを
導入し、図３の（ｂ）に示すような、アモルファスシリコン膜１２０（前駆体層）をトン
ネル絶縁膜１１上に形成する。
導入し、図３の（ｂ）に示すような、アモルファスシリコン膜１２０（前駆体層）をトン
ネル絶縁膜１１上に形成する。
そして、不活性ガス等の雰囲気下で熱処理を行うことで、表面マイグレーションにより
表面に凹凸形状を有し、さらに結晶化によりアモルファスシリコン膜１２０をシリコン膜
とする。その後、アンモニア（ＮＨ３）ガス等の雰囲気下で熱処理を行い、シリコン膜を
窒化することにより、図３の（ｃ）に示すように、表面に凹凸形状部１３０を有するシリ
コン窒化膜１２１（第１電荷蓄積層）が形成される。有機アルミニウムガスとオゾンガス
（Ｏ３）等を反応管内に導入し熱処理を行うことにより、前記シリコン窒化膜１２１上に
アルミニウム酸化膜１２２（第２電荷蓄積層）が形成される。
表面に凹凸形状を有し、さらに結晶化によりアモルファスシリコン膜１２０をシリコン膜
とする。その後、アンモニア（ＮＨ３）ガス等の雰囲気下で熱処理を行い、シリコン膜を
窒化することにより、図３の（ｃ）に示すように、表面に凹凸形状部１３０を有するシリ
コン窒化膜１２１（第１電荷蓄積層）が形成される。有機アルミニウムガスとオゾンガス
（Ｏ３）等を反応管内に導入し熱処理を行うことにより、前記シリコン窒化膜１２１上に
アルミニウム酸化膜１２２（第２電荷蓄積層）が形成される。
なお、凹凸形状部１３０の凹部底部１３１から凸部頂上部１３２までの長さが１０ｎｍ
以上となるように熱処理することが、後述する効果をより得ることが可能となる点から望
ましい。
以上となるように熱処理することが、後述する効果をより得ることが可能となる点から望
ましい。
以上の工程により、界面に凹凸形状を有するシリコン窒化膜１２１とアルミニウム酸化
膜１２２からなる電荷蓄積膜１２ａが形成される。
膜１２２からなる電荷蓄積膜１２ａが形成される。
そして、前記電荷蓄積膜１２ａ上にはブロック絶縁膜１３が形成され、図３の（ｄ）に
示すような構造が得られる。なお、この電極間絶縁膜１３が例えば、前述したようなＯＮ
Ｏ膜の場合、シリコン酸化膜を膜厚１ｎｍ〜１０ｎｍ程度形成し、その上部にシリコン窒
化膜を膜厚１ｎｍ〜５ｎｍ程度形成し、さらに、シリコン酸化膜を膜厚１ｎｍ〜１０ｎｍ
程度形成する。この段階で、電極間絶縁膜１３の高密度化や界面改善のためのデンシファ
イ処理（熱処理による緻密化）や、界面改善のための酸化処理などを実施してもよい。
示すような構造が得られる。なお、この電極間絶縁膜１３が例えば、前述したようなＯＮ
Ｏ膜の場合、シリコン酸化膜を膜厚１ｎｍ〜１０ｎｍ程度形成し、その上部にシリコン窒
化膜を膜厚１ｎｍ〜５ｎｍ程度形成し、さらに、シリコン酸化膜を膜厚１ｎｍ〜１０ｎｍ
程度形成する。この段階で、電極間絶縁膜１３の高密度化や界面改善のためのデンシファ
イ処理（熱処理による緻密化）や、界面改善のための酸化処理などを実施してもよい。
前記ブロック絶縁膜１３上に素子分離用シリコン窒化膜４０を膜厚５０ｎｍ〜２００ｎ
ｍ程度、ＣＶＤ法等により形成する。次に、素子分離用シリコン窒化膜４０上にフォトレ
ジスト（図示略）を塗布し、露光描画によりフォトレジストをパターニングする。そのフ
ォトレジストを耐エッチングマスクにして素子分離用シリコン窒化膜４０をエッチングす
る。
ｍ程度、ＣＶＤ法等により形成する。次に、素子分離用シリコン窒化膜４０上にフォトレ
ジスト（図示略）を塗布し、露光描画によりフォトレジストをパターニングする。そのフ
ォトレジストを耐エッチングマスクにして素子分離用シリコン窒化膜４０をエッチングす
る。
エッチング後にフォトレジストをドライアッシング法等により除去し、エッチングされ
た素子分離用シリコン窒化膜４０をマスクにして、ブロック絶縁膜１３、電荷蓄積膜１２
ａ、トンネル絶縁膜１１、及び半導体基板１０の一部をＲＩＥ（Reactive Ion Etching）
法等によりエッチングし、素子分離のための溝を形成して、図３の（ｅ）に示す構造を得
る。
た素子分離用シリコン窒化膜４０をマスクにして、ブロック絶縁膜１３、電荷蓄積膜１２
ａ、トンネル絶縁膜１１、及び半導体基板１０の一部をＲＩＥ（Reactive Ion Etching）
法等によりエッチングし、素子分離のための溝を形成して、図３の（ｅ）に示す構造を得
る。
そして、塗布技術等により素子分離絶縁膜３０を２００ｎｍ〜１５００ｎｍ程度形成し
、素子分離溝を埋め込み、酸素雰囲気下もしくは水蒸気雰囲気下で熱処理を行うことによ
り、素子分離絶縁膜３０を高密度化させる。
、素子分離溝を埋め込み、酸素雰囲気下もしくは水蒸気雰囲気下で熱処理を行うことによ
り、素子分離絶縁膜３０を高密度化させる。
次に、研磨剤（スラリー）を使用することにより機械による研磨効果を増大させ、平滑
な研磨面を得ることが可能となる化学機械研磨（Chemical Mechanical Polishing；ＣＭ
Ｐ）により、過剰な素子分離絶縁膜３０を研磨し、素子分離用シリコン窒化膜４０をスト
ッパーにして平坦化を行う。
な研磨面を得ることが可能となる化学機械研磨（Chemical Mechanical Polishing；ＣＭ
Ｐ）により、過剰な素子分離絶縁膜３０を研磨し、素子分離用シリコン窒化膜４０をスト
ッパーにして平坦化を行う。
ＲＩＥ法により再度、素子分離用シリコン窒化膜４０をマスクとしてエッチングを行い
、素子分離絶縁膜３０をブロック絶縁膜１３上部の位置までエッチバックする。そして、
熱リン酸法等により素子分離用シリコン窒化膜４０を除去し、ブロック絶縁膜１３上に制
御ゲート電極１４を形成し、図１の（ｆ）に示すような半導体装置１ａの構造を得る。制
御ゲート電極１６は露光描画等により所望の形状にパターニングされる（図示略）。
、素子分離絶縁膜３０をブロック絶縁膜１３上部の位置までエッチバックする。そして、
熱リン酸法等により素子分離用シリコン窒化膜４０を除去し、ブロック絶縁膜１３上に制
御ゲート電極１４を形成し、図１の（ｆ）に示すような半導体装置１ａの構造を得る。制
御ゲート電極１６は露光描画等により所望の形状にパターニングされる（図示略）。
さらに、制御ゲート電極１６をマスクに用いて、半導体基板１０に例えばリン（Ｐ）を
ドーズ量１×１０１５ｃｍ−２、入射エネルギー５ＫｅＶで注入し、１０００℃、１０秒
の高速アニールを施すことにより、ソース領域２０ａ及びドレイン領域２０ｂを形成する
。これにより、図１の（ａ）に示す構造が得られる。
ドーズ量１×１０１５ｃｍ−２、入射エネルギー５ＫｅＶで注入し、１０００℃、１０秒
の高速アニールを施すことにより、ソース領域２０ａ及びドレイン領域２０ｂを形成する
。これにより、図１の（ａ）に示す構造が得られる。
なお、上記説明した製造方法はあくまで一例であり、例えば成膜方法については、ＣＶ
Ｄ法やＡＬＤ法の他にスパッタ法、物理気相成長（Physical Vapor Deposition；ＰＶＤ
）法、塗布法、及び噴霧法等でも実施は可能である。
Ｄ法やＡＬＤ法の他にスパッタ法、物理気相成長（Physical Vapor Deposition；ＰＶＤ
）法、塗布法、及び噴霧法等でも実施は可能である。
（半導体装置１ａの効果）
第１の実施形態の半導体装置１ａの効果について説明する。
第１の実施形態の半導体装置１ａの効果について説明する。
上述したように、凹凸形状界面１３０を有する電荷蓄積膜１２ａが設けられた半導体装
置１ａの場合、膜の熱膨張率の違いから凹凸形状界面１３０には多くの欠陥が形成される
。
置１ａの場合、膜の熱膨張率の違いから凹凸形状界面１３０には多くの欠陥が形成される
。
上記凹凸形状界面１３０における欠陥は、データ書込み時、すなわち電荷蓄積膜１２ａ
に電子を注入し、その電子を保持する際の電子トラップサイトとして寄与する。よって、
電荷蓄積膜１２ａを構成する材料固有の電子トラップサイトに加えて、凹凸形状界面１３
０を設け、疑似的に電子トラップサイトを形成することにより、半導体装置１ａの電子保
持特性、すなわち書込み特性の上昇が可能となる。
に電子を注入し、その電子を保持する際の電子トラップサイトとして寄与する。よって、
電荷蓄積膜１２ａを構成する材料固有の電子トラップサイトに加えて、凹凸形状界面１３
０を設け、疑似的に電子トラップサイトを形成することにより、半導体装置１ａの電子保
持特性、すなわち書込み特性の上昇が可能となる。
例えば、半導体装置の微細化に伴い電荷蓄積膜が薄膜化されると、電荷蓄積膜が相対的
に減少し、電荷蓄積膜を構成する材料固有の電子トラップサイトは減少し、電子の保持特
性が低下するという問題点が生じる。
に減少し、電荷蓄積膜を構成する材料固有の電子トラップサイトは減少し、電子の保持特
性が低下するという問題点が生じる。
しかしながら、本実施形態の半導体装置１ａのように、凹凸形状界面１３０を有する電
荷蓄積膜１２ａを設け、疑似的に電子トラップサイトを形成することにより、微細化に伴
い電荷蓄積膜１２ａが薄膜化された際も、電子トラップサイトの減少による影響を軽減す
ることが可能となる。
荷蓄積膜１２ａを設け、疑似的に電子トラップサイトを形成することにより、微細化に伴
い電荷蓄積膜１２ａが薄膜化された際も、電子トラップサイトの減少による影響を軽減す
ることが可能となる。
本実施形態の半導体装置１ａでは、凹凸形状界面１３０が１層のみであるように説明し
たが、凹凸形状界面１３０の数は特に限定されず、凹凸形状界面１３０を複数有する構造
でも実施は可能である。
たが、凹凸形状界面１３０の数は特に限定されず、凹凸形状界面１３０を複数有する構造
でも実施は可能である。
凹凸形状界面１３０の凹部底部１３１から凸部頂上部１３２までの長さを１０ｎｍ以上
にすることが、電子トラップサイト増加の効果をより得ることができる観点から望ましい
。
にすることが、電子トラップサイト増加の効果をより得ることができる観点から望ましい
。
また、凹凸形状界面１３０は電子が注入されてくる側であるチャネル形成領域２１に近
い方が、電子を保持する観点からは望ましい。
い方が、電子を保持する観点からは望ましい。
［第２の実施形態］
以下に、図１、図４を用いて第２の実施形態について説明する。なお、第２の実施形態
について、第１の実施形態と同様の点については説明を省略し、異なる点について説明す
る。
以下に、図１、図４を用いて第２の実施形態について説明する。なお、第２の実施形態
について、第１の実施形態と同様の点については説明を省略し、異なる点について説明す
る。
（半導体装置１ｂの構造）
図４は第２の実施形態に係る半導体装置１ｂの電荷蓄積膜１２ｂの構造を示す拡大断面
図を示している。第２の実施形態の半導体装置１ｂが第１の実施形態と異なる点は、表面
に凹凸形状界面１３０を有するシリコン窒化膜１２１上にアルミニウム窒化膜１２３を用
いて製造している点である。
図４は第２の実施形態に係る半導体装置１ｂの電荷蓄積膜１２ｂの構造を示す拡大断面
図を示している。第２の実施形態の半導体装置１ｂが第１の実施形態と異なる点は、表面
に凹凸形状界面１３０を有するシリコン窒化膜１２１上にアルミニウム窒化膜１２３を用
いて製造している点である。
図１の（ａ）に示すように、ソース領域２０ａとドレイン領域２０ｂに挟まれるように
形成されたチャネル形成領域２１を最表面に有する半導体基板１０において、前記チャネ
ル形成領域２１上にトンネル絶縁膜１１が形成される。半導体基板１０には例えばシリコ
ン（Ｓｉ）等が用いられる。
形成されたチャネル形成領域２１を最表面に有する半導体基板１０において、前記チャネ
ル形成領域２１上にトンネル絶縁膜１１が形成される。半導体基板１０には例えばシリコ
ン（Ｓｉ）等が用いられる。
トンネル絶縁膜１１上には電荷蓄積膜１２ｂが設けられる。ここで、図４に示すように
、電荷蓄積膜１２ｂは凹凸形状界面１３０を有する。
、電荷蓄積膜１２ｂは凹凸形状界面１３０を有する。
なお、凹凸形状界面１３０の凹部底部１３１から凸部頂上部１３２までの長さが１０ｎ
ｍ以上となるように設けている場合、後述する効果をより得ることが可能となる。
ｍ以上となるように設けている場合、後述する効果をより得ることが可能となる。
そして、電荷蓄積膜１２ｂ上にはブロック絶縁膜１３が設けられ、そのブロック絶縁膜
１３上には制御ゲート電極１４（ゲート電極）が設けられる。
１３上には制御ゲート電極１４（ゲート電極）が設けられる。
また、図１の（ｂ）に示すように、半導体基板１０において素子が形成されている領域
の周囲には、シリコン酸化膜等で形成されたＳＴＩ構造の素子分離絶縁膜３０が形成され
ている。
の周囲には、シリコン酸化膜等で形成されたＳＴＩ構造の素子分離絶縁膜３０が形成され
ている。
なお、本実施形態においても、ブロック絶縁膜１３は単層であるように図示したが、こ
れに限定されず、例えば、シリコン酸化層と、シリコン窒化層と、シリコン酸化膜との積
層構造を有するＯＮＯ膜等でも実施は可能である。
れに限定されず、例えば、シリコン酸化層と、シリコン窒化層と、シリコン酸化膜との積
層構造を有するＯＮＯ膜等でも実施は可能である。
（半導体装置１ｂの動作）
半導体装置１ｂの動作は半導体装置１ａと同様である。
半導体装置１ｂの動作は半導体装置１ａと同様である。
すなわち、書込み動作の場合、制御ゲート電極１４に高い電圧を印加してブロック絶縁
膜１３を介して下に位置する電荷蓄積膜１２ｂ中に、半導体基板１０側からトンネル絶縁
膜１１を通過させて電子を注入する。消去動作の場合、電荷蓄積膜１２ｂ中に正孔を注入
し、電荷蓄積膜１２ｂ中の電子と再結合させて消去するという方法が取られている。
膜１３を介して下に位置する電荷蓄積膜１２ｂ中に、半導体基板１０側からトンネル絶縁
膜１１を通過させて電子を注入する。消去動作の場合、電荷蓄積膜１２ｂ中に正孔を注入
し、電荷蓄積膜１２ｂ中の電子と再結合させて消去するという方法が取られている。
（半導体装置１ｂの製造方法）
半導体装置１ｂの製造方法における、電荷蓄積膜１２ｂの各種作製方法は半導体装置１
ａの電荷蓄積膜１２ａと同様であるが、成膜物質が一部異なる。
半導体装置１ｂの製造方法における、電荷蓄積膜１２ｂの各種作製方法は半導体装置１
ａの電荷蓄積膜１２ａと同様であるが、成膜物質が一部異なる。
詳細には、半導体装置１ｂを製造する反応管内において、半導体基板１０上にトンネル
絶縁膜１１を形成後、反応管内に例えば水素化ケイ素（ＳｉＨ４）ガスを導入し、アモル
ファスシリコン膜１２０（前駆体層）をトンネル絶縁膜１１上に形成する（図３の（ｂ）
と同様）。
絶縁膜１１を形成後、反応管内に例えば水素化ケイ素（ＳｉＨ４）ガスを導入し、アモル
ファスシリコン膜１２０（前駆体層）をトンネル絶縁膜１１上に形成する（図３の（ｂ）
と同様）。
そして、不活性ガス等の雰囲気下で熱処理を行うことで、表面マイグレーションにより
表面に凹凸形状界面１３０を有し、さらに結晶化によりアモルファスシリコン膜１２０を
シリコン膜とする。その後、アンモニア（ＮＨ３）ガス等の雰囲気下で熱処理を行い、シ
リコン膜を窒化することにより、表面に凹凸形状界面１３０を有するシリコン窒化膜１２
１を形成する。その後、反応管内に有機アルミニウムガスとアンモニアガスを導入し、熱
処理し、アルミニウム窒化膜１２３を形成する。
表面に凹凸形状界面１３０を有し、さらに結晶化によりアモルファスシリコン膜１２０を
シリコン膜とする。その後、アンモニア（ＮＨ３）ガス等の雰囲気下で熱処理を行い、シ
リコン膜を窒化することにより、表面に凹凸形状界面１３０を有するシリコン窒化膜１２
１を形成する。その後、反応管内に有機アルミニウムガスとアンモニアガスを導入し、熱
処理し、アルミニウム窒化膜１２３を形成する。
なお、凹凸形状界面１３０の凹部底部１３１から凸部頂上部１３２までの長さが１０ｎ
ｍ以上となるように熱処理することが、後述する効果をより得ることが可能となる点から
望ましい。
ｍ以上となるように熱処理することが、後述する効果をより得ることが可能となる点から
望ましい。
以上の工程により、電荷蓄積膜１２ｂは形成される。その他の工程については、半導体
装置１ａと同様である。
装置１ａと同様である。
なお、上記説明した製造方法はあくまで一例であり、例えば成膜方法については、ＣＶ
Ｄ法やＡＬＤ法の他にスパッタ法、ＰＶＤ法、塗布法、及び噴霧法等でも実施は可能であ
る。
Ｄ法やＡＬＤ法の他にスパッタ法、ＰＶＤ法、塗布法、及び噴霧法等でも実施は可能であ
る。
（半導体装置１ｂの効果）
ここで、第２の実施形態の半導体装置１ｂの効果について説明する。
ここで、第２の実施形態の半導体装置１ｂの効果について説明する。
第２の半導体装置１ｂにおいても、半導体装置１ａと同様に凹凸形状界面１３０を有す
る電荷蓄積膜１２ｂを設けた半導体装置１ｂの場合、膜の熱膨張率の違いから凹凸形状界
面１３０には多くの欠陥が形成される。
る電荷蓄積膜１２ｂを設けた半導体装置１ｂの場合、膜の熱膨張率の違いから凹凸形状界
面１３０には多くの欠陥が形成される。
従って、電荷蓄積膜１２ｂを構成する材料固有の電子トラップサイトに加えて、凹凸形
状界面１３０に疑似的に電子トラップサイトを形成することにより、半導体装置１ｂの電
子保持特性、すなわち書込み特性の上昇が可能となる。
状界面１３０に疑似的に電子トラップサイトを形成することにより、半導体装置１ｂの電
子保持特性、すなわち書込み特性の上昇が可能となる。
さらに第２の実施形態の電荷保持膜１２ｂで用いたアルミニウム窒化膜１２３は、材料
固有の電子トラップサイトをアルミニウム酸化膜１２２よりも多いという物性を有してい
る。従って、第１の実施形態の場合よりも多くの電子トラップサイトを有する電荷蓄積膜
１２ｂとなるため、半導体装置１ｂの書込み特性のさらなる上昇が可能となる。すなわち
、微細化による電荷蓄積膜１２ｂの薄膜化による電子保持特性の軽減を図ることが可能と
なる。
固有の電子トラップサイトをアルミニウム酸化膜１２２よりも多いという物性を有してい
る。従って、第１の実施形態の場合よりも多くの電子トラップサイトを有する電荷蓄積膜
１２ｂとなるため、半導体装置１ｂの書込み特性のさらなる上昇が可能となる。すなわち
、微細化による電荷蓄積膜１２ｂの薄膜化による電子保持特性の軽減を図ることが可能と
なる。
本実施形態の半導体装置１ｂでは、凹凸形状界面１３０が１層であるように説明したが
、凹凸形状界面１３０の数は特に限定されず、凹凸形状界面１３０を複数有する構造でも
実施は可能である。
、凹凸形状界面１３０の数は特に限定されず、凹凸形状界面１３０を複数有する構造でも
実施は可能である。
凹凸形状界面１３０の凹部底部１３１から凸部頂上部１３２までの長さを１０ｎｍ以上
にすることが、電子トラップサイト増加の効果をより得ることができる観点から望ましい
。
にすることが、電子トラップサイト増加の効果をより得ることができる観点から望ましい
。
また、凹凸形状界面１３０は電子が注入されてくる側であるチャネル形成領域２１に近
い方が、電子を保持する観点からは望ましい。
い方が、電子を保持する観点からは望ましい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様
々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、
置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に
含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるもので
ある。
のであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様
々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、
置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に
含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるもので
ある。
１ａ，１ｂ…半導体装置、１０…半導体基板、１１…トンネル絶縁膜、１２ａ，１２ｂ…
電荷蓄積膜、１３…ブロック絶縁膜、１４…制御ゲート電極（ゲート電極）、２０ａ…ソ
ース領域、２０ｂ…ドレイン領域、２１…チャネル形成領域、３０…素子分離絶縁膜、４
０…素子分離用シリコン窒化膜、１２０…アモルファスシリコン膜（前駆体層）、１２１
…シリコン窒化膜（第１電荷蓄積層）、１２２…アルミニウム酸化膜（第２電荷蓄積層）
、１２３…アルミニウム窒化膜（第２電荷蓄積層）、１３０…凹凸形状界面、１３１…凹
部底部、１３２…凸部頂上部
電荷蓄積膜、１３…ブロック絶縁膜、１４…制御ゲート電極（ゲート電極）、２０ａ…ソ
ース領域、２０ｂ…ドレイン領域、２１…チャネル形成領域、３０…素子分離絶縁膜、４
０…素子分離用シリコン窒化膜、１２０…アモルファスシリコン膜（前駆体層）、１２１
…シリコン窒化膜（第１電荷蓄積層）、１２２…アルミニウム酸化膜（第２電荷蓄積層）
、１２３…アルミニウム窒化膜（第２電荷蓄積層）、１３０…凹凸形状界面、１３１…凹
部底部、１３２…凸部頂上部
Claims (12)
- 半導体基板と、
前記半導体基板上に設けられたトンネル絶縁膜と、
凹凸形状の界面を有し、前記トンネル絶縁膜上に設けられた電荷蓄積膜と、
前記電荷蓄積膜上に設けられたブロック絶縁膜と、
前記ブロック絶縁膜上に設けられたゲート電極と、
を有する半導体装置。 - 前記凹凸形状の凹部底部から凸部頂上部までの長さが１０ｎｍ以上である請求項１に記
載の半導体装置。 - 前記凹凸形状の界面が複数設けられた請求項１または２に記載の半導体装置。
- 前記凹凸形状の界面は異なる材料の界面であり、前記材料の一方がシリコン窒化物から
なる請求項１乃至３のいずれか一に記載の半導体装置。 - 前記凹凸形状の界面は異なる材料の界面であり、前記材料の一方がアルミニウム化合物
からなる請求項１乃至４のいずれか一に記載の半導体装置。 - 前記凹凸形状の界面は異なる材料同士の界面であり、前記トンネル絶縁膜側に設けられ
る一方の材料の方が、前記ゲート電極側に設けられる他方の材料よりも厚い請求項１乃至
５のいずれか一に記載の半導体装置。 - 半導体基板上にトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜上に前駆体層を形成する工程と、
前記前駆体層を熱処理により酸化し、かつ表面に凹凸形状を有する第１電荷蓄積層を形
成し、前記第１電荷蓄積層上に第２電荷蓄積層を形成することで電荷蓄積膜を形成する工
程と、
前記電荷蓄積膜上にブロック絶縁膜を形成する工程と、
前記ブロック絶縁膜上にゲート電極を形成する工程と、
を有する半導体装置の製造方法。 - 前記第１電荷蓄積層と前記第２電荷蓄積層を複数形成する工程をさらに有する請求項７
に記載の半導体装置の製造方法。 - 前記第１電荷蓄積層がシリコン窒化物からなる請求項７または８に記載の半導体装置の
製造方法。 - 前記第２電荷蓄積層がアルミニウム化合物からなる請求項７乃至９のいずれか一に記載
の半導体装置の製造方法。 - 前記第２電荷蓄積層の方が前記第１電荷蓄積層よりも厚くなるように形成される請求項
７乃至１０のいずれか一に記載の半導体装置の製造方法。 - 前記凹凸形状の凹部底部から凸部頂上部までの長さが１０ｎｍ以上である請求項７乃至
１１のいずれか一に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012082863A JP2013214552A (ja) | 2012-03-30 | 2012-03-30 | 半導体装置とその製造方法 |
| US13/792,538 US20130256780A1 (en) | 2012-03-30 | 2013-03-11 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012082863A JP2013214552A (ja) | 2012-03-30 | 2012-03-30 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2013214552A true JP2013214552A (ja) | 2013-10-17 |
Family
ID=49233739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012082863A Pending JP2013214552A (ja) | 2012-03-30 | 2012-03-30 | 半導体装置とその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20130256780A1 (ja) |
| JP (1) | JP2013214552A (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9892800B2 (en) | 2015-09-30 | 2018-02-13 | Sunrise Memory Corporation | Multi-gate NOR flash thin-film transistor strings arranged in stacked horizontal active strips with vertical control gates |
| US10121553B2 (en) | 2015-09-30 | 2018-11-06 | Sunrise Memory Corporation | Capacitive-coupled non-volatile thin-film transistor NOR strings in three-dimensional arrays |
| US9842651B2 (en) | 2015-11-25 | 2017-12-12 | Sunrise Memory Corporation | Three-dimensional vertical NOR flash thin film transistor strings |
| US11120884B2 (en) | 2015-09-30 | 2021-09-14 | Sunrise Memory Corporation | Implementing logic function and generating analog signals using NOR memory strings |
| US10608008B2 (en) | 2017-06-20 | 2020-03-31 | Sunrise Memory Corporation | 3-dimensional nor strings with segmented shared source regions |
| US10608011B2 (en) | 2017-06-20 | 2020-03-31 | Sunrise Memory Corporation | 3-dimensional NOR memory array architecture and methods for fabrication thereof |
| US11180861B2 (en) | 2017-06-20 | 2021-11-23 | Sunrise Memory Corporation | 3-dimensional NOR string arrays in segmented stacks |
| US10692874B2 (en) | 2017-06-20 | 2020-06-23 | Sunrise Memory Corporation | 3-dimensional NOR string arrays in segmented stacks |
| US10896916B2 (en) * | 2017-11-17 | 2021-01-19 | Sunrise Memory Corporation | Reverse memory cell |
| US10475812B2 (en) | 2018-02-02 | 2019-11-12 | Sunrise Memory Corporation | Three-dimensional vertical NOR flash thin-film transistor strings |
| WO2020014655A1 (en) | 2018-07-12 | 2020-01-16 | Sunrise Memory Corporation | Fabrication method for a 3-dimensional nor memory array |
| US11751391B2 (en) | 2018-07-12 | 2023-09-05 | Sunrise Memory Corporation | Methods for fabricating a 3-dimensional memory structure of nor memory strings |
| TWI713195B (zh) | 2018-09-24 | 2020-12-11 | 美商森恩萊斯記憶體公司 | 三維ｎｏｒ記憶電路製程中之晶圓接合及其形成之積體電路 |
| WO2020118301A1 (en) | 2018-12-07 | 2020-06-11 | Sunrise Memory Corporation | Methods for forming multi-layer vertical nor-type memory string arrays |
| JP7425069B2 (ja) | 2019-01-30 | 2024-01-30 | サンライズ メモリー コーポレイション | 基板接合を用いた高帯域幅・大容量メモリ組み込み型電子デバイス |
| US11398492B2 (en) | 2019-02-11 | 2022-07-26 | Sunrise Memory Corporation | Vertical thing-film transistor and application as bit-line connector for 3-dimensional memory arrays |
| US11917821B2 (en) | 2019-07-09 | 2024-02-27 | Sunrise Memory Corporation | Process for a 3-dimensional array of horizontal nor-type memory strings |
| CN114026676B (zh) | 2019-07-09 | 2023-05-26 | 日升存储公司 | 水平反或型存储器串的三维阵列制程 |
| US11515309B2 (en) | 2019-12-19 | 2022-11-29 | Sunrise Memory Corporation | Process for preparing a channel region of a thin-film transistor in a 3-dimensional thin-film transistor array |
| WO2021158994A1 (en) | 2020-02-07 | 2021-08-12 | Sunrise Memory Corporation | Quasi-volatile system-level memory |
| WO2021159028A1 (en) | 2020-02-07 | 2021-08-12 | Sunrise Memory Corporation | High capacity memory circuit with low effective latency |
| US11561911B2 (en) | 2020-02-24 | 2023-01-24 | Sunrise Memory Corporation | Channel controller for shared memory access |
| US11507301B2 (en) | 2020-02-24 | 2022-11-22 | Sunrise Memory Corporation | Memory module implementing memory centric architecture |
| US11508693B2 (en) | 2020-02-24 | 2022-11-22 | Sunrise Memory Corporation | High capacity memory module including wafer-section memory circuit |
| US11705496B2 (en) | 2020-04-08 | 2023-07-18 | Sunrise Memory Corporation | Charge-trapping layer with optimized number of charge-trapping sites for fast program and erase of a memory cell in a 3-dimensional NOR memory string array |
| US11937424B2 (en) | 2020-08-31 | 2024-03-19 | Sunrise Memory Corporation | Thin-film storage transistors in a 3-dimensional array of nor memory strings and process for fabricating the same |
| WO2022108848A1 (en) | 2020-11-17 | 2022-05-27 | Sunrise Memory Corporation | Methods for reducing disturb errors by refreshing data alongside programming or erase operations |
| US11848056B2 (en) | 2020-12-08 | 2023-12-19 | Sunrise Memory Corporation | Quasi-volatile memory with enhanced sense amplifier operation |
| TW202310429A (zh) | 2021-07-16 | 2023-03-01 | 美商日升存儲公司 | 薄膜鐵電電晶體的三維記憶體串陣列 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090100951A (ko) * | 2008-03-21 | 2009-09-24 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그의 형성방법 |
-
2012
- 2012-03-30 JP JP2012082863A patent/JP2013214552A/ja active Pending
-
2013
- 2013-03-11 US US13/792,538 patent/US20130256780A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20130256780A1 (en) | 2013-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2013214552A (ja) | 半導体装置とその製造方法 | |
| TWI606583B (zh) | Non-volatile memory device method | |
| US7579237B2 (en) | Nonvolatile memory device and method of manufacturing the same | |
| JP5613105B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2012114199A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR100695820B1 (ko) | 비휘발성 반도체 장치 및 그 제조 방법 | |
| US9337353B2 (en) | Semiconductor device and method for fabricating the same | |
| JP2008227403A (ja) | 半導体装置およびその製造方法 | |
| JP5620426B2 (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP2007311721A (ja) | 半導体装置 | |
| US20080157178A1 (en) | Flash memory device and method for manufacturing thereof | |
| KR100791333B1 (ko) | 비휘발성 메모리 소자 제조 방법 및 이에 따라 제조된비휘발성 메모리 소자 | |
| KR100877002B1 (ko) | 소노스 구조의 비휘발성 메모리 소자 및 그 제조방법 | |
| JP2013065776A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR100997781B1 (ko) | 이이피롬 소자의 제조방법 | |
| US7998814B2 (en) | Semiconductor memory device and method of fabricating the same | |
| JP2008053535A (ja) | 半導体装置の製造方法及び不揮発性記憶装置の製造方法 | |
| KR20060101587A (ko) | 불 휘발성 메모리 장치의 제조방법 | |
| US8748967B2 (en) | Semiconductor device and method of fabricating the same | |
| CN105870066B (zh) | 非挥发性存储器的制造方法 | |
| JP2013214553A (ja) | 半導体装置の製造方法及び半導体装置 | |
| KR20070050512A (ko) | 비휘발성 메모리 장치의 제조 방법 | |
| JP2013171945A (ja) | 半導体装置とその製造方法 | |
| KR20070078274A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| KR20060098101A (ko) | 균일한 터널 절연막을 갖는 비휘발성 기억소자들 및 그 제조방법들 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20150216 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20150218 |