KR20070050512A - 비휘발성 메모리 장치의 제조 방법 - Google Patents

비휘발성 메모리 장치의 제조 방법 Download PDF

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KR20070050512A
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신승목
김봉현
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삼성전자주식회사
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Abstract

컨트롤 게이트의 형성 시에 보이드 발생을 개선한 비휘발성 메모리 장치의 제조 방법으로, 소자 분리막이 형성된 기판 상에 터널 산화막 및 도전막을 형성한다. 상기 도전막에 상기 소자 분리막의 상면 일부를 노출시키는 개구를 갖는 플로팅 게이트를 형성한다. 상기 개구에 의해 노출된 상기 소자 분리막의 상부를 식각하여 리세스를 갖는 소자 분리막을 형성한다. 상기 플로팅 게이트 및 소자 분리막 상에 유전막을 형성한다. 상기 유전막 표면을 오존을 포함하는 수용액으로 표면처리함으로서 산소 결합된 표면을 갖는 유전막을 형성하고, 상기 유전막 상에 컨트롤 게이트를 형성한다. 그 결과, 상기 유전막의 표면에는 산소가 결합되어 안정된 결합 사이트가 형성됨으로서, 상기 결과물 상에 형성되는 컨트롤 게이트에 보이드가 발생하지 않아 반도체 장치의 동작 특성이 향상된다.

Description

비휘발성 메모리 장치의 제조 방법{Method for manufacturing of a non-volatile memory device}
도 1은 종래의 비휘발성 메모리 셀의 플로팅 게이트와 유전막 및 컨트롤 게이트의 형상을 나타내는 SEM 사진이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 공정 단계별 단면도이다.
< 도면의 주요부분에 대한 부호의 설명 >
100 : 기판 110 : 소자 분리막
120 : 터널 산화막 140a : 플로팅 게이트
150 : 리세스 160 : 유전막
162 : 제1 산화막 164 : 질화막
166 : 제2 산화막 180 : 컨트롤 게이트
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 ONO 구조의 유전막을 포함하는 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다.
여기서, ROM과 같은 비휘발성 메모리 장치(NVM device)는 거의 무기한의 축적용량을 갖는데, EEPROM (electrically erasable and programmable ROM)과 같이 전기적으로 데이터의 입·출력이 가능한 플래시 메모리에 대한 수요가 늘고 있다. 이들 장치의 메모리 셀은 일반적으로 반도체 기판 상에 형성된 플로팅 게이트를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막(즉, 게이트 산화막) 또는 유전막과, 상기 플로팅 게이트의 위 또는 주변에 형성된 컨트롤 게이트를 포함한다.
이 구조를 갖는 비휘발성 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다. 이때, 유전막은 플로팅 게이트 상에 전위를 유지시키는 기능을 한다.
상기 비휘발성 메모리 셀은 기판의 터널 산화막 상에 형성된 플로팅 게이트, 상기 플로팅 게이트 상에 형성된 유전막, 상기 유전막 상에 형성된 컨트롤 게이트가 적층된 구조를 갖는다.
상기 컨트롤 게이트에 인가한 전압을 상기 플로팅 게이트에 많이 유도하기 위해서는 상기 플로팅 게이트와 컨트롤 게이트 사이에서 높은 커플링 계수 (coupling ratio)를 유지하여야 하는데, 이를 위해서는 상기 유전막의 면적을 증가시키거나, 두께를 감소시켜 상기 유전막의 정전용량(capacity)을 증가시켜야 한다. 또한, 상기 유전막은 충전된 플로팅 게이트의 누설이 없도록 전하 유지(charge retention) 특성을 가져야 한다.
도핑된 폴리실리콘으로 이루어진 플로팅 게이트의 상부에 얇은 열산화막을 형성하는 방법은 매우 어려울 뿐만 아니라 누설 전류가 증가한다는 문제가 있기 때문에 상기 유전막으로서 산화막보다 유전 상수가 큰 제1 산화막/질화막/제2 산화막(ONO)의 복합막을 주로 사용하고 있다.
또한, 상기 유전막의 면적을 증가시키기 위하여 플로팅 게이트를 형성한 후, 상기 소자 분리막의 상부까지 식각하여 상기 플로팅 게이트의 상면부터 상기 소자 분리막 내 일부까지 리세스를 형성시키는 방법이 진행되고 있다. 이러한 구조를 갖는 결과물 상에 ONO 구조를 갖는 유전막이 형성됨에 따라 상기 소자 분리막 내에 형성된 리세스 내부의 폭은 더욱 좁아진다. 그 결과, 상기 폭이 좁아진 리세스를 가지는 유전막 상에 상기 리세스를 매몰하면서 형성되는 컨트롤 게이트용 폴리실리콘의 증착이 균일하게 이루어지기 않는다. 특히, 도 1에 도시된 바와 같이, 리세스 내부의 저면으로 향할수록 폴리실리콘의 이상 성장으로 보이드(void : V)가 형성되어 유전막과 컨트롤 게이트의 계면에 공핍 영역(depletion field)의 증가로 인한 프로그램 작동 실패라는 반도체 소자의 불량을 발생시키는 문제가 초래된다.
다시 말하면, 상기 보이드(V)는 상기 유전막의 제2 산화막의 계면의 결합구조가 안정되지 않거나, 폴리실리콘 증착 시 실리콘의 포화 핵 밀도(saturation nucleus density)가 작아질수록 유발되기 쉽다. 상기 제2 산화막은 습식 산화법으로 형성할 수 있는데, 70Å 이상의 두께를 형성할 때 950℃ 이상의 고온 공정에서 수행되어야 하는데, 고온 공정을 거치면 수소가 상기 상부 산화막의 표면에 쉽게 결합되어 폴리실리콘의 증착을 방해하게 된다. 상기 수소가 결합된 부위가 넓어질수록 Si-H 결합에 비해 Si-O 결합이 줄어들어 실리콘의 포화 핵 밀도가 작아지고, 균형적으로 폴리실리콘의 성장이 이루어지지 않아 보이드(V)가 형성되는 것이다. 이를 방지하기 위하여 상기 제2 산화막을 70Å 이하의 두께로 형성할 경우에는 누설 전류 측면에서 불량이 발생된다.
따라서, 상기 유전막 상의 리세스 내부에 폴리실리콘 물질을 증착시켜 컨트롤 게이트를 형성하는 공정의 상기 문제점들을 보완하기 위해 비휘발성 메모리 장치에 적용되는 상기 유전막의 상기 제2 산화막의 표면처리 및 컨트롤 게이트 형성을 위한 폴리실리콘의 제조 공정을 개선할 필요가 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 유전막 상에 컨트롤 게이트 형성을 위한 폴리실리콘의 증착 공정에서 폴리실리콘 결정의 이상 성장을 억제할 수 있는 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판에 상기 기판의 상면보다 높은 상면을 갖는 소자 분리막을 형성한다. 상기 소자 분리막에 의해 노출된 기판 상에 터널 산화막을 형성한다. 상기 터널 산화막 및 상기 소자 분리막의 상면을 덮는 도전막을 형성한다. 상기 도전막에 상기 소자 분리막의 상면 일부를 노출시키는 개구를 형성함으로써 터널 산화막 및 상기 소자 분리막의 상면 일부를 덮는 플로팅 게이트를 형성한다. 상기 개구에 노출된 상기 소자 분리막의 상부를 식각하여 리세스를 갖는 소자 분리막을 형성한다. 상기 플로팅 게이트 및 상기 리세스를 갖는 소자 분리막 상에 실질적으로 균일한 두께를 갖는 유전막을 형성한다. 상기 유전막의 표면을 오존을 포함하는 수용액으로 표면처리함으로서 산소 결합된 표면을 갖는 유전막을 형성한다. 상기 표면처리가 수행된 유전막 상에 상기 리세스를 매몰하는 컨트롤 게이트를 형성한다. 그 결과, 비휘발성 메모리 장치의 메모리 셀이 완성된다.
일 예로, 상기 컨트롤 게이트는 폴리실리콘 물질을 450 내지 550℃의 온도 조건, 50 내지 200Pa의 압력 조건에서 증착시켜 형성하는 것이 바람직하다.
또한, 상기 목적을 달성하기 위하여 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판에 상기 기판의 상면보다 높은 상면을 갖는 소자 분리막을 형성한다. 상기 소자 분리막에 노출된 기판 상에 터널 산화막을 형성한다. 상기 터널 산화막 및 상기 소자 분리막의 상면을 덮는 도전막을 형성한다. 상기 도전막에 상기 소자 분리막의 상면 일부를 노출시키는 개구를 형성함으로써 터널 산화막 및 상기 소자 분리막의 상면 일부를 덮는 플로팅 게이트를 형성한다. 상기 개구에 노출된 상기 소자 분리막의 상부를 식각하여 리세스를 갖는 소자 분리막을 형성한다. 상기 플로팅 게이트 및 상기 리세스를 갖는 소자 분리막 상에 실질적으로 균일한 두께를 갖는 유전막을 형성한다. 상기 유전막의 표면을 질화처리함으 로서 질소 결합된 표면을 갖는 유전막을 형성한다. 상기 질화처리가 수행된 유전막 상에 상기 리세스를 매몰하는 컨트롤 게이트를 형성한다.
상술한 바와 같은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 방법은 상기 유전막에 오존 및 불산을 포함하는 수용액으로 표면처리하여 산소 결합된 표면을 갖도록 하거나, 질화처리하여 질소 결합된 표면을 갖도록 함으로써 균일한 결합 구조를 갖는 안정된 결합 사이트를 형성시킬 수 있다. 그 결과, 이후 콘트롤 게이트를 형성하기 위한 폴리실리콘의 증착 시에 실리콘의 포화 핵 밀도가 증가되어 치밀하고 균일한 결합구조를 갖는 증착을 이룰 수 있어 보이드 발생이 억제되므로 상기 컨트롤 게이트 내부의 공핍 영역 증가로 인한 반도체 소자 불량이 크게 저하될 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치의 제조 방법에 대해 상세히 설명하고자 한다.
첨부된 도면에 있어서, 기판, 막, 영역, 패드 또는 패턴들 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 막, 영역, 패드 또는 패턴들이 기판, 각 막, 영역, 패드 또는 패턴들의 "상에", "상부에" 또는 "하에", "하부에" 형성되는 것으로 언급되는 경우에는 각 막, 영역, 패드 또는 패턴들이 직접 기판, 각 막, 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 막, 다른 영역, 다른 패드 또는 다른 패턴들이 기판 상에 추가적으로 형성될 수도 있다. 또한, 각 막, 영역, 패드 또는 패턴 들이 "제1" 및/또는 "제2"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 막, 영역, 패드 또는 패턴들을 구분하기 위한 것이다. 따라서, "제1" 및/또는 "제2"는 각 막, 영역, 패드 또는 패턴들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 설명하기 위한 공정 단계별 단면도이다.
도 2를 참조하면, 기판(100)에 상기 기판(100)의 상면보다 높은 상면을 갖는 소자 분리막(110)을 형성한다.
구체적으로, 실리콘과 같은 기판(100) 상에 패드 산화막(102)과 하드 마스크막을 순차적으로 적층한다. 일 예로, 패드 산화막(102)은 열산화 공정을 수행하여 형성할 수 있고, 상기 하드 마스크막은 저압 화학 기상 증착(Low Pressure Chemical Vapor Deposition : LPCVD) 공정을 수행하여 형성할 수 있다. 상기 하드 마스크막은 실리콘 질화물(SiN)을 포함하는 것이 바람직하다.
이어서, 상기 하드 마스크막 상부에 포토레지스트 패턴(도시않됨)을 형성한다. 이어서, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 하드 마스크막을 식각함으로써 하드 마스크(104)를 형성한다. 하드 마스크(104)가 형성된 후, 상기 포토레지스트 패턴은 애싱 공정(ashing process) 및 세정 공정을 통해 제거된다.
상기 하드 마스크(104)를 식각 마스크로 이용하여 노출된 반도체 기판(100)의 상부를 소정 깊이로 이방성 식각함으로써 소자 분리용 트렌치(106)를 형성한다.
이어서, 상기 트렌치(106)를 형성하기 위한 식각 공정에서 고 에너지의 이온 충격으로 야기된 실리콘 기판의 표면 손상(damage)을 큐어링하기 위하여 상기 소자 분리용 트렌치(106)에 의해 노출된 실리콘 기판(100)을 산화 분위기에서 열처리한다. 이에 따라, 소자 분리용 트렌치(106)의 바닥면과 측면을 포함하는 내면 상에 트렌치 내벽산화막(도시않됨)이 형성된다.
그런 다음, 소자 분리용 트렌치(106)가 형성된 결과물의 전면에 상기 트렌치(106)를 완전히 매립하는 소자 분리막(110)을 형성한다. 상기 소자 분리막(110)을 구성하는 산화막의 예로서는 USG 산화물, O3-TEOS USG 산화물 또는 고밀도 플라즈마(High Density Plasma : HDP) 산화물 등을 들 수 있다. 바람직하게는, 상기 소자 분리막(110)은 SiH4, O2 및 Ar 가스를 플라즈마 소스로 이용하여 형성된 고밀도 플라즈마(HDP) 산화막이다.
이후, 하드 마스크(104)의 상부 표면이 노출될 때까지 에치 백(etch back) 또는 화학 기계적 연마(Chemical Mechanical Polishing : CMP) 공정으로 상기 소자분리막(110)을 제거한다. 그 결과, 소자 분리용 트렌치(106)의 내부에만 소자 분리막(110)이 형성되어 기판(100)은 필드 영역과 액티브 영역으로 구분된다.
이어서, 상기 하드 마스크(104) 및 패드 산화막(102)을 습식 식각 공정을 진행하여 순차적으로 제거한다. 일 예로서, 상기 하드 마스크(104)는 인산을 포함하는 식각액을 이용하고, 상기 패드 산화막(102)은 불산(HF)을 포함하는 식각액을 이용한 습식 식각 공정으로 제거할 수 있다. 이로 인해, 기판(100)에 상기 기판(100) 의 상면보다 높은 상면을 갖는 소자 분리막(110)이 형성된다.
도 3을 참조하면, 상기 소자 분리막(110)에 의해 노출된 기판(100) 상에 터널 산화막(120)을 형성한다. 터널 산화막(120)은 실리콘과 같은 기판(100)에 열산화 공정을 실시하여 실리콘 산화물로 형성할 수 있다. 터널 산화막(120)의 두께는 형성하고자 하는 메모리 셀의 특성에 따라 달라지지만, 일반적으로 50 내지 200Å으로 형성한다.
도 4를 참조하면, 상기 소자 분리막(110) 사이의 갭 부위를 완전히 매립하면서 상기 소자 분리막(110) 상에 실질적으로 균일한 두께를 갖는 플로팅 게이트용 도전막(140)을 형성한다. 상기 도전막(140)은 불순물이 도핑된 폴리실리콘 물질을 이용하여 형성할 수 있다. 상기 도전막(140)은 저압 화학 기상 증착(LPCVD) 방법에 의해 형성하고, 통상의 도핑 방법, 예컨대 POCl3 확산, 이온주입 또는 인-시튜 도핑에 의해 고농도의 불순물인 이온으로 도핑한다.
이어서, 상기 도전막(140) 상에 액티브 영역을 선택적으로 마스킹하면서, 소자 분리막(110)의 상면 일부를 노출시키는 포토레지스트 패턴(142)을 형성한다. 상기 포토레지스트 패턴(142)은 실리콘 질화물을 사용하여 형성할 수 있다.
도 5를 참조하면, 상기 포토레지스트 패턴(142)에 노출된 플로팅 게이트용 도전막(140)을 선택적으로 식각함으로서, 상기 도전막(140)에 소자 분리막(110)의 상면 중심부가 노출되는 개구(145)를 형성한다. 그 결과, 상기 플로팅 게이트용 도전막(140)은 기판(100) 상의 터널 산화막(120) 및 소자 분리막(110)의 상면 일부를 덮는 플로팅 게이트(140a)로 형성된다. 이후, 상기 포토레지스트 패턴(142)은 에싱(ashing) 및 세정 공정을 수행하여 제거된다.
도 6을 참조하면, 상기 개구(145)에 노출된 소자 분리막(110)의 상부를 식각하여 리세스(150)를 갖는 소자 분리막(110)을 형성한다. 상기 소자 분리막(110)은 불산(HF) 희석액을 사용한 습식 식각 공정을 통해 식각할 수 있다.
도 7을 참조하면, 상기 플로팅 게이트(140a) 및 상기 리세스(150)를 갖는 소자 분리막(110) 상에 실질적으로 균일한 두께를 갖는 유전막(160)을 형성한다.
상기 유전막(160)은 실리콘 산화물/실리콘 질화물/실리콘 산화물을 적층함으로서 형성할 수 있다. 또는, 상기 유전막(160)은 상기 고유전율을 갖는 물질은 금속 산화물을 적층시켜 형성할 수 있다.
본 실시예에서는, 상기 유전막(160)은 열산화 공정에 의해 제1 산화막(162)을 성장시킨 후 그 상부에 저압 화학 기상 증착(LPCVD) 방법으로 질화막(164)을 증착하고, 다시 열산화 공정에 의해 제2 산화막(166)을 성장시켜 형성한다.
상기 유전막(160)은 실질적으로 균일한 두께를 갖도록 형성되기 때문에 플로팅 게이트(140a) 상부면 뿐 아니라 리세스의 측벽에서도 실질적으로 균일한 두께를 갖는다. 이 때문에 유전막(160)과 플로팅 게이트(140a)와의 접촉 면적이 증가되어, 상기 유전막(160)과 상부의 컨트롤 게이트(140a) 간의 커패시턴스가 증가된다. 이로 인해, 상기 비휘발성 메모리 장치의 커플링율(coupling ratio)이 향상될 수 있다.
그러나, 상기 소자 분리막(110)의 리세스(150)의 폭은 상기 유전막(160)이 형성됨으로 인해 더 좁은 폭을 갖게 됨으로서, 이후 상기 리세스(150)를 매몰하면서 상기 유전막(160)을 덮는 컨트롤 게이트용 도전막을 형성하는 공정을 수행할 경우 상기 형성되는 도전막 내에 보이드(V)가 발생한다. 즉, 상기 컨트롤 게이트용 도전막을 형성하기 위한 폴리실리콘의 증착 공정을 수행할 때 형성되는 폴리실리콘 결정의 이상 성장으로 상기 리세스(150)를 메몰하는 상기 컨트롤 게이트용 도전막에는 보이드(V)가 형성되는 문제점이 발생한다.
도 8을 참조하면, 상기 유전막(160)의 상부에 해당하는 제2 산화막(166)을 산화 또는 질화 표면처리 함으로써 표면 개질된 상면을 갖는 유전막(160a)을 형성한다. 상기 표면 개질된 상면을 갖는 유전막(160a)은 이후 컨트롤 게이트를 형성하기 위한 폴리실리콘 증착 공정을 수행할 때 상기 폴리실리콘 결정의 이상 성장을 방지하는 역할을 갖는다.
상기 표면 개질된 유전막(160a)을 형성하기 위한 본 발명의 일 실시예로서는 상기 유전막(160)에 포함된 제2 산화막(166)의 표면을 오존(O3)을 포함하는 수용액으로 표면처리하는 방법을 적용할 수 있다. 이러한 방법으로 처리된 상기 제2 산화막(166a)은 산소 결합된 표면을 갖는다.
상기 오존을 포함하는 수용액을 사용하여 상기 제2 산화막(166)을 표면처리할 경우 실리콘 산화물(SiO2)의 실리콘(Si) 미결합기(dangling bond)에 산소가 결합된다. 이를 통해 유전막(160)의 표면은 실리콘(Si) 미결합기의 산소 결합으로 안정된 결합 구조를 이룰 수 있어, 후속의 컨트롤 게이트를 형성하기 위한 폴리실리콘 증착 공정의 경우 결합 구조가 불안정한 사이트 상에서의 이상 성장이 억제되고, 보이드가 발생되는 문제가 해결될 수 있다.
일 예로, 상기 유전막(160)을 표면처리하는 수용액은 오존 및 불산(HF)을 포함하는 조성을 가질 수 있다. 상기 오존 및 불산(HF)을 포함하는 수용액을 사용할 경우 유전막(160) 표면에서는 산화 반응과 환원 반응이 연속적으로 수행되어, 상기 환원된 반응 부산물이 표면에서 제거가 이루어지는 동시에 표면의 실리콘(Si) 미결합기에 산소가 결합된다. 따라서, 오존만을 포함한 수용액에서 표면처리 할 경우에 비해 산소 결합이 더 이루어져 치밀한 구조를 갖고 내구성이 증가된 제2 산화막(166a)이 형성될 수 있다. 따라서, 상술한 제2 산화막(166a)을 포함하는 ONO 구조의 유전막(160a)은 비휘발성 메모리 소자의 커플링 계수의 감소를 방지할 수 있다.
상기 표면 개질된 유전막(166a)을 형성하기 위한 본 발명의 다른 실시예로는, 상기 유전막(160)의 제2 산화막(166)의 표면을 질소가 함유된 공정 가스를 주입하여 질화처리시키는 방법을 들 수 있다. 상기 방법은 질소 결합된 표면을 갖는 유전막(166a)을 형성할 수 있다. 이에 따라 이후 컨트롤 게이트를 형성하는 공정을 수행할 경우 폴리실리콘의 실리콘(Si) 포화 핵 밀도가 증가되면서 결합 구조의 안정화로 보이드(V)의 생성이 억제된 비휘발성 메모리 셀을 형성할 수 있다.
여기서, 질소 결합된 표면(Si3N4)을 갖는 상기 유전막 보다 산소 결합된 표면(SiO2)을 갖는 유전막(160a)에서 수소 결합이 더 잘 형성되어 제2 산화막(166) 표면에서 실리콘의 포화 핵 밀도가 낮아진다. 따라서, 상기 질화처리로 표면 개질된 유전막의 경우 더욱 치밀한 구조를 갖는 컨트롤 게이트(180)가 형성될 수 있다. 이는 Si-O의 결합 에너지가 H-O 결합 에너지보다 5% 크고, Si-N 결합 에너지가 N-H 결합 에너지보다 10% 크며, 결합 에너지가 클수록 결합력이 강하여 질소 결합된 표면을 갖는 상기 유전막에서 상대적으로 수소 결합의 경우가 줄어들기 때문이다. 그러므로, 상기 컨트롤 게이트(180)를 형성하기 위한 폴리실리콘의 증착 공정에서 결합 구조가 치밀하여 보이드(V)의 생성 문제 및 그로 인한 컨트롤 게이트(18) 내 공핍 영역의 형성이 억제될 수 있어 반도체 소자 불량이 감소된다.
도 9를 참조하면, 상기 표면 개질된 유전막(160a) 상에 상기 폴리실리콘 물질을 증착하여 상기 리세스(150)를 매몰하는 컨트롤 게이트(180)를 형성한다. 상기 컨트롤 게이트(180)를 형성하기 위한 폴리실리콘 증착 시 온도, 압력 및 가스 분압에 따라 상기 제2 산화막(166a) 표면에서 형성되는 폴리실리콘 결정 밀도가 달라질 수 있다. 구체적으로, 상기 폴리실리콘막을 형성하기 위한 소스 가스에서 생성된 실리콘(Si)의 농도는 상기 제2 산화막(166a) 표면에서 실리콘 결합 구조의 변화로 실리콘의 포화 핵 밀도가 증가시키기 위해서는 증착 온도는 낮고, 압력은 높고, 주입되는 가스량이 높아야 한다.
상기 컨트롤 게이트(180)는 폴리실리콘 물질을 450 내지 550℃의 온도 조건, 50 내지 200Pa의 압력 조건에서 증착시켜 형성하는 것이 바람직하다. 주입되는 상기 소스 가스는 SiH2 및 SiH4를 포함할 수 있다. 상술한 바와 같은 조건에서 폴리실리콘을 증착할 경우 실리콘의 포화 핵 밀도가 증가됨으로서, 치밀하고 균일한 결합 구조를 갖는 컨트롤 게이트(180)가 완성된다.
상술한 바와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 제조 방법은 상기 유전막에 오존 및 불산을 포함하는 수용액으로 표면처리하여 산소 결합된 표면을 갖도록 하거나, 질화처리하여 질소 결합된 표면을 갖도록 함으로써 균일한 결합 구조를 갖는 안정된 결합 사이트를 형성시킬 수 있다. 그 결과, 이후 콘트롤 게이트를 형성하기 위한 폴리실리콘의 증착 시에 실리콘의 포화 핵 밀도가 증가되어 치밀하고 균일한 결합구조를 갖는 증착을 이룰 수 있어 보이드 발생이 억제되므로 상기 컨트롤 게이트 내부의 공핍 영역 증가로 인한 반도체 소자 불량이 크게 저하될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (5)

  1. 기판에 상기 기판의 상면보다 높은 상면을 갖는 소자 분리막을 형성하는 단계;
    상기 소자 분리막에 의해 노출된 기판 상에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 및 상기 소자 분리막의 상면을 덮는 도전막을 형성하는 단계;
    상기 도전막에 상기 소자 분리막의 상면 일부를 노출시키는 개구를 형성함으로써 터널 산화막 및 상기 소자 분리막의 상면 일부를 덮는 플로팅 게이트를 형성하는 단계;
    상기 개구에 노출된 상기 소자 분리막의 상부를 식각하여 리세스를 갖는 소자 분리막을 형성하는 단계;
    상기 플로팅 게이트 및 상기 리세스를 갖는 소자 분리막 상에 실질적으로 균일한 두께를 갖는 유전막을 형성하는 단계;
    상기 유전막의 표면을 오존을 포함하는 수용액으로 표면처리함으로서 산소 결합된 표면을 갖는 유전막을 형성하는 단계; 및
    상기 표면처리가 수행된 유전막 상에 상기 리세스를 매몰하는 컨트롤 게이트를 형성하는 비휘발성 메모리 장치의 제조 방법.
  2. 제 1항에 있어서, 상기 유전막의 상부를 표면처리하는 수용액에는 불산이 더 포함되는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  3. 제 1항에 있어서, 상기 컨트롤 게이트는 폴리실리콘 물질을 450 내지 550℃의 온도 조건, 50 내지 200Pa의 압력 조건에서 증착시켜 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  4. 기판에 상기 기판의 상면보다 높은 상면을 갖는 소자 분리막을 형성하는 단계;
    상기 소자 분리막에 의해 노출된 기판 상에 터널 산화막을 형성하는 단계;
    상기 터널 산화막 및 상기 소자 분리막의 상면을 덮는 도전막을 형성하는 단계;
    상기 도전막에 상기 소자 분리막의 상면 일부를 노출시키는 개구를 형성함으로써 터널 산화막 및 상기 소자 분리막의 상면 일부를 덮는 플로팅 게이트를 형성하는 단계;
    상기 개구에 노출된 상기 소자 분리막의 상부를 식각하여 리세스를 갖는 소자 분리막을 형성하는 단계;
    상기 플로팅 게이트 및 상기 리세스를 갖는 소자 분리막 상에 실질적으로 균일한 두께를 갖는 유전막을 형성하는 단계;
    상기 유전막의 표면을 질화처리함으로서 질소 결합된 표면을 갖는 유전막을 형성하는 단계; 및
    상기 질화처리가 수행된 유전막 상에 상기 리세스를 매몰하는 컨트롤 게이트를 형성하는 비휘발성 메모리 장치의 제조 방법.
  5. 제 4항에 있어서, 상기 컨트롤 게이트는 폴리실리콘 물질을 450 내지 550℃의 온도 조건, 50 내지 200Pa의 압력 조건에서 증착시켜 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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