JP4977855B2 - フラッシュメモリ素子の誘電体膜製造方法 - Google Patents

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Description

本発明は、フラッシュメモリ素子の製造方法に係り、特にフラッシュメモリ素子のフローティングゲートとコントロールゲートとの間に形成される誘電体膜の製造方法に関する。
一般に、フラッシュメモリ素子のゲートは、図１に示すように、シリコン基板１０の上部に形成されたトンネル酸化膜１１、フローティングゲート１２、誘電体膜１３およびコントロールゲート１４を含む構造を有する。未説明の図面符号１５は、素子分離膜を示す。
このような構造を持つフラッシュメモリ素子のプログラム(program)、消去(erase)および読み出し(read)動作は、コントロールゲート１４とシリコン基板１０に適切なバイアス電圧を印加してフローティングゲート１２へ電子を入れたりフローティングゲート１２から電子を出したりすることにより実現される。
前記誘電体膜１３は、第１酸化膜１３ａ、窒化膜１３ｂ、第２酸化膜１３ｃが積層されたＯＮＯ(Oxide-Nitride-Oxide)構造を持つが、この中でも第１、第２酸化膜１３ａ、１３ｃは、ジクロロシラン（DiChlorosilan：ＳｉＨ２Ｃｌ２）基盤のＣＶＤ(Chemical Vapor Deposition)法で形成している。ところが、ＣＶＤ法で形成されたＣＶＤ酸化膜は、通常のドライ酸化およびウェット酸化によって形成された酸化膜に比べて膜質が低下する。
前記誘電体膜１３は、フラッシュメモリ素子の動作に莫大な影響を及ぼし、特に第１酸化膜１３ａの厚さおよび膜質は、フラッシュメモリ素子の電荷漏洩(charge leakage)および保持(retention)特性に絶対的な影響を及ぼす。
７０ｎｍ以下のデザインルール(design rule)では、フローティングゲート１２間の間隔が１０ｎｍ以下と非常に狭いため、誘電体膜１３が既存の厚さを保つ場合、以後のコントロールゲート用ポリシリコン蒸着の際にフローティングゲート１２の間を完全に充填することが出来なくてボイドＡが誘発される。このようなボイドＡは、後続のゲートエッチング工程でセルの間にポリ残留物(poly residue)を発生させてセル間ブリッジ(bridge)発生の原因となる。
ボイド発生を防止するためには、フローティングゲート１２の間の空間が確保されなければならないので、前記誘電体膜１３を薄く蒸着する必要がある。ところが、前記第１酸化膜１３ａの厚さを減らすと、データ保持(data retention)特性が劣化するという問題点が生じる。
データ保持特性に優れ且つ均一で薄い厚さを有する酸化膜を形成するためには、熱酸化(thermal oxidation)工程を使用することが良い。
一般的な熱酸化工程は、水色反応を誘導するために、水素ガス（Ｈ２）および酸素ガス（Ｏ２）が十分供給される常圧雰囲気(atmospheric pressure)で行っている。このような熱酸化工程を未加工のシリコン基板上に適用する場合には、データ保持特性に優れ且つ薄い厚さを有する酸化膜の形成が可能であるが、未加工のシリコン基板ではなくドープされたポリシリコンからなるフローティングゲート１２上に適用する場合、熱力学的に不安定なフローティングゲート１２の粒界(grain boundary)に沿って過度な酸化が発生するので、データ保持特性に優れ且つ均一で薄い厚さを有する酸化膜を形成することが難しい。
そこで、本発明は、前述した従来の技術の問題点を解決するためのもので、その目的は、電荷保持特性に優れ且つ均一で薄い厚さを有する誘電体膜を形成するためのフラッシュメモリ素子の誘電体膜製造方法を提供することにある。
また、本発明の他の目的は、コントロールゲート用ポリシリコン膜へのボイド発生を防止することにある。
また、本発明の別の目的は、セル間ブリッジの形成を防止することにある。
前記目的を達成するために、本発明の第１の構成は、フローティングゲートの形成された半導体基板を提供する段階と、減圧状態でウェット酸化工程を、酸素よりも水素がたくさん含まれた雰囲気の２００torr以上、且つ７００torr以下の圧力下で行い、前記フローティングゲートを含んだ半導体基板上に薄膜の第１酸化膜を蒸着により形成する段階と、前記第１酸化膜上に窒化膜と第２酸化膜を順次形成し、前記第１酸化膜と前記窒化膜と前記第２酸化膜からなる誘電体膜を形成する段階とを含むことを特徴とするフラッシュメモリ素子の誘電体膜製造方法である。
また、本発明の第２の構成は、フローティングゲートの形成された半導体基板を提供する段階と、減圧状態でウェット酸化工程を、水素よりも酸素がたくさん含まれた雰囲気の０.１torr以上、且つ２００torr以下の圧力下で行い、前記フローティングゲートを含んだ半導体基板上に薄膜の第１酸化膜を蒸着により形成する段階と、前記第１酸化膜上に窒化膜と第２酸化膜を順次形成し、前記第１酸化膜と前記窒化膜と前記第２酸化膜からなる誘電体膜を形成する段階と、を含むことを特徴とするフラッシュメモリ素子の誘電体膜製造方法である。
また、本発明の第３の構成は、フローティングゲートの形成された半導体基板を提供する段階と、減圧状態でラジカル酸化工程を０.１torr以上、且つ１torr以下の圧力で行い、前記フローティングゲートを含んだ半導体基板上に薄膜の第１酸化膜を蒸着により形成する段階と、前記第１酸化膜上に窒化膜と第２酸化膜を順次形成し、前記第１酸化膜と前記窒化膜と前記第２酸化膜からなる誘電体膜を形成する段階と、を含むことを特徴とするフラッシュメモリ素子の誘電体膜製造方法である。
また、本発明の第４の構成は、フローティングゲートの形成された半導体基板を提供する段階と、減圧状態でラジカル酸化工程を、水素よりも酸素がたくさん含まれた雰囲気で行い、前記フローティングゲートを含んだ半導体基板上に薄膜の第１酸化膜を蒸着により形成する段階と、前記第１酸化膜上に窒化膜と第２酸化膜を順次形成し、前記第１酸化膜と前記窒化膜と前記第２酸化膜からなる誘電体膜を形成する段階と、を含むことを特徴とするフラッシュメモリ素子の誘電体膜製造方法である。
好ましくは、前記減圧状態におけるウェット酸化工程を用いる場合、触媒を用いた水分発生装置を使用することを特徴とする。
さらに好ましくは、前記水素対酸素の割合（Ｈ２：Ｏ２）が１：１よりも大きく、且つ１：１５以下であることを特徴とする。
さらに好ましくは、前記水素の量を全体ガスの４０％以下にすることを特徴とする。
好ましくは、前記第１酸化膜を形成する前に、前記フローティングゲートの表面に形成された自然酸化膜を除去するための前処理洗浄工程を行う段階をさらに含むことを特徴とする。
さらに好ましくは、前記前処理洗浄工程の際にＨＦまたはＢＯＥを使用することを特徴とする。
好ましくは、前記誘電体膜の形成後、スチームアニーリング工程を行う段階をさらに含むことを特徴とする。
本発明は、次の効果がある。
（１）電荷保持特性に優れ且つ均一で薄い厚さを有する誘電体膜を形成することができる。（２）電荷保持特性に優れた誘電体膜を形成することができるので、素子の信頼性および生産歩留まりを向上させることができる。（３）誘電体膜を薄い厚さに形成することができるので、コントロールゲート用ポリシリコン膜が埋め立てられる空間を確保することができる。したがって、コントロールゲート用ポリシリコン膜にボイドが発生することをを防止することができる。（４）コントロールゲート用ポリシリコン膜へのボイド発生を防止することができるので、セル間ブリッジの誘発を防止することができる。
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。なお、本発明の範囲は、特許請求の範囲によって理解されるべきである。
図２〜図５は、本発明の一実施例に係るフラッシュメモリ素子の製造工程を示す断面図である。
先ず、図２（ａ）に示すように、半導体基板２０上にスクリーン酸化膜２１を形成し、ウェルイオン注入工程およびしきい値電圧イオン注入工程などの必要なイオン注入工程を行う。
前記スクリーン酸化膜２１を形成する前に、蒸留水に５０：１で希釈されたＨＦとＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）の混合液、または蒸留水に１００：１または３００：１で希釈されたＢＯＥとＳＣ−１の混合液を用いた前処理洗浄工程を行うことが良い。
前記スクリーン酸化膜２１は、ウェットまたはドライ酸化方式を用いて７５０℃〜８００℃の温度で５０Å〜８０Åの厚さに形成する。
その後、前記スクリーン酸化膜２１上にパッド窒化膜２２とハードマスク酸化膜２３を形成する。前記パッド窒化膜２２は、ＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法を用いて形成し、その厚さは以後形成されるフローティングゲートの高さを考慮して１０００Å〜２０００Åにする。
次に、図２（ｂ）に示すように、素子分離領域を定義するために、フォトエッチング工程で前記ハードマスク酸化膜２３をパターニングする。
その後、パターニングされたハードマスク酸化膜２３をエッチングマスクとして前記パッド窒化膜２２と前記スクリーン酸化膜２１と前記半導体基板２０をエッチングしてトレンチ２４を形成し、前記ハードマスク酸化膜２３を除去する。
その次に、前記トレンチ２４の形成された半導体基板２０に０.１torr以上、且つ１torr以下の圧力、８００℃〜８３０℃の温度でＬＰＣＶＤ法によって厚さ１００Å〜２００Åのジクロロシラン（DiChloroSilane:ＳｉＨ２Ｃｌ２）高温酸化膜(Hot Temperature Oxide)(以下、「ＤＣＳ ＨＴＯ酸化膜」という）を蒸着して側壁酸化膜（図示せず）を形成する。
前記側壁酸化膜を形成する前に、蒸留水に５０：１で希釈されたＨＦとＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）の混合液、または蒸留水に１００：１または３００：１で希釈されたＢＯＥとＳＣ−１の混合液を用いた前処理洗浄工程を行うことが良い。
その後、図３（ａ）に示すように、前記トレンチ２４が完全に埋め立てられるように半導体基板２０の全面に素子分離用酸化膜２５を蒸着し、高温のスチームアニーリング工程を行い、前記素子分離用酸化膜２５に自然発生したシーム(seam)およびボイド(void)を除去する。
前記素子分離用酸化膜２５は、高密度プラズマ（High Density Plasma：ＨＤＰ）酸化膜、Ｏ３−ＴＥＯＳ(ＨＡＲＰ：High Aspect Ratio Planarization)酸化膜およびＰＳＺ(Polysilazane)酸化膜のいずれか一つを用いて形成する。
次いで、図３（ｂ）に示すように、前記パッド窒化膜２２をターゲットとして前記素子分離用酸化膜２５をＣＭＰ(Chemical Mechanical Polishing)して前記トレンチ２４内に素子分離膜２５ａを形成する。前記ＣＭＰ工程の際にフローティングゲートの高さを考慮して、ターゲットとなるパッド窒化膜２２の厚さを決定する。
その次に、図３（ｃ）に示すように、リン酸（Ｈ３ＰＯ４）溶液を用いて前記パッド窒化膜２２を除去する。前記パッド窒化膜２２の除去によって、半導体基板２０の表面より突出している素子分離膜２５ａの部分が露出する。このように、半導体基板２０の表面より突出している素子分離膜２５ａの部分を素子分離膜ニップル(nipple)という。
その後、蒸留水に５０：１で希釈されたＨＦとＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）の混合液、または蒸留水に１００：１または３００：１で希釈されたＢＯＥとＳＣ−１の混合液を用いた前処理洗浄工程によって前記スクリーン酸化膜２１を除去する。この際、前記素子分離膜２５ａのニップルも共にエッチングされ、フローティングゲートが形成されるべき空間が確保される。
次に、図４（ａ）に示すように、スクリーン酸化膜２１の除去により露出したアクティブ領域の半導体基板２０上にトンネル酸化膜２６を形成する。
前記トンネル酸化膜２６は、７５０℃〜８００℃の温度でウェット酸化方式で形成する。
前記トンネル酸化膜２６の形成後、半導体基板２０とトンネル酸化膜２６間の界面の欠陥密度を最小化させるためには、温度９００℃〜９１０℃の窒素ガス（Ｎ２）雰囲気で２０分間〜３０分間アニーリング工程を行うことが良い。
あるいは、トンネル酸化膜２６の形成後、９００℃〜１０００℃の温度でＮ２ＯまたはＮＯガスを用いて５分間〜６分間アニーリングを施してトンネル酸化膜２６内のトラップ電荷を除去した後、９００℃〜１０００℃の窒素ガス（Ｎ２）を用いてアニーリングを行って半導体基板２０とトンネル酸化膜２６間の界面の欠陥密度を最小化させる。
前記Ｎ２ＯまたはＮＯガスを用いたアニーリング工程は、前記トンネル酸化膜２６の形成工程とインシチュー(in-situ)で行ってもよく、エクスシチュー(ex-situ)で行っても良い。
その後、０.１torr〜３torrの圧力、４８０℃〜６２０℃の温度でＬＰＣＶＤ法によってＳｉＨ４またはＳｉ２Ｈ６とＰＨ３を用いて、ドープされたポリシリコン膜２７を蒸着する。前記ポリシリコン膜２７のドーピング濃度は、３Ｅ２０atoms／cc〜５Ｅ２０atoms／cc程度とすることが良い。
次に、図４（ｂ）に示すように、前記素子分離膜２５ａが露出するように前記ポリシリコン膜２７をＣＭＰ（Chemical Mechanical Polishing；化学機械的研磨）し、素子分離膜２５ａを介して分離される多数のフローティングゲート２７ａを形成する。
その後、図４（ｃ）に示すように、カップリング比を向上させ且つセル間の干渉(interference)を最小化させるために、前記素子分離膜２５ａのニップルをエッチングする。この際、素子分離膜２５ａの表面がトンネル酸化膜２６より低くならないようにすることが良い。
その次に、ＢＯＮ［（Ｈ２ＳＯ４＋Ｈ２Ｏ２）＋ＢＯＥ＋ＳＣ−１］を用いてポストクリーニング(post cleaning)工程を行い、前記フローティングゲート２７ａの表面に形成される自然酸化膜を除去するために、ＨＦまたはＢＯＥ溶液を用いた前処理洗浄工程を行う。
次いで、図５に示すように、本発明の誘電体膜製造方法を用いて誘電体膜２８を形成する。
本発明に係る誘電体膜の製造方法は、次のとおりである。
図６（ａ）および図６（ｂ）は本発明に係る誘電体膜の製造工程断面図である。先ず、図６（ａ）に示すように、減圧雰囲気状態における酸化工程でフローティングゲート２７ａ上にＤＣＳ ＨＴＯ（DiChloroSilane(SiH2Cl2) High Temperature Oxide）酸化膜を蒸着してフローティングゲート２７ａを含んだ半導体基板上に薄膜の第１酸化膜２８ａを形成する。前記第１酸化膜２８ａを２０Å〜１８０Åの厚さにすることが好ましい。
前記減圧雰囲気状態における酸化工程としては、減圧雰囲気状態におけるウェット酸化工程またはラジカル酸化工程を用いる。
一般的なウェット酸化工程の場合、ヒータタイプ(heater type)またはランプタイプ(ramp type)のトーチ(torch)を用いてＨ２Ｏを生成させるが、減圧状態ではＨ２およびＯ２の量が足りなくて火色反応が発生しないため、酸化反応を誘導することができない。
したがって、本発明では、触媒を用いる水分発生装置（Water Vapor Generator:ＷＶＧ）を利用することにより、微量のＨ２およびＯ２で水色反応を誘導してＨ２Ｏを生成させることができ、０.１torr〜７００torrの低圧でも水色反応が誘導され得るようにして減圧状態におけるウェット酸化工程を可能とする。
前記減圧状態におけるウェット酸化工程は、Ｏ２対比過量のＨ２が含まれた雰囲気の２００torr以上、且つ７００torr以下の圧力下で行い、或いはＨ２：Ｏ２の割合が１：１よりも大きく、且つ１：１５以下であり且つＨ２対比過量のＯ２が含まれた雰囲気の０.１torr以上、且つ２００torr以下の圧力下で行う。
そして、ラジカル酸化工程を用いる場合、水色反応を利用するウェット酸化工程とは異なり活性度の高いラジカル（Ｏ＊、Ｈ＊、ＯＨ＊）を用いて０.１torr以上、且つ１torr以下の急減圧下で酸化膜を形成することにより、Ｈ２対比過量のＯ２を含有した雰囲気が形成できるようにする。この際、Ｈ２の量の割合を全体ガスの４０％以下に維持させることが良い。
このように減圧状態でウェット酸化工程またはラジカル酸化工程を用いる場合、高温でも酸化膜の厚さを薄く制御することが可能なので、熱力学的に不安定なフローティングゲート２７ａの粒界においても電荷保持特性に優れ且つ均一で薄い厚さを有する第１酸化膜２８ａの形成が可能である。
次に、図６（ｂ）に示すように、前記第１酸化膜２８ａ上に厚さ２０Å〜１００Åの窒化膜２８ｂと厚さ２０Å〜１００Åの第２酸化膜２８ｃを順次形成して第１酸化膜２８ａと窒化膜２８ｂと第２酸化膜２８ｃとからなる誘電体膜２８を形成する。
その後、前記誘電体膜２８の緻密化と前記窒化膜２８ｂに存在するピンホール(pin hole)の除去のために、ウェットアニール(wet anneal)工程としてスチームアニーリング工程を行う。
その次に、図５に示すように、０.１torr〜３torrの圧力、４８０℃〜６２０℃の温度でＳｉＨ４またはＳｉ２Ｈ６とＰＨ３を用いてＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition；低圧化学的気相成長）法で全面にコントロールゲート用ポリシリコン膜２９を蒸着し、前記コントロールゲート用ポリシリコン膜２９上にタングステンシリサイド膜（図示せず）を形成する。
前記タングステンシリサイド膜は、低いフッ素（Ｆ）含量と低いポストアニールストレス(post anneal stress)および狭い接着強度を有するＭＳ（ＳｉＨ４）またはＤＣＳ（ＳｉＨ２Ｃｌ２）とＷＦ６との反応を用いて３００℃〜５００℃の温度で形成する。
その後、図面には示していないが、前記タングステンシリサイド膜とコントロールゲート用ポリシリコン膜２９と誘電体膜２８とフローティングゲート２７ａを選択的にパターニングしてゲートを形成する。
本発明の活用例として、特にフラッシュメモリ素子のフローティングゲートとコントロールゲートとの間に形成される誘電体膜の製造方法に適用出来る。
従来の技術に係るフラッシュメモリ素子を示す断面図である。 本発明の一実施例に係るフラッシュメモリ素子の製造工程を示す断面図である。 本発明の一実施例に係るフラッシュメモリ素子の製造工程を示す断面図である。 本発明の一実施例に係るフラッシュメモリ素子の製造工程を示す断面図である。 本発明の一実施例に係るフラッシュメモリ素子の製造工程を示す断面図である。 本発明に係る誘電体膜の製造工程を示す断面図である。
２７ａ フローティングゲート
２８ 誘電体膜
２８ａ 第１酸化膜
２８ｂ 窒化膜
２８ｃ 第２酸化膜

Claims (10)

  1. フローティングゲートの形成された半導体基板を提供する段階と、
    減圧状態でウェット酸化工程を、酸素よりも水素がたくさん含まれた雰囲気の２００torr以上、且つ７００torr以下の圧力下で行い、前記フローティングゲートを含んだ半導体基板上に薄膜の第１酸化膜を蒸着により形成する段階と、
    前記第１酸化膜上に窒化膜と第２酸化膜を順次形成し、前記第１酸化膜と前記窒化膜と前記第２酸化膜からなる誘電体膜を形成する段階と、
    を含むことを特徴とするフラッシュメモリ素子の誘電体膜製造方法。
  2. フローティングゲートの形成された半導体基板を提供する段階と、
    減圧状態でウェット酸化工程を、水素よりも酸素がたくさん含まれた雰囲気の０.１torr以上、且つ２００torr以下の圧力下で行い、前記フローティングゲートを含んだ半導体基板上に薄膜の第１酸化膜を蒸着により形成する段階と、
    前記第１酸化膜上に窒化膜と第２酸化膜を順次形成し、前記第１酸化膜と前記窒化膜と前記第２酸化膜からなる誘電体膜を形成する段階と、
    を含むことを特徴とするフラッシュメモリ素子の誘電体膜製造方法。
  3. フローティングゲートの形成された半導体基板を提供する段階と、
    減圧状態でラジカル酸化工程を０.１torr以上、且つ１torr以下の圧力で行い、前記フローティングゲートを含んだ半導体基板上に薄膜の第１酸化膜を蒸着により形成する段階と、
    前記第１酸化膜上に窒化膜と第２酸化膜を順次形成し、前記第１酸化膜と前記窒化膜と前記第２酸化膜からなる誘電体膜を形成する段階と、
    を含むことを特徴とするフラッシュメモリ素子の誘電体膜製造方法。
  4. フローティングゲートの形成された半導体基板を提供する段階と、
    減圧状態でラジカル酸化工程を、水素よりも酸素がたくさん含まれた雰囲気で行い、前記フローティングゲートを含んだ半導体基板上に薄膜の第１酸化膜を蒸着により形成する段階と、
    前記第１酸化膜上に窒化膜と第２酸化膜を順次形成し、前記第１酸化膜と前記窒化膜と前記第２酸化膜からなる誘電体膜を形成する段階と、
    を含むことを特徴とするフラッシュメモリ素子の誘電体膜製造方法。
  5. 前記減圧状態におけるウェット酸化工程を用いる場合、触媒を用いた水分発生装置を使用することを特徴とする請求項１または請求項２に記載のフラッシュメモリ素子の誘電体膜製造方法。
  6. 前記水素対酸素の割合（Ｈ２：Ｏ２）が１：１よりも大きく、且つ１：１５以下であることを特徴とする請求項２に記載のフラッシュメモリ素子の誘電体膜製造方法。
  7. 前記水素の量を全体ガスの４０％以下にすることを特徴とする請求項４に記載のフラッシュメモリ素子の誘電体膜製造方法。
  8. 前記第１酸化膜を形成する前に、前記フローティングゲートの表面に形成された自然酸化膜を除去するための前処理洗浄工程を行う段階をさらに含むことを特徴とする請求項１〜４のいずれか１項に記載のフラッシュメモリ素子の誘電体膜製造方法。
  9. 前記前処理洗浄工程の際にＨＦまたはＢＯＥを使用することを特徴とする請求項８に記載のフラッシュメモリ素子の誘電体膜製造方法。
  10. 前記誘電体膜の形成後、スチームアニーリング工程を行う段階をさらに含むことを特徴とする請求項１〜４のいずれか１項に記載のフラッシュメモリ素子の誘電体膜製造方法。
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