JP4977855B2 - フラッシュメモリ素子の誘電体膜製造方法 - Google Patents

フラッシュメモリ素子の誘電体膜製造方法 Download PDF

Info

Publication number
JP4977855B2
JP4977855B2 JP2005353309A JP2005353309A JP4977855B2 JP 4977855 B2 JP4977855 B2 JP 4977855B2 JP 2005353309 A JP2005353309 A JP 2005353309A JP 2005353309 A JP2005353309 A JP 2005353309A JP 4977855 B2 JP4977855 B2 JP 4977855B2
Authority
JP
Japan
Prior art keywords
film
oxide film
forming
dielectric film
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2005353309A
Other languages
English (en)
Other versions
JP2007005754A (ja
Inventor
光 ▲チョル▼ 朱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of JP2007005754A publication Critical patent/JP2007005754A/ja
Application granted granted Critical
Publication of JP4977855B2 publication Critical patent/JP4977855B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
    • H01L21/31654—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself
    • H01L21/31658—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe
    • H01L21/31662—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of semiconductor materials, e.g. the body itself by thermal oxidation, e.g. of SiGe of silicon in uncombined form
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)

Description

本発明は、フラッシュメモリ素子の製造方法に係り、特にフラッシュメモリ素子のフローティングゲートとコントロールゲートとの間に形成される誘電体膜の製造方法に関する。
一般に、フラッシュメモリ素子のゲートは、図１に示すように、シリコン基板１０の上部に形成されたトンネル酸化膜１１、フローティングゲート１２、誘電体膜１３およびコントロールゲート１４を含む構造を有する。未説明の図面符号１５は、素子分離膜を示す。
このような構造を持つフラッシュメモリ素子のプログラム(program)、消去(erase)および読み出し(read)動作は、コントロールゲート１４とシリコン基板１０に適切なバイアス電圧を印加してフローティングゲート１２へ電子を入れたりフローティングゲート１２から電子を出したりすることにより実現される。
前記誘電体膜１３は、第１酸化膜１３ａ、窒化膜１３ｂ、第２酸化膜１３ｃが積層されたＯＮＯ(Oxide-Nitride-Oxide)構造を持つが、この中でも第１、第２酸化膜１３ａ、１３ｃは、ジクロロシラン（DiChlorosilan：ＳｉＨ２Ｃｌ２）基盤のＣＶＤ(Chemical Vapor Deposition)法で形成している。ところが、ＣＶＤ法で形成されたＣＶＤ酸化膜は、通常のドライ酸化およびウェット酸化によって形成された酸化膜に比べて膜質が低下する。
前記誘電体膜１３は、フラッシュメモリ素子の動作に莫大な影響を及ぼし、特に第１酸化膜１３ａの厚さおよび膜質は、フラッシュメモリ素子の電荷漏洩(charge leakage)および保持(retention)特性に絶対的な影響を及ぼす。
７０ｎｍ以下のデザインルール(design rule)では、フローティングゲート１２間の間隔が１０ｎｍ以下と非常に狭いため、誘電体膜１３が既存の厚さを保つ場合、以後のコントロールゲート用ポリシリコン蒸着の際にフローティングゲート１２の間を完全に充填することが出来なくてボイドＡが誘発される。このようなボイドＡは、後続のゲートエッチング工程でセルの間にポリ残留物(poly residue)を発生させてセル間ブリッジ(bridge)発生の原因となる。
ボイド発生を防止するためには、フローティングゲート１２の間の空間が確保されなければならないので、前記誘電体膜１３を薄く蒸着する必要がある。ところが、前記第１酸化膜１３ａの厚さを減らすと、データ保持(data retention)特性が劣化するという問題点が生じる。
データ保持特性に優れ且つ均一で薄い厚さを有する酸化膜を形成するためには、熱酸化(thermal oxidation)工程を使用することが良い。
一般的な熱酸化工程は、水色反応を誘導するために、水素ガス（Ｈ２）および酸素ガス（Ｏ２）が十分供給される常圧雰囲気(atmospheric pressure)で行っている。このような熱酸化工程を未加工のシリコン基板上に適用する場合には、データ保持特性に優れ且つ薄い厚さを有する酸化膜の形成が可能であるが、未加工のシリコン基板ではなくドープされたポリシリコンからなるフローティングゲート１２上に適用する場合、熱力学的に不安定なフローティングゲート１２の粒界(grain boundary)に沿って過度な酸化が発生するので、データ保持特性に優れ且つ均一で薄い厚さを有する酸化膜を形成することが難しい。
そこで、本発明は、前述した従来の技術の問題点を解決するためのもので、その目的は、電荷保持特性に優れ且つ均一で薄い厚さを有する誘電体膜を形成するためのフラッシュメモリ素子の誘電体膜製造方法を提供することにある。
また、本発明の他の目的は、コントロールゲート用ポリシリコン膜へのボイド発生を防止することにある。
また、本発明の別の目的は、セル間ブリッジの形成を防止することにある。
前記目的を達成するために、本発明の第１の構成は、フローティングゲートの形成された半導体基板を提供する段階と、減圧状態でウェット酸化工程を、酸素よりも水素がたくさん含まれた雰囲気の２００torr以上、且つ７００torr以下の圧力下で行い、前記フローティングゲートを含んだ半導体基板上に薄膜の第１酸化膜を蒸着により形成する段階と、前記第１酸化膜上に窒化膜と第２酸化膜を順次形成し、前記第１酸化膜と前記窒化膜と前記第２酸化膜からなる誘電体膜を形成する段階とを含むことを特徴とするフラッシュメモリ素子の誘電体膜製造方法である。
また、本発明の第２の構成は、フローティングゲートの形成された半導体基板を提供する段階と、減圧状態でウェット酸化工程を、水素よりも酸素がたくさん含まれた雰囲気の０.１torr以上、且つ２００torr以下の圧力下で行い、前記フローティングゲートを含んだ半導体基板上に薄膜の第１酸化膜を蒸着により形成する段階と、前記第１酸化膜上に窒化膜と第２酸化膜を順次形成し、前記第１酸化膜と前記窒化膜と前記第２酸化膜からなる誘電体膜を形成する段階と、を含むことを特徴とするフラッシュメモリ素子の誘電体膜製造方法である。
また、本発明の第３の構成は、フローティングゲートの形成された半導体基板を提供する段階と、減圧状態でラジカル酸化工程を０.１torr以上、且つ１torr以下の圧力で行い、前記フローティングゲートを含んだ半導体基板上に薄膜の第１酸化膜を蒸着により形成する段階と、前記第１酸化膜上に窒化膜と第２酸化膜を順次形成し、前記第１酸化膜と前記窒化膜と前記第２酸化膜からなる誘電体膜を形成する段階と、を含むことを特徴とするフラッシュメモリ素子の誘電体膜製造方法である。
また、本発明の第４の構成は、フローティングゲートの形成された半導体基板を提供する段階と、減圧状態でラジカル酸化工程を、水素よりも酸素がたくさん含まれた雰囲気で行い、前記フローティングゲートを含んだ半導体基板上に薄膜の第１酸化膜を蒸着により形成する段階と、前記第１酸化膜上に窒化膜と第２酸化膜を順次形成し、前記第１酸化膜と前記窒化膜と前記第２酸化膜からなる誘電体膜を形成する段階と、を含むことを特徴とするフラッシュメモリ素子の誘電体膜製造方法である。
好ましくは、前記減圧状態におけるウェット酸化工程を用いる場合、触媒を用いた水分発生装置を使用することを特徴とする。
さらに好ましくは、前記水素対酸素の割合（Ｈ２：Ｏ２）が１：１よりも大きく、且つ１：１５以下であることを特徴とする。
さらに好ましくは、前記水素の量を全体ガスの４０％以下にすることを特徴とする。
好ましくは、前記第１酸化膜を形成する前に、前記フローティングゲートの表面に形成された自然酸化膜を除去するための前処理洗浄工程を行う段階をさらに含むことを特徴とする。
さらに好ましくは、前記前処理洗浄工程の際にＨＦまたはＢＯＥを使用することを特徴とする。
好ましくは、前記誘電体膜の形成後、スチームアニーリング工程を行う段階をさらに含むことを特徴とする。
本発明は、次の効果がある。
（１）電荷保持特性に優れ且つ均一で薄い厚さを有する誘電体膜を形成することができる。（２）電荷保持特性に優れた誘電体膜を形成することができるので、素子の信頼性および生産歩留まりを向上させることができる。（３）誘電体膜を薄い厚さに形成することができるので、コントロールゲート用ポリシリコン膜が埋め立てられる空間を確保することができる。したがって、コントロールゲート用ポリシリコン膜にボイドが発生することをを防止することができる。（４）コントロールゲート用ポリシリコン膜へのボイド発生を防止することができるので、セル間ブリッジの誘発を防止することができる。
以下、添付図面を参照して本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を完全に知らせるために提供されるものである。なお、本発明の範囲は、特許請求の範囲によって理解されるべきである。
図２〜図５は、本発明の一実施例に係るフラッシュメモリ素子の製造工程を示す断面図である。
先ず、図２（ａ）に示すように、半導体基板２０上にスクリーン酸化膜２１を形成し、ウェルイオン注入工程およびしきい値電圧イオン注入工程などの必要なイオン注入工程を行う。
前記スクリーン酸化膜２１を形成する前に、蒸留水に５０：１で希釈されたＨＦとＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）の混合液、または蒸留水に１００：１または３００：１で希釈されたＢＯＥとＳＣ−１の混合液を用いた前処理洗浄工程を行うことが良い。
前記スクリーン酸化膜２１は、ウェットまたはドライ酸化方式を用いて７５０℃〜８００℃の温度で５０Å〜８０Åの厚さに形成する。
その後、前記スクリーン酸化膜２１上にパッド窒化膜２２とハードマスク酸化膜２３を形成する。前記パッド窒化膜２２は、ＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法を用いて形成し、その厚さは以後形成されるフローティングゲートの高さを考慮して１０００Å〜２０００Åにする。
次に、図２（ｂ）に示すように、素子分離領域を定義するために、フォトエッチング工程で前記ハードマスク酸化膜２３をパターニングする。
その後、パターニングされたハードマスク酸化膜２３をエッチングマスクとして前記パッド窒化膜２２と前記スクリーン酸化膜２１と前記半導体基板２０をエッチングしてトレンチ２４を形成し、前記ハードマスク酸化膜２３を除去する。
その次に、前記トレンチ２４の形成された半導体基板２０に０.１torr以上、且つ１torr以下の圧力、８００℃〜８３０℃の温度でＬＰＣＶＤ法によって厚さ１００Å〜２００Åのジクロロシラン（DiChloroSilane:ＳｉＨ２Ｃｌ２）高温酸化膜(Hot Temperature Oxide)(以下、「ＤＣＳ ＨＴＯ酸化膜」という）を蒸着して側壁酸化膜（図示せず）を形成する。
前記側壁酸化膜を形成する前に、蒸留水に５０：１で希釈されたＨＦとＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）の混合液、または蒸留水に１００：１または３００：１で希釈されたＢＯＥとＳＣ−１の混合液を用いた前処理洗浄工程を行うことが良い。
その後、図３（ａ）に示すように、前記トレンチ２４が完全に埋め立てられるように半導体基板２０の全面に素子分離用酸化膜２５を蒸着し、高温のスチームアニーリング工程を行い、前記素子分離用酸化膜２５に自然発生したシーム(seam)およびボイド(void)を除去する。
前記素子分離用酸化膜２５は、高密度プラズマ（High Density Plasma：ＨＤＰ）酸化膜、Ｏ３−ＴＥＯＳ(ＨＡＲＰ：High Aspect Ratio Planarization)酸化膜およびＰＳＺ(Polysilazane)酸化膜のいずれか一つを用いて形成する。
次いで、図３（ｂ）に示すように、前記パッド窒化膜２２をターゲットとして前記素子分離用酸化膜２５をＣＭＰ(Chemical Mechanical Polishing)して前記トレンチ２４内に素子分離膜２５ａを形成する。前記ＣＭＰ工程の際にフローティングゲートの高さを考慮して、ターゲットとなるパッド窒化膜２２の厚さを決定する。
その次に、図３（ｃ）に示すように、リン酸（Ｈ３ＰＯ４）溶液を用いて前記パッド窒化膜２２を除去する。前記パッド窒化膜２２の除去によって、半導体基板２０の表面より突出している素子分離膜２５ａの部分が露出する。このように、半導体基板２０の表面より突出している素子分離膜２５ａの部分を素子分離膜ニップル(nipple)という。
その後、蒸留水に５０：１で希釈されたＨＦとＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）の混合液、または蒸留水に１００：１または３００：１で希釈されたＢＯＥとＳＣ−１の混合液を用いた前処理洗浄工程によって前記スクリーン酸化膜２１を除去する。この際、前記素子分離膜２５ａのニップルも共にエッチングされ、フローティングゲートが形成されるべき空間が確保される。
次に、図４（ａ）に示すように、スクリーン酸化膜２１の除去により露出したアクティブ領域の半導体基板２０上にトンネル酸化膜２６を形成する。
前記トンネル酸化膜２６は、７５０℃〜８００℃の温度でウェット酸化方式で形成する。
前記トンネル酸化膜２６の形成後、半導体基板２０とトンネル酸化膜２６間の界面の欠陥密度を最小化させるためには、温度９００℃〜９１０℃の窒素ガス（Ｎ２）雰囲気で２０分間〜３０分間アニーリング工程を行うことが良い。
あるいは、トンネル酸化膜２６の形成後、９００℃〜１０００℃の温度でＮ２ＯまたはＮＯガスを用いて５分間〜６分間アニーリングを施してトンネル酸化膜２６内のトラップ電荷を除去した後、９００℃〜１０００℃の窒素ガス（Ｎ２）を用いてアニーリングを行って半導体基板２０とトンネル酸化膜２６間の界面の欠陥密度を最小化させる。
前記Ｎ２ＯまたはＮＯガスを用いたアニーリング工程は、前記トンネル酸化膜２６の形成工程とインシチュー(in-situ)で行ってもよく、エクスシチュー(ex-situ)で行っても良い。
その後、０.１torr〜３torrの圧力、４８０℃〜６２０℃の温度でＬＰＣＶＤ法によってＳｉＨ４またはＳｉ２Ｈ６とＰＨ３を用いて、ドープされたポリシリコン膜２７を蒸着する。前記ポリシリコン膜２７のドーピング濃度は、３Ｅ２０atoms／cc〜５Ｅ２０atoms／cc程度とすることが良い。
次に、図４（ｂ）に示すように、前記素子分離膜２５ａが露出するように前記ポリシリコン膜２７をＣＭＰ（Chemical Mechanical Polishing；化学機械的研磨）し、素子分離膜２５ａを介して分離される多数のフローティングゲート２７ａを形成する。
その後、図４（ｃ）に示すように、カップリング比を向上させ且つセル間の干渉(interference)を最小化させるために、前記素子分離膜２５ａのニップルをエッチングする。この際、素子分離膜２５ａの表面がトンネル酸化膜２６より低くならないようにすることが良い。
その次に、ＢＯＮ［（Ｈ２ＳＯ４＋Ｈ２Ｏ２）＋ＢＯＥ＋ＳＣ−１］を用いてポストクリーニング(post cleaning)工程を行い、前記フローティングゲート２７ａの表面に形成される自然酸化膜を除去するために、ＨＦまたはＢＯＥ溶液を用いた前処理洗浄工程を行う。
次いで、図５に示すように、本発明の誘電体膜製造方法を用いて誘電体膜２８を形成する。
本発明に係る誘電体膜の製造方法は、次のとおりである。
図６（ａ）および図６（ｂ）は本発明に係る誘電体膜の製造工程断面図である。先ず、図６（ａ）に示すように、減圧雰囲気状態における酸化工程でフローティングゲート２７ａ上にＤＣＳ ＨＴＯ（DiChloroSilane(SiH2Cl2) High Temperature Oxide）酸化膜を蒸着してフローティングゲート２７ａを含んだ半導体基板上に薄膜の第１酸化膜２８ａを形成する。前記第１酸化膜２８ａを２０Å〜１８０Åの厚さにすることが好ましい。
前記減圧雰囲気状態における酸化工程としては、減圧雰囲気状態におけるウェット酸化工程またはラジカル酸化工程を用いる。
一般的なウェット酸化工程の場合、ヒータタイプ(heater type)またはランプタイプ(ramp type)のトーチ(torch)を用いてＨ２Ｏを生成させるが、減圧状態ではＨ２およびＯ２の量が足りなくて火色反応が発生しないため、酸化反応を誘導することができない。
したがって、本発明では、触媒を用いる水分発生装置（Water Vapor Generator:ＷＶＧ）を利用することにより、微量のＨ２およびＯ２で水色反応を誘導してＨ２Ｏを生成させることができ、０.１torr〜７００torrの低圧でも水色反応が誘導され得るようにして減圧状態におけるウェット酸化工程を可能とする。
前記減圧状態におけるウェット酸化工程は、Ｏ２対比過量のＨ２が含まれた雰囲気の２００torr以上、且つ７００torr以下の圧力下で行い、或いはＨ２：Ｏ２の割合が１：１よりも大きく、且つ１：１５以下であり且つＨ２対比過量のＯ２が含まれた雰囲気の０.１torr以上、且つ２００torr以下の圧力下で行う。
そして、ラジカル酸化工程を用いる場合、水色反応を利用するウェット酸化工程とは異なり活性度の高いラジカル（Ｏ＊、Ｈ＊、ＯＨ＊）を用いて０.１torr以上、且つ１torr以下の急減圧下で酸化膜を形成することにより、Ｈ２対比過量のＯ２を含有した雰囲気が形成できるようにする。この際、Ｈ２の量の割合を全体ガスの４０％以下に維持させることが良い。
このように減圧状態でウェット酸化工程またはラジカル酸化工程を用いる場合、高温でも酸化膜の厚さを薄く制御することが可能なので、熱力学的に不安定なフローティングゲート２７ａの粒界においても電荷保持特性に優れ且つ均一で薄い厚さを有する第１酸化膜２８ａの形成が可能である。
次に、図６（ｂ）に示すように、前記第１酸化膜２８ａ上に厚さ２０Å〜１００Åの窒化膜２８ｂと厚さ２０Å〜１００Åの第２酸化膜２８ｃを順次形成して第１酸化膜２８ａと窒化膜２８ｂと第２酸化膜２８ｃとからなる誘電体膜２８を形成する。
その後、前記誘電体膜２８の緻密化と前記窒化膜２８ｂに存在するピンホール(pin hole)の除去のために、ウェットアニール(wet anneal)工程としてスチームアニーリング工程を行う。
その次に、図５に示すように、０.１torr〜３torrの圧力、４８０℃〜６２０℃の温度でＳｉＨ４またはＳｉ２Ｈ６とＰＨ３を用いてＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition；低圧化学的気相成長）法で全面にコントロールゲート用ポリシリコン膜２９を蒸着し、前記コントロールゲート用ポリシリコン膜２９上にタングステンシリサイド膜（図示せず）を形成する。
前記タングステンシリサイド膜は、低いフッ素（Ｆ）含量と低いポストアニールストレス(post anneal stress)および狭い接着強度を有するＭＳ（ＳｉＨ４）またはＤＣＳ（ＳｉＨ２Ｃｌ２）とＷＦ６との反応を用いて３００℃〜５００℃の温度で形成する。
その後、図面には示していないが、前記タングステンシリサイド膜とコントロールゲート用ポリシリコン膜２９と誘電体膜２８とフローティングゲート２７ａを選択的にパターニングしてゲートを形成する。
本発明の活用例として、特にフラッシュメモリ素子のフローティングゲートとコントロールゲートとの間に形成される誘電体膜の製造方法に適用出来る。
従来の技術に係るフラッシュメモリ素子を示す断面図である。 本発明の一実施例に係るフラッシュメモリ素子の製造工程を示す断面図である。 本発明の一実施例に係るフラッシュメモリ素子の製造工程を示す断面図である。 本発明の一実施例に係るフラッシュメモリ素子の製造工程を示す断面図である。 本発明の一実施例に係るフラッシュメモリ素子の製造工程を示す断面図である。 本発明に係る誘電体膜の製造工程を示す断面図である。
２７ａ フローティングゲート
２８ 誘電体膜
２８ａ 第１酸化膜
２８ｂ 窒化膜
２８ｃ 第２酸化膜

Claims (10)

  1. フローティングゲートの形成された半導体基板を提供する段階と、
    減圧状態でウェット酸化工程を、酸素よりも水素がたくさん含まれた雰囲気の２００torr以上、且つ７００torr以下の圧力下で行い、前記フローティングゲートを含んだ半導体基板上に薄膜の第１酸化膜を蒸着により形成する段階と、
    前記第１酸化膜上に窒化膜と第２酸化膜を順次形成し、前記第１酸化膜と前記窒化膜と前記第２酸化膜からなる誘電体膜を形成する段階と、
    を含むことを特徴とするフラッシュメモリ素子の誘電体膜製造方法。
  2. フローティングゲートの形成された半導体基板を提供する段階と、
    減圧状態でウェット酸化工程を、水素よりも酸素がたくさん含まれた雰囲気の０.１torr以上、且つ２００torr以下の圧力下で行い、前記フローティングゲートを含んだ半導体基板上に薄膜の第１酸化膜を蒸着により形成する段階と、
    前記第１酸化膜上に窒化膜と第２酸化膜を順次形成し、前記第１酸化膜と前記窒化膜と前記第２酸化膜からなる誘電体膜を形成する段階と、
    を含むことを特徴とするフラッシュメモリ素子の誘電体膜製造方法。
  3. フローティングゲートの形成された半導体基板を提供する段階と、
    減圧状態でラジカル酸化工程を０.１torr以上、且つ１torr以下の圧力で行い、前記フローティングゲートを含んだ半導体基板上に薄膜の第１酸化膜を蒸着により形成する段階と、
    前記第１酸化膜上に窒化膜と第２酸化膜を順次形成し、前記第１酸化膜と前記窒化膜と前記第２酸化膜からなる誘電体膜を形成する段階と、
    を含むことを特徴とするフラッシュメモリ素子の誘電体膜製造方法。
  4. フローティングゲートの形成された半導体基板を提供する段階と、
    減圧状態でラジカル酸化工程を、水素よりも酸素がたくさん含まれた雰囲気で行い、前記フローティングゲートを含んだ半導体基板上に薄膜の第１酸化膜を蒸着により形成する段階と、
    前記第１酸化膜上に窒化膜と第２酸化膜を順次形成し、前記第１酸化膜と前記窒化膜と前記第２酸化膜からなる誘電体膜を形成する段階と、
    を含むことを特徴とするフラッシュメモリ素子の誘電体膜製造方法。
  5. 前記減圧状態におけるウェット酸化工程を用いる場合、触媒を用いた水分発生装置を使用することを特徴とする請求項１または請求項２に記載のフラッシュメモリ素子の誘電体膜製造方法。
  6. 前記水素対酸素の割合（Ｈ２：Ｏ２）が１：１よりも大きく、且つ１：１５以下であることを特徴とする請求項２に記載のフラッシュメモリ素子の誘電体膜製造方法。
  7. 前記水素の量を全体ガスの４０％以下にすることを特徴とする請求項４に記載のフラッシュメモリ素子の誘電体膜製造方法。
  8. 前記第１酸化膜を形成する前に、前記フローティングゲートの表面に形成された自然酸化膜を除去するための前処理洗浄工程を行う段階をさらに含むことを特徴とする請求項１〜４のいずれか１項に記載のフラッシュメモリ素子の誘電体膜製造方法。
  9. 前記前処理洗浄工程の際にＨＦまたはＢＯＥを使用することを特徴とする請求項８に記載のフラッシュメモリ素子の誘電体膜製造方法。
  10. 前記誘電体膜の形成後、スチームアニーリング工程を行う段階をさらに含むことを特徴とする請求項１〜４のいずれか１項に記載のフラッシュメモリ素子の誘電体膜製造方法。
JP2005353309A 2005-06-24 2005-12-07 フラッシュメモリ素子の誘電体膜製造方法 Expired - Fee Related JP4977855B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2005-0054977 2005-06-24
KR1020050054977A KR100673242B1 (ko) 2005-06-24 2005-06-24 플래쉬 메모리 소자의 유전체막 제조방법

Publications (2)

Publication Number Publication Date
JP2007005754A JP2007005754A (ja) 2007-01-11
JP4977855B2 true JP4977855B2 (ja) 2012-07-18

Family

ID=37568061

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005353309A Expired - Fee Related JP4977855B2 (ja) 2005-06-24 2005-12-07 フラッシュメモリ素子の誘電体膜製造方法

Country Status (4)

Country Link
US (1) US7393744B2 (ja)
JP (1) JP4977855B2 (ja)
KR (1) KR100673242B1 (ja)
CN (1) CN100468659C (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100645195B1 (ko) * 2005-03-10 2006-11-10 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR100799024B1 (ko) * 2006-06-29 2008-01-28 주식회사 하이닉스반도체 낸드 플래시 메모리 소자의 제조방법
KR100953064B1 (ko) 2007-06-28 2010-04-13 주식회사 하이닉스반도체 비휘발성 메모리 소자의 제조 방법
KR20090078165A (ko) * 2008-01-14 2009-07-17 주식회사 하이닉스반도체 플래시 메모리 소자의 형성 방법
KR101858521B1 (ko) * 2011-06-13 2018-06-28 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0955485A (ja) * 1995-08-14 1997-02-25 Sony Corp 半導体装置の製造方法
US5840607A (en) * 1996-10-11 1998-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming undoped/in-situ doped/undoped polysilicon sandwich for floating gate application
JPH11162977A (ja) * 1997-11-28 1999-06-18 Tadahiro Omi シリコン酸化膜の形成方法
US6074917A (en) * 1998-06-16 2000-06-13 Advanced Micro Devices, Inc. LPCVD oxide and RTA for top oxide of ONO film to improve reliability for flash memory devices
JP3875455B2 (ja) * 1999-04-28 2007-01-31 株式会社東芝 半導体装置の製造方法
JP4200618B2 (ja) * 1999-12-27 2008-12-24 ソニー株式会社 半導体膜形成方法及び薄膜半導体装置の製造方法
JP2001274154A (ja) * 2000-01-18 2001-10-05 Applied Materials Inc 成膜方法、成膜装置、半導体装置及びその製造方法
JP4109118B2 (ja) * 2001-03-12 2008-07-02 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP2003086716A (ja) * 2001-09-11 2003-03-20 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置及びその製造方法
JP3775500B2 (ja) * 2002-03-12 2006-05-17 ソニー株式会社 半導体薄膜の形成方法及びその装置、並びに触媒ノズル
JP3759075B2 (ja) * 2002-06-26 2006-03-22 京セラ株式会社 Ｃａｔ−ＰＥＣＶＤ法、それを用いて形成した膜、その膜を備えた薄膜デバイス、および膜処理システム
KR100458767B1 (ko) * 2002-07-04 2004-12-03 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 형성 방법
KR100537277B1 (ko) * 2002-11-27 2005-12-19 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100471575B1 (ko) * 2002-12-26 2005-03-10 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
JP3964828B2 (ja) 2003-05-26 2007-08-22 株式会社東芝 半導体装置
KR100497474B1 (ko) * 2003-06-20 2005-07-01 주식회사 하이닉스반도체 반도체소자의 게이트전극 형성방법
JP3965167B2 (ja) 2003-07-04 2007-08-29 東京エレクトロン株式会社 熱処理方法及び熱処理装置
KR100541157B1 (ko) * 2004-02-23 2006-01-10 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR100596484B1 (ko) * 2004-05-31 2006-07-03 삼성전자주식회사 유전막 형성 방법 및 이를 이용한 불휘발성 메모리 장치의제조방법

Also Published As

Publication number Publication date
US20060292794A1 (en) 2006-12-28
CN100468659C (zh) 2009-03-11
CN1885510A (zh) 2006-12-27
JP2007005754A (ja) 2007-01-11
KR20060135219A (ko) 2006-12-29
US7393744B2 (en) 2008-07-01
KR100673242B1 (ko) 2007-01-22

Similar Documents

Publication Publication Date Title
JP4174302B2 (ja) フラッシュメモリセルの製造方法
US6943075B2 (en) Method for manufacturing flash memory device
KR100829600B1 (ko) 비휘발성 메모리 장치의 제조 방법
JP2003197787A (ja) フラッシュメモリセル及びその製造方法
KR100537277B1 (ko) 반도체 소자의 제조 방법
JP4977855B2 (ja) フラッシュメモリ素子の誘電体膜製造方法
JP2006108605A (ja) フラッシュメモリ素子のウォール酸化膜形成方法及び素子分離膜形成方法
KR100596484B1 (ko) 유전막 형성 방법 및 이를 이용한 불휘발성 메모리 장치의제조방법
KR20070002304A (ko) 반도체 소자의 트렌치 소자분리막 형성방법
JP4992012B2 (ja) フラッシュメモリ素子の製造方法
JP2007311721A (ja) 半導体装置
US20080227268A1 (en) Method of forming an isolation layer in a semiconductor memory device
KR100745954B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100829612B1 (ko) 박막 형성 방법 및 전하 트랩형 비휘발성 메모리 장치의제조 방법.
US7132328B2 (en) Method of manufacturing flash memory device
KR20070039645A (ko) 불 휘발성 메모리 장치의 플로팅 게이트 형성 방법
KR20060135221A (ko) 플래시 메모리 소자의 셀 제조방법
KR100482760B1 (ko) 플래시 메모리 소자의 제조 방법
KR100607345B1 (ko) 플래쉬 메모리 소자의 제조방법
KR100854896B1 (ko) 플래시 메모리 소자의 제조 방법
KR20030044146A (ko) 플래쉬 메모리 셀의 제조방법
KR20030043499A (ko) 플래쉬 메모리 셀의 제조방법
KR20060117431A (ko) 반도체 소자의 소자 분리막 형성 방법
KR100623339B1 (ko) 비휘발성 메모리 소자의 제조 방법
KR20070050512A (ko) 비휘발성 메모리 장치의 제조 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20081006

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110810

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110816

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111104

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120217

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120306

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120322

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150427

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees