JPH0955485A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0955485A JPH0955485A JP7207238A JP20723895A JPH0955485A JP H0955485 A JPH0955485 A JP H0955485A JP 7207238 A JP7207238 A JP 7207238A JP 20723895 A JP20723895 A JP 20723895A JP H0955485 A JPH0955485 A JP H0955485A
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- oxide film
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Abstract
(57)【要約】
【課題】 従来の熱酸化法では困難だったＯＮＯ膜のボ
トム酸化膜を薄く制御性よく形成するために、ＣＶＤ法
を用い、その後に絶縁特性を向上させる。 【解決手段】 ＯＮＯ膜の下層側酸化シリコン膜を化学
的気相成長法により成膜し（Ｓ2)、酸化窒素の雰囲気ガ
ス中で熱処理することにより酸窒化した後（Ｓ 3)、ＯＮ
Ｏ膜の中間窒化シリコン膜を成膜する（Ｓ4)。この製法
は、フローティングゲートを有する半導体装置における
コントロールゲートとの間の中間絶縁膜の形成に好適で
ある。下層側酸化シリコン膜としては、高温化学的気相
成長酸化膜が好ましく、酸窒化の温度は、８００〜１１
００℃が好ましい。また、酸窒化工程（Ｓ3)では、雰囲
気ガスの酸化窒素を窒素で希釈して用いることもでき
る。
トム酸化膜を薄く制御性よく形成するために、ＣＶＤ法
を用い、その後に絶縁特性を向上させる。 【解決手段】 ＯＮＯ膜の下層側酸化シリコン膜を化学
的気相成長法により成膜し（Ｓ2)、酸化窒素の雰囲気ガ
ス中で熱処理することにより酸窒化した後（Ｓ 3)、ＯＮ
Ｏ膜の中間窒化シリコン膜を成膜する（Ｓ4)。この製法
は、フローティングゲートを有する半導体装置における
コントロールゲートとの間の中間絶縁膜の形成に好適で
ある。下層側酸化シリコン膜としては、高温化学的気相
成長酸化膜が好ましく、酸窒化の温度は、８００〜１１
００℃が好ましい。また、酸窒化工程（Ｓ3)では、雰囲
気ガスの酸化窒素を窒素で希釈して用いることもでき
る。
Description
【０００１】
【発明の属する技術分野】本発明は、いわゆるＯＮＯ膜
を含む半導体装置の製造方法に係り、とくに、絶縁特性
に優れた良質のボトム酸化膜を薄く制御性よく形成する
ための成膜技術に関する。
を含む半導体装置の製造方法に係り、とくに、絶縁特性
に優れた良質のボトム酸化膜を薄く制御性よく形成する
ための成膜技術に関する。
【０００２】
【従来の技術】従来から、半導体装置の導電層間に高い
容量結合が求められる場合、その間の絶縁膜として、薄
くても良好な絶縁特性を有するトップ酸化膜／中間窒化
膜／ボトム酸化膜の積層膜（ＯＮＯ膜）が用いられてい
る。
容量結合が求められる場合、その間の絶縁膜として、薄
くても良好な絶縁特性を有するトップ酸化膜／中間窒化
膜／ボトム酸化膜の積層膜（ＯＮＯ膜）が用いられてい
る。
【０００３】たとえば、ＥＰＲＯＭ，Ｅ2 ＰＲＯＭ，フ
ラッシュ型Ｅ2 ＰＲＯＭ等のフローティングゲートを有
する半導体装置においては、フローティングゲートとコ
ントロールゲートとの中間絶縁膜に、このＯＮＯ膜を採
用することが多い。一般に、これら半導体メモリでは、
中間絶縁膜として誘電率の高い膜を出来るだけ薄く成膜
すると、両ゲート間のカップリング容量が大きくなり、
これにより読み出し／書き込み特性，オン電流などのメ
モリ特性が向上する。ＯＮＯ膜では、比較的に誘電率の
高い窒化シリコン膜を用いるとともに、単層の窒化シリ
コン膜を薄く成膜しただけではリーク電流が増加するこ
とから、その上下のゲート電極側に絶縁特性に優れた良
質な酸化シリコン膜を薄く介在させて薄膜化・高容量化
を実現している。
ラッシュ型Ｅ2 ＰＲＯＭ等のフローティングゲートを有
する半導体装置においては、フローティングゲートとコ
ントロールゲートとの中間絶縁膜に、このＯＮＯ膜を採
用することが多い。一般に、これら半導体メモリでは、
中間絶縁膜として誘電率の高い膜を出来るだけ薄く成膜
すると、両ゲート間のカップリング容量が大きくなり、
これにより読み出し／書き込み特性，オン電流などのメ
モリ特性が向上する。ＯＮＯ膜では、比較的に誘電率の
高い窒化シリコン膜を用いるとともに、単層の窒化シリ
コン膜を薄く成膜しただけではリーク電流が増加するこ
とから、その上下のゲート電極側に絶縁特性に優れた良
質な酸化シリコン膜を薄く介在させて薄膜化・高容量化
を実現している。
【０００４】とくに、ボトム酸化膜は、メモリの電荷保
持特性を向上させる観点からも、極く薄い良質な酸化膜
とする必要がある。このため、従来の半導体装置の製造
方法では、フローティングゲートとなる下地ポリシリコ
ン膜の表面を高温で熱酸化することにより、ボトム酸化
膜を形成していた。
持特性を向上させる観点からも、極く薄い良質な酸化膜
とする必要がある。このため、従来の半導体装置の製造
方法では、フローティングゲートとなる下地ポリシリコ
ン膜の表面を高温で熱酸化することにより、ボトム酸化
膜を形成していた。
【０００５】
【発明が解決しようとする課題】しかし、近年のメモリ
・トランジスタの縮小化・低電源電圧化にともない、Ｏ
ＮＯ膜の薄膜化が求められている。そのため、ボトム酸
化膜についても薄膜化しなければならないが、上記した
従来の製法では、下地のポリシリコン膜は導電性を高め
るための不純物が導入されて酸化されやすく、このため
ボトム酸化膜を薄く制御性よく成膜することが難しくな
ってきた。
・トランジスタの縮小化・低電源電圧化にともない、Ｏ
ＮＯ膜の薄膜化が求められている。そのため、ボトム酸
化膜についても薄膜化しなければならないが、上記した
従来の製法では、下地のポリシリコン膜は導電性を高め
るための不純物が導入されて酸化されやすく、このため
ボトム酸化膜を薄く制御性よく成膜することが難しくな
ってきた。
【０００６】たとえば、０．４μｍルールのフラッシュ
型Ｅ2 ＰＲＯＭでは、ボトム酸化膜を熱酸化法により１
０ｎｍ形成する。これは、９００℃のドライＯ2 雰囲気
中で僅か４分ほどの酸化であり、ベアシリコン基板上で
は５ｎｍほどの極く薄い膜形成であることから、酸化炉
出し入れ時間やポリシリコン膜の不純物濃度等の影響が
大きくなり、これによる面内あるいは成膜ごとの膜厚の
バラツキが無視できないものとなってきた。
型Ｅ2 ＰＲＯＭでは、ボトム酸化膜を熱酸化法により１
０ｎｍ形成する。これは、９００℃のドライＯ2 雰囲気
中で僅か４分ほどの酸化であり、ベアシリコン基板上で
は５ｎｍほどの極く薄い膜形成であることから、酸化炉
出し入れ時間やポリシリコン膜の不純物濃度等の影響が
大きくなり、これによる面内あるいは成膜ごとの膜厚の
バラツキが無視できないものとなってきた。
【０００７】また、ボトム酸化膜の熱酸化時には、フロ
ーティングゲート表面に無数の突起が成長し（例えば、
谷口編「シリコン熱酸化膜とその界面」（REALIZE IN
C.)１８５〜１８７頁参照）、これがボトム酸化膜の薄
膜化にともなって、その絶縁性を著しく阻害する要因と
なってきた。この突起成長の現象は、ポリシリコン膜を
構成する無数のグレインに熱酸化時の熱膨張により応力
がかかると、グレイン境界に沿ってシリコン原子が移動
し、とくに小さなグレイン表面側にシリコンの突起が成
長するためと説明されている。そして、この突起成長が
生じた熱酸化膜では、結晶シリコンはグレイン境界部分
に比べ酸化されにくいことから突起部分の酸化膜が薄く
形成されており、また膜応力が偏在して局所的に電界集
中しやすくなって、絶縁耐圧の低下を招くと考えられ
る。
ーティングゲート表面に無数の突起が成長し（例えば、
谷口編「シリコン熱酸化膜とその界面」（REALIZE IN
C.)１８５〜１８７頁参照）、これがボトム酸化膜の薄
膜化にともなって、その絶縁性を著しく阻害する要因と
なってきた。この突起成長の現象は、ポリシリコン膜を
構成する無数のグレインに熱酸化時の熱膨張により応力
がかかると、グレイン境界に沿ってシリコン原子が移動
し、とくに小さなグレイン表面側にシリコンの突起が成
長するためと説明されている。そして、この突起成長が
生じた熱酸化膜では、結晶シリコンはグレイン境界部分
に比べ酸化されにくいことから突起部分の酸化膜が薄く
形成されており、また膜応力が偏在して局所的に電界集
中しやすくなって、絶縁耐圧の低下を招くと考えられ
る。
【０００８】一方、この熱酸化に起因した制御性や突起
成長の問題を回避するために、近年、ボトム酸化膜の成
膜に化学的気相成長法（ＣＶＤ：Chemical Vapor Depos
ition)を用いた学会発表も見られるようになったが（例
えば、’９４秋応用物理学会論文集，１９ａ−ＺＣ−１
０，６０８頁）、ＣＶＤ酸化膜は熱酸化膜に比べ多孔質
で欠陥も多く、これを介してのリーク電流も大きいとい
った以前からの課題は未だ解決されていない。かといっ
て、その上に熱酸化膜を被膜したのでは、膜全体が厚く
なり薄膜化が図れない。
成長の問題を回避するために、近年、ボトム酸化膜の成
膜に化学的気相成長法（ＣＶＤ：Chemical Vapor Depos
ition)を用いた学会発表も見られるようになったが（例
えば、’９４秋応用物理学会論文集，１９ａ−ＺＣ−１
０，６０８頁）、ＣＶＤ酸化膜は熱酸化膜に比べ多孔質
で欠陥も多く、これを介してのリーク電流も大きいとい
った以前からの課題は未だ解決されていない。かといっ
て、その上に熱酸化膜を被膜したのでは、膜全体が厚く
なり薄膜化が図れない。
【０００９】本発明は、このような実状に鑑みてなさ
れ、ＯＮＯ膜のボトム酸化膜を薄く制御性よく形成する
ためにＣＶＤ法を用いた場合でも、その成膜後に絶縁特
性を向上させることができる半導体装置の製造方法を提
供することを目的とする。
れ、ＯＮＯ膜のボトム酸化膜を薄く制御性よく形成する
ためにＣＶＤ法を用いた場合でも、その成膜後に絶縁特
性を向上させることができる半導体装置の製造方法を提
供することを目的とする。
【００１０】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
半導体装置の製造方法は、ＯＮＯ膜の下層側酸化シリコ
ン膜（ボトム酸化膜）をＣＶＤ法により成膜する工程
と、成膜したボトム酸化膜を酸化窒素の雰囲気ガス中で
熱処理することにより酸窒化する工程と、酸窒化したボ
トム酸化膜上に、前記ＯＮＯ膜の中間窒化シリコン膜を
成膜する工程とを含むことを特徴とする。この製法は、
フローティングゲートを有する半導体装置におけるフロ
ーティングゲートとコントロールゲートとの間の中間絶
縁膜の形成に適用できる。これにより、中間絶縁膜を薄
くして両ゲート間のカップリング容量を向上できる。
点を解決し、上述した目的を達成するために、本発明の
半導体装置の製造方法は、ＯＮＯ膜の下層側酸化シリコ
ン膜（ボトム酸化膜）をＣＶＤ法により成膜する工程
と、成膜したボトム酸化膜を酸化窒素の雰囲気ガス中で
熱処理することにより酸窒化する工程と、酸窒化したボ
トム酸化膜上に、前記ＯＮＯ膜の中間窒化シリコン膜を
成膜する工程とを含むことを特徴とする。この製法は、
フローティングゲートを有する半導体装置におけるフロ
ーティングゲートとコントロールゲートとの間の中間絶
縁膜の形成に適用できる。これにより、中間絶縁膜を薄
くして両ゲート間のカップリング容量を向上できる。
【００１１】最初の酸化シリコン膜の成膜工程では、Ｃ
ＶＤ法を用いていることから、極く薄いボトム酸化膜が
制御性よく成膜される。すなわち、一般にＣＶＤ法では
６５０〜８００℃程度と比較的に低い温度で行うことか
ら、下地が酸化されやすい場合であっても、これによる
見かけ上のデポレートの増大（増速酸化）の心配がな
い。また、成膜速度も０．２ｎｍ／ｍｉｎ程度以下に抑
えることができることから、膜厚の制御性が高い。
ＶＤ法を用いていることから、極く薄いボトム酸化膜が
制御性よく成膜される。すなわち、一般にＣＶＤ法では
６５０〜８００℃程度と比較的に低い温度で行うことか
ら、下地が酸化されやすい場合であっても、これによる
見かけ上のデポレートの増大（増速酸化）の心配がな
い。また、成膜速度も０．２ｎｍ／ｍｉｎ程度以下に抑
えることができることから、膜厚の制御性が高い。
【００１２】とくに、下地がポリシリコン膜である場
合、不純物濃度の違いで増速酸化のされかたが異なるこ
とがあるが、ＣＶＤ法では、これによるボトム酸化膜厚
のばらつきがない。さらに、先に説明した突起成長の問
題も回避できる。次の酸窒化工程では、酸化窒素（Ｎ2
Ｏ）雰囲気でのアニールが施され、ＣＶＤ酸化膜の絶縁
特性が向上する。このメカニズムについては、必ずしも
明らかではないが、下地のポリシリコン膜等とＣＶＤ酸
化膜との界面が滑らかにつながり、欠陥などが除去され
るためと考えられる。なお、Ｎ2 Ｏには酸素が含まれ、
この酸窒化アニール中に酸化され得るとはいえ、その酸
化レートは極めて遅くボトム酸化膜の膜厚に与える影響
は少ない。
合、不純物濃度の違いで増速酸化のされかたが異なるこ
とがあるが、ＣＶＤ法では、これによるボトム酸化膜厚
のばらつきがない。さらに、先に説明した突起成長の問
題も回避できる。次の酸窒化工程では、酸化窒素（Ｎ2
Ｏ）雰囲気でのアニールが施され、ＣＶＤ酸化膜の絶縁
特性が向上する。このメカニズムについては、必ずしも
明らかではないが、下地のポリシリコン膜等とＣＶＤ酸
化膜との界面が滑らかにつながり、欠陥などが除去され
るためと考えられる。なお、Ｎ2 Ｏには酸素が含まれ、
この酸窒化アニール中に酸化され得るとはいえ、その酸
化レートは極めて遅くボトム酸化膜の膜厚に与える影響
は少ない。
【００１３】この酸窒化工程におけるアニールは、８０
０〜１１００℃の温度で行うことが好ましい。なぜな
ら、８００℃以下では酸窒化が余り進まず上記した酸窒
化の効果が得られないし、１１００℃を越えると、たと
えばフローティングゲート下のゲート酸化膜の耐圧が低
下する等、デバイスに与える影響が懸念されるからであ
る。
０〜１１００℃の温度で行うことが好ましい。なぜな
ら、８００℃以下では酸窒化が余り進まず上記した酸窒
化の効果が得られないし、１１００℃を越えると、たと
えばフローティングゲート下のゲート酸化膜の耐圧が低
下する等、デバイスに与える影響が懸念されるからであ
る。
【００１４】酸窒化工程の雰囲気ガスは、純Ｎ2 Ｏのほ
か、これを窒素（Ｎ2 ）で希釈して用いてもよい。これ
により、Ｎ2 Ｏ中の酸素濃度比が低減されて酸化レート
が更に遅くなり、この意味から好ましい。ボトム酸化膜
として、高温化学的気相成長酸化膜（ＨＴＯ; High Tem
peraturechemical vapor deposited Oxide)を用いる
と、さらに好ましい。なぜなら、この高温ＣＶＤでは、
熱酸化に比べると低温で成膜できて（一般に８００℃前
後）上記した増速酸化や突起成長の心配が殆どなく、ま
たデポレートも０．２ｎｍ／ｍｉｎが達成されているこ
とから薄膜化に適しており、しかも被覆性がよい良質な
ＨＴＯ膜が得られるからである。
か、これを窒素（Ｎ2 ）で希釈して用いてもよい。これ
により、Ｎ2 Ｏ中の酸素濃度比が低減されて酸化レート
が更に遅くなり、この意味から好ましい。ボトム酸化膜
として、高温化学的気相成長酸化膜（ＨＴＯ; High Tem
peraturechemical vapor deposited Oxide)を用いる
と、さらに好ましい。なぜなら、この高温ＣＶＤでは、
熱酸化に比べると低温で成膜できて（一般に８００℃前
後）上記した増速酸化や突起成長の心配が殆どなく、ま
たデポレートも０．２ｎｍ／ｍｉｎが達成されているこ
とから薄膜化に適しており、しかも被覆性がよい良質な
ＨＴＯ膜が得られるからである。
【００１５】
【本発明の実施の形態】本発明の半導体装置の製造方法
は、ＯＮＯ膜を含む半導体装置に好適に実施できる。こ
の半導体装置として、たとえば、ＥＰＲＯＭ，Ｅ2 ＰＲ
ＯＭ，フラッシュ型Ｅ2 ＰＲＯＭ等があり、この場合の
ＯＮＯ膜は、フローティングゲートとコントロールゲー
トとの中間絶縁膜である。また、本発明は他の半導体装
置、たとえばＤＲＡＭなどのキャパシタの製法にも適用
可能である。この場合のＯＮＯ膜は、上下の金属電極間
に挿入されるキャパシタ膜を構成する。
は、ＯＮＯ膜を含む半導体装置に好適に実施できる。こ
の半導体装置として、たとえば、ＥＰＲＯＭ，Ｅ2 ＰＲ
ＯＭ，フラッシュ型Ｅ2 ＰＲＯＭ等があり、この場合の
ＯＮＯ膜は、フローティングゲートとコントロールゲー
トとの中間絶縁膜である。また、本発明は他の半導体装
置、たとえばＤＲＡＭなどのキャパシタの製法にも適用
可能である。この場合のＯＮＯ膜は、上下の金属電極間
に挿入されるキャパシタ膜を構成する。
【００１６】以下、本発明に係る半導体装置の製造方法
を、フラッシュ型Ｅ2 ＰＲＯＭに適用し図１〜３に表し
た一実施例にもとづいて詳細に説明する。ここで図１に
は、本発明の一実施例に係るフラッシュ型Ｅ2 ＰＲＯＭ
の製造工程の一部を抜き出したフロー図を示す。また、
図２には同実施例に係るフラッシュ型Ｅ2 ＰＲＯＭのメ
モリ・トランジスタ周りを示す概略断面構造図、図３に
は同実施例のフラッシュ型Ｅ2 ＰＲＯＭの製造過程を示
す要部概略断面図をそれぞれ示す。
を、フラッシュ型Ｅ2 ＰＲＯＭに適用し図１〜３に表し
た一実施例にもとづいて詳細に説明する。ここで図１に
は、本発明の一実施例に係るフラッシュ型Ｅ2 ＰＲＯＭ
の製造工程の一部を抜き出したフロー図を示す。また、
図２には同実施例に係るフラッシュ型Ｅ2 ＰＲＯＭのメ
モリ・トランジスタ周りを示す概略断面構造図、図３に
は同実施例のフラッシュ型Ｅ2 ＰＲＯＭの製造過程を示
す要部概略断面図をそれぞれ示す。
【００１７】本発明に係る製法の説明に先立ち、まず、
本実施例に係るフラッシュ型Ｅ2 ＰＲＯＭの構造につい
て、簡単に説明する。図２中、符号２は、たとえば単結
晶シリコンウェーハからなる半導体基板を示し、符号４
はフラッシュ型Ｅ2 ＰＲＯＭのメモリ・トランジスタを
示す。この半導体基板４は、とくに図示しないが、これ
を部分的に酸化することにより、選択酸化領域（ＬＯＣ
ＯＳ）と、そのＬＯＣＯＳ以外の領域で、このメモリ・
トランジスタ４などの素子が作り込まれるアクティブ領
域とに区分されている。半導体基板２は、メモリ・トラ
ンジスタ４としてｎｐｎトランジスタを形成する場合に
はｐ型でありｐ型の不純物がドープされ、ｐｎｐトラン
ジスタを形成する場合には、その逆導電型となるｎ型の
不純物がドープされる。以下の実施例の説明では、ｎｐ
ｎトランジスタを形成する場合を例として説明するが、
本発明は、ｐｎｐトランジスタを形成する場合にも、後
述の不純物ドープ領域を含め導電型を全て逆にすること
で同様に適用することができる。
本実施例に係るフラッシュ型Ｅ2 ＰＲＯＭの構造につい
て、簡単に説明する。図２中、符号２は、たとえば単結
晶シリコンウェーハからなる半導体基板を示し、符号４
はフラッシュ型Ｅ2 ＰＲＯＭのメモリ・トランジスタを
示す。この半導体基板４は、とくに図示しないが、これ
を部分的に酸化することにより、選択酸化領域（ＬＯＣ
ＯＳ）と、そのＬＯＣＯＳ以外の領域で、このメモリ・
トランジスタ４などの素子が作り込まれるアクティブ領
域とに区分されている。半導体基板２は、メモリ・トラ
ンジスタ４としてｎｐｎトランジスタを形成する場合に
はｐ型でありｐ型の不純物がドープされ、ｐｎｐトラン
ジスタを形成する場合には、その逆導電型となるｎ型の
不純物がドープされる。以下の実施例の説明では、ｎｐ
ｎトランジスタを形成する場合を例として説明するが、
本発明は、ｐｎｐトランジスタを形成する場合にも、後
述の不純物ドープ領域を含め導電型を全て逆にすること
で同様に適用することができる。
【００１８】同図に示すように、半導体基板２の表面に
は薄いゲート酸化膜６が被膜され、ゲート酸化膜６上に
はフローティングゲート８が形成してある。ゲート酸化
膜６は、たとえば熱酸化法で成膜される酸化シリコン膜
で構成される。また、フローティングゲート８は、たと
えばＣＶＤ法で成膜されるポリシリコン膜で構成され、
たとえばリン等の不純物を高濃度にドープすることで導
電性を高めてある。
は薄いゲート酸化膜６が被膜され、ゲート酸化膜６上に
はフローティングゲート８が形成してある。ゲート酸化
膜６は、たとえば熱酸化法で成膜される酸化シリコン膜
で構成される。また、フローティングゲート８は、たと
えばＣＶＤ法で成膜されるポリシリコン膜で構成され、
たとえばリン等の不純物を高濃度にドープすることで導
電性を高めてある。
【００１９】フローティングゲート８上には、ＯＮＯ膜
（ＳｉＯ2 ／ＳｉＮ／ＳｉＯ2 の積層膜）と称される中
間絶縁膜１０を介して、コントロールゲート１１が積層
してある。ＯＮＯ膜１０は、ボトム酸化膜１４，中間窒
化膜１６，トップ酸化膜１８で構成される。このＯＮＯ
膜１０につき、その形成方法の詳細については後述す
る。コントロールゲート１１は、ポリシリコン膜あるい
はポリサイド膜（タングステンシリサイド，モリブテン
シリサイド，チタンシリサイド，タンタルシリサイド等
のシリサイド膜とポリシリコン膜との積層膜）などで構
成される。本実施例では、ポリシリコン層１２上にタン
グステンシリサイド層１３を積層して構成してある。
（ＳｉＯ2 ／ＳｉＮ／ＳｉＯ2 の積層膜）と称される中
間絶縁膜１０を介して、コントロールゲート１１が積層
してある。ＯＮＯ膜１０は、ボトム酸化膜１４，中間窒
化膜１６，トップ酸化膜１８で構成される。このＯＮＯ
膜１０につき、その形成方法の詳細については後述す
る。コントロールゲート１１は、ポリシリコン膜あるい
はポリサイド膜（タングステンシリサイド，モリブテン
シリサイド，チタンシリサイド，タンタルシリサイド等
のシリサイド膜とポリシリコン膜との積層膜）などで構
成される。本実施例では、ポリシリコン層１２上にタン
グステンシリサイド層１３を積層して構成してある。
【００２０】このようにフローティングゲート８，ＯＮ
Ｏ膜１０，コントロールゲート１１を積層して構成した
ゲート電極２０の側面は、たとえばリン含有膜（ＰＳ
Ｇ：Phosho-Silicate Glass)からなるサイドウォール２
２が形成してある。このサイドウォール２２は、たとえ
ばＣＶＤ法で成膜されるＰＳＧ膜を異方性エッチングす
ることなどで形成される。
Ｏ膜１０，コントロールゲート１１を積層して構成した
ゲート電極２０の側面は、たとえばリン含有膜（ＰＳ
Ｇ：Phosho-Silicate Glass)からなるサイドウォール２
２が形成してある。このサイドウォール２２は、たとえ
ばＣＶＤ法で成膜されるＰＳＧ膜を異方性エッチングす
ることなどで形成される。
【００２１】半導体基板２表面で、各サイドウォール２
２下方側から外側に向かっては、それぞれＬＤＤ（Ligh
tly Doped Drain)と称されるＦＥＴ構造に特有なプロフ
ァイルの活性領域２４（ソースおよびドレイン領域）
が、ゲート電極２０に対して自己整合的に形成してあ
る。この各活性領域２４は、サイドウォール２２形成前
後で、たとえばイオン注入をドーズ量およびエネルギー
が異なる２段階で行った後、アニールを施すことにより
形成される。これにより、ｎ型不純物が高濃度にドーズ
されたｎ+ 領域２４ａが基板奥側に深く形成され、比較
的に低濃度にドースされたｎ -領域２４ｂが基板表面側
に浅く、ゲ−ト電極２０中央に向かって横方向に若干延
びて形成されている。
２下方側から外側に向かっては、それぞれＬＤＤ（Ligh
tly Doped Drain)と称されるＦＥＴ構造に特有なプロフ
ァイルの活性領域２４（ソースおよびドレイン領域）
が、ゲート電極２０に対して自己整合的に形成してあ
る。この各活性領域２４は、サイドウォール２２形成前
後で、たとえばイオン注入をドーズ量およびエネルギー
が異なる２段階で行った後、アニールを施すことにより
形成される。これにより、ｎ型不純物が高濃度にドーズ
されたｎ+ 領域２４ａが基板奥側に深く形成され、比較
的に低濃度にドースされたｎ -領域２４ｂが基板表面側
に浅く、ゲ−ト電極２０中央に向かって横方向に若干延
びて形成されている。
【００２２】そして、このように構成されるメモリ・ト
ランジスタ４の上方には、層間絶縁層２６を介してアル
ミニュウムなどで構成される金属電極層２８が所定パタ
ーンで積層してある。なお、とくに図示しないが、この
金属電極層２８は、コンタクトホールを通じてメモリ・
トランジスタ４のソース又はドレイン領域となる活性領
域２４に接続され、この金属電極層２８の上には、不図
示のオーバーコート層が成膜されている。
ランジスタ４の上方には、層間絶縁層２６を介してアル
ミニュウムなどで構成される金属電極層２８が所定パタ
ーンで積層してある。なお、とくに図示しないが、この
金属電極層２８は、コンタクトホールを通じてメモリ・
トランジスタ４のソース又はドレイン領域となる活性領
域２４に接続され、この金属電極層２８の上には、不図
示のオーバーコート層が成膜されている。
【００２３】つぎに、本発明に係る半導体装置の製造方
法を、図１および図３を用いて詳細に説明する。図１で
は、フラッシュ型Ｅ2 ＰＲＯＭの製造工程のうち、フロ
ーティングゲート材の成膜工程（ステップＳ1)から、Ｏ
ＮＯ膜の成膜工程（ステップＳ2 〜Ｓ5)を経て、コント
ロールゲート材の成膜工程（ステップＳ6)までを示して
いる。同図に示すように、本発明の製法の第１の特徴点
は、ＯＮＯ膜の形成工程において、ボトム酸化膜の成膜
をＣＶＤ法により行うことである（ステップＳ2)。ま
た、第２の特徴点は、成膜したＣＶＤ酸化膜の絶縁特性
を向上させるために、つぎのステップＳ3 で酸窒化アニ
ールを行った後で、ＯＮＯ膜の中間窒化膜を成膜する
（ステップＳ4)ことである。
法を、図１および図３を用いて詳細に説明する。図１で
は、フラッシュ型Ｅ2 ＰＲＯＭの製造工程のうち、フロ
ーティングゲート材の成膜工程（ステップＳ1)から、Ｏ
ＮＯ膜の成膜工程（ステップＳ2 〜Ｓ5)を経て、コント
ロールゲート材の成膜工程（ステップＳ6)までを示して
いる。同図に示すように、本発明の製法の第１の特徴点
は、ＯＮＯ膜の形成工程において、ボトム酸化膜の成膜
をＣＶＤ法により行うことである（ステップＳ2)。ま
た、第２の特徴点は、成膜したＣＶＤ酸化膜の絶縁特性
を向上させるために、つぎのステップＳ3 で酸窒化アニ
ールを行った後で、ＯＮＯ膜の中間窒化膜を成膜する
（ステップＳ4)ことである。
【００２４】従来の熱酸化法では、下地のフィローティ
ングゲート８が酸化されやすい材質である場合、この上
に薄い膜を形成しようとすれば、下地の影響を強く受け
ていた。たとえば、下地膜質による酸化速度の相違、酸
化を阻止するような下地表面被膜の有無等により、下地
側の酸化の程度がばらつき、できたボトム酸化膜厚も結
果としてばらつくことが多かった。これに対し、このボ
トム酸化膜１４の成膜工程（ステップＳ2)では、ＣＶＤ
法を用いていることから次の２つの利点を有し、これに
より極く薄いボトム酸化膜が制御性よく成膜される。
ングゲート８が酸化されやすい材質である場合、この上
に薄い膜を形成しようとすれば、下地の影響を強く受け
ていた。たとえば、下地膜質による酸化速度の相違、酸
化を阻止するような下地表面被膜の有無等により、下地
側の酸化の程度がばらつき、できたボトム酸化膜厚も結
果としてばらつくことが多かった。これに対し、このボ
トム酸化膜１４の成膜工程（ステップＳ2)では、ＣＶＤ
法を用いていることから次の２つの利点を有し、これに
より極く薄いボトム酸化膜が制御性よく成膜される。
【００２５】第１に、一般にＣＶＤ法では６５０〜８０
０℃と比較的に低い温度で行うことから、下地が酸化さ
れることによる見かけ上のデポレートの増大（増速酸
化）の心配がなく、下地の影響も極めて小さい。第２
に、ＣＶＤの成膜速度自体も、０．２ｎｍ／ｍｉｎ以下
に抑えることができ、比較的に酸化速度を遅くできる。
０℃と比較的に低い温度で行うことから、下地が酸化さ
れることによる見かけ上のデポレートの増大（増速酸
化）の心配がなく、下地の影響も極めて小さい。第２
に、ＣＶＤの成膜速度自体も、０．２ｎｍ／ｍｉｎ以下
に抑えることができ、比較的に酸化速度を遅くできる。
【００２６】しかし、一般にＣＶＤ酸化膜は、熱酸化膜
に比べると、多孔質で欠陥も多くリーク電流が大きいた
め、このように薄膜化して用いたときに絶縁特性が急激
に低下する。本発明の第２の特徴である酸窒化アニール
は、この絶縁特性を改善することを目的としている。
に比べると、多孔質で欠陥も多くリーク電流が大きいた
め、このように薄膜化して用いたときに絶縁特性が急激
に低下する。本発明の第２の特徴である酸窒化アニール
は、この絶縁特性を改善することを目的としている。
【００２７】以下、さらに具体的に、図３に示す各工程
での断面構造図にしたがって説明する。図３で図示を省
略した素子分離工程については、通常のフラッシュ型Ｅ
2 ＰＲＯＭの製法にしたがって行うことができる。すな
わち、まずシリコンウエーハなどで構成されｐ型の導電
型を有する半導体基板を準備し、その表面に、パッド用
酸化膜，続けて窒化シリコンなどで構成される酸化阻止
膜を被膜し、これらを所定パターンに加工した後、チャ
ンネルストッパ用のイオン注入を行い、その後、ＬＯＣ
ＯＳ用熱酸化を行うことで、各メモリセルを分離するた
めのＬＯＣＯＳを形成する。
での断面構造図にしたがって説明する。図３で図示を省
略した素子分離工程については、通常のフラッシュ型Ｅ
2 ＰＲＯＭの製法にしたがって行うことができる。すな
わち、まずシリコンウエーハなどで構成されｐ型の導電
型を有する半導体基板を準備し、その表面に、パッド用
酸化膜，続けて窒化シリコンなどで構成される酸化阻止
膜を被膜し、これらを所定パターンに加工した後、チャ
ンネルストッパ用のイオン注入を行い、その後、ＬＯＣ
ＯＳ用熱酸化を行うことで、各メモリセルを分離するた
めのＬＯＣＯＳを形成する。
【００２８】つぎに、図３（Ａ）に示すように、各ＬＯ
ＣＯＳ間に位置するアクティブ領域の半導体基板２表面
に、熱酸化法でゲート酸化膜６を成膜する。熱酸化の条
件はおよび膜厚は、特に限定されないが、本実施例では
約８５０℃のウェット酸化により１０ｎｍ程度のゲート
酸化膜６を形成した。
ＣＯＳ間に位置するアクティブ領域の半導体基板２表面
に、熱酸化法でゲート酸化膜６を成膜する。熱酸化の条
件はおよび膜厚は、特に限定されないが、本実施例では
約８５０℃のウェット酸化により１０ｎｍ程度のゲート
酸化膜６を形成した。
【００２９】その後、ゲート酸化膜６上に、フローティ
ングゲート８の膜材である第１ポリシリコン膜８ａをＣ
ＶＤ法などで成膜した。この第１ポリシリコン膜８ａの
膜厚も特に限定されないが、たとえば７０〜２００ｎｍ
程度、本実施例では１００ｎｍとした。成膜後の第１ポ
リシリコン膜８ａには、その導電性を高めるためリンな
どの不純物を導入する。リン導入の方法としては、リン
プレデポジション法などが用いられ、ＰＯＣｌ3 のガス
を用いて、約８００〜９５０℃程度の温度で２０〜７０
分拡散させる。本実施例では、８３０℃で３０分拡散さ
せた。
ングゲート８の膜材である第１ポリシリコン膜８ａをＣ
ＶＤ法などで成膜した。この第１ポリシリコン膜８ａの
膜厚も特に限定されないが、たとえば７０〜２００ｎｍ
程度、本実施例では１００ｎｍとした。成膜後の第１ポ
リシリコン膜８ａには、その導電性を高めるためリンな
どの不純物を導入する。リン導入の方法としては、リン
プレデポジション法などが用いられ、ＰＯＣｌ3 のガス
を用いて、約８００〜９５０℃程度の温度で２０〜７０
分拡散させる。本実施例では、８３０℃で３０分拡散さ
せた。
【００３０】つぎに、図３（Ｂ）に示すように、ＯＮＯ
膜１０のボトム酸化膜１４となる膜材として、ＨＴＯ膜
１４ａを高温ＣＶＤ法で成膜した。このＨＴＯ膜１４ａ
の膜厚も、特に限定されない。ただ、ＯＮＯ膜１０の薄
膜化の観点からＨＴＯ膜１４ａもできだけ薄くすること
が好ましく、本実施例では１０ｎｍとした。また、高温
ＣＶＤの基板温度が、６５０〜８００℃程度であるほか
は、他の条件に特に限定はない。本実施例では以下の
［表１］の条件にしたがった。なお、ここでは高温ＣＶ
Ｄを用いたが、ボトム酸化膜１４の膜材成膜を、たとえ
ば４００℃程度の温度で行う通常のＣＶＤ法により行う
こともできる。
膜１０のボトム酸化膜１４となる膜材として、ＨＴＯ膜
１４ａを高温ＣＶＤ法で成膜した。このＨＴＯ膜１４ａ
の膜厚も、特に限定されない。ただ、ＯＮＯ膜１０の薄
膜化の観点からＨＴＯ膜１４ａもできだけ薄くすること
が好ましく、本実施例では１０ｎｍとした。また、高温
ＣＶＤの基板温度が、６５０〜８００℃程度であるほか
は、他の条件に特に限定はない。本実施例では以下の
［表１］の条件にしたがった。なお、ここでは高温ＣＶ
Ｄを用いたが、ボトム酸化膜１４の膜材成膜を、たとえ
ば４００℃程度の温度で行う通常のＣＶＤ法により行う
こともできる。
【００３１】
【表１】 ・ガス流量 ： ＳｉＨ2 Ｃｌ2 ; １００ SCCM Ｎ2 Ｏ; ２００ SCCM ・基板温度 ： ８００℃ ・圧力 ： ４０Ｐ ・成膜速度 ： ０．２ｎｍ／ｍｉｎ この高温ＣＶＤでは、従来の熱酸化法に比べ低温で成膜
できることから、熱酸化法で生じていた増速酸化や突起
成長の心配がなく、また成膜速度も０．２ｎｍ／ｍｉｎ
が達成されていることから薄膜化に適しており、しかも
被覆性がよい良質なＨＴＯ膜が得られる。
できることから、熱酸化法で生じていた増速酸化や突起
成長の心配がなく、また成膜速度も０．２ｎｍ／ｍｉｎ
が達成されていることから薄膜化に適しており、しかも
被覆性がよい良質なＨＴＯ膜が得られる。
【００３２】その後、高温ＣＶＤにより成膜したＨＴＯ
膜１４ａに、その絶縁特性を向上させるための酸窒化ア
ニールを施す。この酸窒化アニールは、酸化窒素Ｎ2 Ｏ
の雰囲気ガス中で、１０〜６０分ほど熱処理することに
より行う。アニール温度は、とくに制限はないが、好ま
しくは、８００〜１１００℃である。なぜなら、８００
℃以下では酸窒化が余り進まず上記した酸窒化の効果が
得られないし、１１００℃を越えると、第１ポリシリコ
ン膜８ａ下のゲート酸化膜６の耐圧が低下する等、デバ
イスに与える影響が懸念されるからである。
膜１４ａに、その絶縁特性を向上させるための酸窒化ア
ニールを施す。この酸窒化アニールは、酸化窒素Ｎ2 Ｏ
の雰囲気ガス中で、１０〜６０分ほど熱処理することに
より行う。アニール温度は、とくに制限はないが、好ま
しくは、８００〜１１００℃である。なぜなら、８００
℃以下では酸窒化が余り進まず上記した酸窒化の効果が
得られないし、１１００℃を越えると、第１ポリシリコ
ン膜８ａ下のゲート酸化膜６の耐圧が低下する等、デバ
イスに与える影響が懸念されるからである。
【００３３】この酸化窒素アニールでＣＶＤ酸化膜の絶
縁特性が向上するメカニズムについては、必ずしも明ら
かではないが、下地のＨＴＯ膜１４ａと第１酸化シリコ
ン膜８ａとの界面が滑らかにつながり、欠陥等が除去さ
れるためと考えられる。これに関し、Ｎ2 Ｏによる酸窒
化をＣＶＤ酸化膜に施すことにより、熱酸化膜よりも特
性がよくなるとの報告もある（例えば、堀Semicondacto
r World 1994) 。なお、Ｎ2 Ｏには酸素が含まれ、この
酸窒化アニール中に酸化され得るとはいえ、その酸化レ
ートは極めて遅くＨＴＯ膜１４ａの膜厚に与える影響は
少ないと考えられる。
縁特性が向上するメカニズムについては、必ずしも明ら
かではないが、下地のＨＴＯ膜１４ａと第１酸化シリコ
ン膜８ａとの界面が滑らかにつながり、欠陥等が除去さ
れるためと考えられる。これに関し、Ｎ2 Ｏによる酸窒
化をＣＶＤ酸化膜に施すことにより、熱酸化膜よりも特
性がよくなるとの報告もある（例えば、堀Semicondacto
r World 1994) 。なお、Ｎ2 Ｏには酸素が含まれ、この
酸窒化アニール中に酸化され得るとはいえ、その酸化レ
ートは極めて遅くＨＴＯ膜１４ａの膜厚に与える影響は
少ないと考えられる。
【００３４】また、酸窒化アニールの雰囲気ガスは、純
Ｎ2 Ｏのほか、これを窒素で希釈して用いてもよい。希
釈の程度は任意であるが、これによりＮ2 Ｏ中の酸素濃
度比が低減されて酸化レートが更に遅くなり、この意味
から好ましいといえる。その後、ＯＮＯ膜１０の中間窒
化膜１６となる膜材として、窒化シリコン膜１６ａをＣ
ＶＤ法より成膜し、続いて、この上にトップ酸化膜１８
となる膜材として酸化シリコン膜１８ａを熱酸化法によ
り成膜する。先に説明したＨＴＯ膜１４ａと同様な理由
から、これらの膜厚もできだけ薄いほうが好ましく、本
実施例では窒化シリコン膜１６ａ：８ｎｍ，酸化シリコ
ン膜１８ａ：４ｎｍとした。
Ｎ2 Ｏのほか、これを窒素で希釈して用いてもよい。希
釈の程度は任意であるが、これによりＮ2 Ｏ中の酸素濃
度比が低減されて酸化レートが更に遅くなり、この意味
から好ましいといえる。その後、ＯＮＯ膜１０の中間窒
化膜１６となる膜材として、窒化シリコン膜１６ａをＣ
ＶＤ法より成膜し、続いて、この上にトップ酸化膜１８
となる膜材として酸化シリコン膜１８ａを熱酸化法によ
り成膜する。先に説明したＨＴＯ膜１４ａと同様な理由
から、これらの膜厚もできだけ薄いほうが好ましく、本
実施例では窒化シリコン膜１６ａ：８ｎｍ，酸化シリコ
ン膜１８ａ：４ｎｍとした。
【００３５】そして、コントロールゲート１１の膜材と
して、第２ポリシリコン膜１２ａおよびタングステンシ
リサンド膜１３ａを、この順でＣＶＤ法により成膜し
た。なお、この第２ポリシリコン膜１２ａも、前記第１
ポリシリコン膜１２ａと同様に、その成膜後に導電性を
高めるための不純物導入を行っている。
して、第２ポリシリコン膜１２ａおよびタングステンシ
リサンド膜１３ａを、この順でＣＶＤ法により成膜し
た。なお、この第２ポリシリコン膜１２ａも、前記第１
ポリシリコン膜１２ａと同様に、その成膜後に導電性を
高めるための不純物導入を行っている。
【００３６】つぎに、図３（Ｄ）に示すように、所定パ
ターンのレジストをマスクに、表面側のタングステンシ
リサンド膜１３ａから、第１ポリシリコン膜８ａまでを
連続エッチングにより加工してゲート電極２０を形成す
る。その後、形成したゲート電極２０をマスクに低濃度
のｎ -領域２４ｂをイオン注入法により形成し、ゲート
電極２０の側壁にサイドウォール２２を形成するため
に、このゲート電極２０を覆うように、たとえばＰＳＧ
からなるサイドウォール材２２ａを成膜する。
ターンのレジストをマスクに、表面側のタングステンシ
リサンド膜１３ａから、第１ポリシリコン膜８ａまでを
連続エッチングにより加工してゲート電極２０を形成す
る。その後、形成したゲート電極２０をマスクに低濃度
のｎ -領域２４ｂをイオン注入法により形成し、ゲート
電極２０の側壁にサイドウォール２２を形成するため
に、このゲート電極２０を覆うように、たとえばＰＳＧ
からなるサイドウォール材２２ａを成膜する。
【００３７】つぎに、図３（Ｅ）に示すように、成膜し
たサイドウォール材２２ａの表面側から、たとえばＲＩ
Ｅ(Reactive Ion Etching)法により異方性エッチングを
行うことによりサイドウォール２２を形成し、このサイ
ドウォール２２を形成したゲート電極２０をマスクに高
濃度のｎ+ 領域２４ａをイオン注入法により形成する。
たサイドウォール材２２ａの表面側から、たとえばＲＩ
Ｅ(Reactive Ion Etching)法により異方性エッチングを
行うことによりサイドウォール２２を形成し、このサイ
ドウォール２２を形成したゲート電極２０をマスクに高
濃度のｎ+ 領域２４ａをイオン注入法により形成する。
【００３８】その後は、層間絶縁層２６成膜，コンタク
トホール（符号なし）形成，金属電極層２８形成，オー
バーコート膜（符号なし）形成などを経て、当該フラッ
シュ型Ｅ2 ＰＲＯＭを完成させることができる。なお、
上記実施例の説明の中で特に言及した以外の事項につい
ては、特に限定はなく、本発明の範囲内で種々に改変す
ることができる。
トホール（符号なし）形成，金属電極層２８形成，オー
バーコート膜（符号なし）形成などを経て、当該フラッ
シュ型Ｅ2 ＰＲＯＭを完成させることができる。なお、
上記実施例の説明の中で特に言及した以外の事項につい
ては、特に限定はなく、本発明の範囲内で種々に改変す
ることができる。
【００３９】
【発明の効果】以上説明してきたように、本発明に係る
半導体装置の製造方法によれば、ＯＮＯ膜のボトム酸化
膜を薄く制御性よく形成するためにＣＶＤ法を用いた場
合でも、その成膜後に絶縁特性を向上させることができ
る。
半導体装置の製造方法によれば、ＯＮＯ膜のボトム酸化
膜を薄く制御性よく形成するためにＣＶＤ法を用いた場
合でも、その成膜後に絶縁特性を向上させることができ
る。
【００４０】これにより、ＯＮＯ膜を層間絶縁層に含む
半導体装置について、従来の熱酸化法では得られないほ
ど薄く、しかも良質なボトム酸化膜を実現できる製造方
法を提供することが可能となる。これにより、ＯＮＯ膜
の薄膜化を図ることができる。
半導体装置について、従来の熱酸化法では得られないほ
ど薄く、しかも良質なボトム酸化膜を実現できる製造方
法を提供することが可能となる。これにより、ＯＮＯ膜
の薄膜化を図ることができる。
【００４１】とくに、本発明をフローティングゲートを
有する半導体装置に適用すれば、メモリ・トランジスタ
の縮小化・高速化に大きく貢献できる。
有する半導体装置に適用すれば、メモリ・トランジスタ
の縮小化・高速化に大きく貢献できる。
【図１】本発明の一実施例に係るフラッシュ型Ｅ2 ＰＲ
ＯＭの製造工程の一部を抜き出したフロー図である。
ＯＭの製造工程の一部を抜き出したフロー図である。
【図２】同実施例に係るフラッシュ型Ｅ2 ＰＲＯＭのメ
モリ・トランジスタ周りを示す概略断面構造図である。
モリ・トランジスタ周りを示す概略断面構造図である。
【図３】同実施例のフラッシュ型Ｅ2 ＰＲＯＭの製造過
程を示す要部概略断面図である。
程を示す要部概略断面図である。
２…半導体基板 ４…メモリ・トランジスタ ６…ゲート酸化膜 ８…フローティングゲート ８ａ…第１ポリシリコン膜 １０…ＯＮＯ膜 １１…コントロールゲート １２…ポリシリコン層 １２ａ…第２ポリシリコン膜 １３…タングステンシリサイド層 １３ａ…タングステンシリサイド膜 １４…ボトム酸化膜（下層酸化膜） １４ａ…ＨＴＯ膜 １６…中間窒化膜 １６ａ…窒化シリコン膜 １８…トップ酸化膜（上層酸化膜） １８ａ…酸化シリコン膜 ２０…ゲート電極 ２２…サイドウォール ２２ａ…サイドウォール材 ２４…活性領域 ２４ａ…ｎ+ 領域 ２４ｂ…ｎ -領域 ２６…層間絶縁層 ２６ａ…ＰＳＧ膜 ２８…金属電極層
Claims (5)
- 【請求項１】 上層側酸化シリコン膜と、中間窒化シリ
コン膜と、下層側酸化シリコン膜とからなる３層構造の
積層膜を含む半導体装置の製造方法において、 前記下層側酸化シリコン膜を、化学的気相成長法により
成膜する工程と、 成膜した前記下層側酸化シリコン膜を、酸化窒素の雰囲
気ガス中で熱処理することにより酸窒化する工程と、 酸窒化した前記下層側酸化シリコン膜上に、前記中間窒
化シリコン膜を成膜する工程とを含む半導体装置の製造
方法。 - 【請求項２】 前記３層構造の積層膜は、フローティン
グゲートを有する半導体装置におけるフローティングゲ
ートとコントロールゲートとの間の中間絶縁膜である請
求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記酸窒化する工程における熱処理は、
８００〜１１００℃の温度で行う請求項１または２に記
載の半導体装置の製造方法。 - 【請求項４】 前記酸窒化する工程では、雰囲気ガスの
酸化窒素を窒素で希釈して用いる請求項１〜３のいずれ
か１項に記載の半導体装置の製造方法。 - 【請求項５】 前記下層側酸化シリコン膜は、高温化学
的気相成長酸化膜である請求項１〜４のいずれか１項に
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7207238A JPH0955485A (ja) | 1995-08-14 | 1995-08-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7207238A JPH0955485A (ja) | 1995-08-14 | 1995-08-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955485A true JPH0955485A (ja) | 1997-02-25 |
Family
ID=16536516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7207238A Pending JPH0955485A (ja) | 1995-08-14 | 1995-08-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955485A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100367804B1 (ko) * | 1997-07-18 | 2003-04-21 | 산요 덴키 가부시키가이샤 | 불휘발성반도체기억장치및그제조방법 |
| JP2005236247A (ja) * | 2004-02-23 | 2005-09-02 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP2007005754A (ja) * | 2005-06-24 | 2007-01-11 | Hynix Semiconductor Inc | フラッシュメモリ素子の誘電体膜製造方法 |
-
1995
- 1995-08-14 JP JP7207238A patent/JPH0955485A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100367804B1 (ko) * | 1997-07-18 | 2003-04-21 | 산요 덴키 가부시키가이샤 | 불휘발성반도체기억장치및그제조방법 |
| JP2005236247A (ja) * | 2004-02-23 | 2005-09-02 | Hynix Semiconductor Inc | フラッシュメモリ素子の製造方法 |
| JP4642390B2 (ja) * | 2004-02-23 | 2011-03-02 | 株式会社ハイニックスセミコンダクター | フラッシュメモリ素子の製造方法 |
| JP2007005754A (ja) * | 2005-06-24 | 2007-01-11 | Hynix Semiconductor Inc | フラッシュメモリ素子の誘電体膜製造方法 |
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