KR20040076798A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

절연막의 누설 전류를 저감하는 것이 가능한 금속 실리케이트막 등을 이용한 반도체 장치와 그 간편한 제조 방법을 제공한다. 실리콘 기판(10)과, 실리콘 기판(10) 상에 형성된, 실리콘, 산소, 질소, 및 금속을 함유하는 게이트 절연막(12')으로서, 실리콘 기판(10)에 접하는 제1 층 영역과, 게이트 절연막(12')의 제1 층 영역과 반대측의 제2 층 영역과, 제1 및 제2 층 영역 사이에 있는 제3 층 영역을 구비하고, 상기 제3 층 영역에서의 금속의 최대 농도가 제1 및 제2 층 영역에서의 금속의 농도의 최소값보다 높고, 제3 층 영역에서의 질소의 최대 농도가 제1 및 제2 층 영역에서의 질소의 농도의 최소값보다 높은 게이트 절연막과, 제2 층 영역에 접하는 게이트 전극과, 게이트 절연막의 양편에 형성된 한 쌍의 소스/드레인 영역을 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 전계 효과 트랜지스터 등과 같은 전계가 인가되는 MIS(Metal-Insulator-Semiconductor) 구조를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
LSI의 고속화, 고집적화의 요구에 따라, 트랜지스터의 미세화가 더욱 진행되고 있으며, 그에 수반하여 게이트 절연막의 박막화가 요구되고 있다. 종래의 MIS 구조의 전계 효과 트랜지스터(MISFET)에서는, 게이트 절연막으로서 SiO2가 사용되어 왔다. 그러나, SiO2의 박막화가 1㎚까지 진행되면, 게이트 금속으로부터 Si02를 통하여 기판에 흐르는 누설 전류가 커지는 문제가 생긴다. 특히, 낮은 대기 전력의 MISFET에서 이 문제는 심각하다.
따라서, SiO2대신에 게이트 절연막으로서 고유전율 게이트 절연막이 검토되고 있다. 그 이점은, 게이트 절연막에 SiO2보다 유전율이 높은 재료를 이용함으로써, 절연막의 실효 막 두께를 얇게 하지 않고 게이트 용량을 확보할 수 있는 것이다. 이에 따라, 게이트 절연막을 흐르는 누설 전류를 억제할 수 있다. 그러나, 고유전 절연막 재료는 일반적으로 실리콘 기판과의 계면 특성이 나쁘고, 계면 준위나 고정 전하 등을 일으키기 쉽다는 문제가 있다.
또한, SiO2에 금속을 첨가한, 소위 금속 실리케이트도 게이트 절연막 재료로서 검토되고 있다. 금속 실리케이트는 실리콘을 함유하므로, 그 비유전율은 8∼20으로 낮지만, 실리콘 웨이퍼와의 계면 특성이 우수하며, 통상의 High-κ 재료로 생기기 쉬운, 계면 결함에 기인한 전류 구동력의 저하가 일어나기 어렵다고 생각된다.
단, 보다 엄밀하게는 실리콘 기판과 금속 실리케이트막과의 계면 특성은, 실리콘 기판과 SiO2막의 계면 특성에 훨씬 못 미친다. 예를 들면, 금속 실리케이트를 FET의 게이트 절연막으로서 이용한 경우, 금속 실리케이트에 함유되는 금속이 형성하는 포텐셜장에 의해, 실리콘 기판 표면의 채널 영역을 주행하는 전자가 리모트 산란을 받는다고 하는 문제가 발생한다. 또한, 금속 실리케이트막 내에 첨가되는 질소도 계면 특성을 나쁘게 하는 요인이라고 생각된다.
따라서, 절연막의 계면 특성을 향상시키기 위해서, 금속 실리케이트의 내부에 있어서의 금속 조성과 질소 조성을, 실리콘 기판 측에서 낮게 하고, 실리콘 기판으로부터 멀어질수록 높게 하는, 소위 「경사 조성 금속 실리케이트」의 구조가 제안되고 있다(특허 문헌 1 참조).
또한, 금속 조성을 게이트 절연막의 중앙에서 높게 하고, 게이트 전극 부근과 실리콘 기판과의 계면 부근에서 낮게 하는 구조도 제안되고 있다(특허 문헌 2 참조).
[특허 문헌 1]
일본 특개2000-49349 공보
[특허 문헌 2]
일본 특원2002-49464 공보
이상 설명한 바와 같이, 금속 실리케이트를 이용한 게이트 절연막에서는, 실리콘과의 계면 특성을 양호하게 유지하기 위해서 금속이나 질소의 조성을 경사시키는 구조가 제안되어 있다. 그러나, 이들 구조에서는, 게이트 전극측의 금속 농도나 질소 농도가 높기 때문에, 절연막의 밴드 오프셋이 작아져, 누설 전류가 증가하는 원인이 된다.
본 발명은 이러한 문제를 해결하는 것을 목적으로 하고, 절연막의 누설 전류를 저감하는 금속 실리케이트막 등을 이용한 반도체 장치와 그 간편한 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제1 실시의 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면 모식도.
도 2는 본 발명의 제1 실시의 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 농도 분포도.
도 3은 본 발명의 제1 실시의 형태에 따른 반도체 장치의 제조 방법을 설명하기 위한 농도 분포도.
도 4는 본 발명의 제2 실시의 형태에 따른 MISFET를 설명하기 위한 단면 도식도.
도 5는 본 발명의 제2 실시의 형태에 따른 MISFET의 제조 방법을 설명하기 위한 단면 모식도.
도 6은 스퍼터 내에 흐르는 질소(N2)의 유량의 시간 변화를 나타내는 모식도.
도 7은 본 발명의 제3 실시의 형태에 따른 MISFET를 설명하기 위한 단면 도식도.
도 8은 제3 실시의 형태에 따른 금속 산화물 내의 금속, 산소, 질소의 농도 분포도.
도 9는 본 발명의 제1 실시예에서의 HR-RBS에 의한 금속(지르코늄), 실리콘의 농도 분포의 결과.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 실리콘 기판
12, 12' : 지르코늄 실리케이트막
14 : 도전성 캡층
24 : 게이트 전극
26 : 측벽 절연막
28A : 깊은 확산층
28B : 얕은 확산층
30 : 금속 실리사이드층
32 : 채널 영역
34 : 금속 산화물
상기 목적을 달성하기 위해서, 본 발명은 첫째, 실리콘 기판과, 실리콘 기판 상에 형성된, 실리콘, 산소, 질소, 및 금속을 함유하는 게이트 절연막으로서, 실리콘 기판에 접하는 제1 층 영역과, 게이트 절연막의 제1 층 영역과 반대측의 제2 층 영역과, 제1 및 제2 층 영역의 사이에 있는 제3 층 영역을 구비하고, 제3 층 영역에서의 금속의 최대 농도가 제1 및 제2 층 영역에서의 금속 농도의 최소값보다 높고, 제3 층 영역에서의 질소의 최대 농도가 제1 및 제2 층 영역에서의 질소 농도의 최소값보다 높은 게이트 절연막과, 제2 층 영역에 접하는 게이트 전극과, 게이트 절연막의 양편에 형성된 한 쌍의 소스/드레인 영역을 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.
또한, 본 발명은 둘째, 실리콘 기판과, 실리콘 기판 상에 형성된 산소, 질소, 및 금속을 함유하는 게이트 절연막으로서, 실리콘 기판에 접하는 제1 층 영역과, 게이트 절연막의 제1 층 영역과 반대측의 제2 층 영역과, 제1 및 제2 층 영역의 사이에 있는 제3 층 영역을 구비하고, 금속의 농도는, 제1, 제2 및 제3 층 영역에서 같고, 제2 층 영역의 질소의 최대 농도는 제1 및 제3 층 영역에서의 질소의 농도의 최소값보다 높은 게이트 절연막과, 제2 층 영역에 접하는 게이트 전극과, 게이트 절연막의 양편에 형성된 한 쌍의 소스/드레인 영역을 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.
여기서, 금속의 농도가 같음은, 농도의 변동이 약 20% 이하임을 말한다.
상기 구성에 따르면, 게이트 절연막의 밴드 갭은 실리콘 기판 측의 제1 층 영역과, 게이트 전극측의 제2 층 영역으로 크게 되어, 누설 전류를 억제할 수 있다. 또한, 실리콘 기판에 대한 불순물의 통과나, 금속의 산화물의 결정화를 방지하면서, 0.1㎛ 이하의 세대의 MIS 구조에서 요구되는 높은 품질의 게이트 절연막을 실현할 수 있다.
또한, 금속은 지르코늄, 하프늄, 티탄, 탄탈, 알루미늄, 이트륨, 또는 희토류 원소 중 어느 하나로 함으로써, 높은 유전자율을 갖고, 동시에 내열성, 물리적 또는 화학적 안정성이 우수하고, 흡습성도 적은 금속 실리케이트 절연막이 얻어진다.
또한, 본 발명은 셋째, 실리콘 기판 상에, 실리콘, 산소, 질소 및 금속을 함유하는 금속 실리케이트막을 형성함에 있어서, 질소의 농도를, 실리콘 기판측의 제1 층 영역 및 상기 제1 층 영역과 반대측의 제2 층 영역보다, 상기 제1 및 제2 층 영역에 끼인 제3 층 영역에서 높게 하고, 실리콘 및 금속의 농도 분포를 제1, 제2 및 제3 층 영역에 걸쳐 같은 금속 실리케이트막을 형성한 후에, 금속 실리케이트막을 열 처리하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
열 처리를 실시함으로써, 질소의 농도가 낮은 부분에서는 실리콘과 금속의 확산이 일어나, 실리콘이 게이트 전극측 및 실리콘 기판측에 편석하여, 금속이 실리케이트막의 중앙 부근으로 이동한다. 이러한 확산 현상을 이용하여, 금속 및 질소의 조성을 경사지게 할 수 있다. 따라서, 비교적 용이하게 절연막 내의 금속 및 질소의 농도를 이상적인 분포 상태로 할 수 있다.
또한, 이들 제조 방법에 있어서, 금속 실리케이트막은 질소도 함유하는 것이므로, 금속의 확산을 완화함으로써, 금속의 이동을 억제하고, 동시에 불순물의 통과나 결정의 형성도 억제할 수 있다.
이하, 도면을 참조하여, 본 발명의 실시의 형태 및 실시예에 대하여 상세히 설명한다. 또한, 이후의 설명에서는 공통의 구성에 동일한 부호를 붙이는 것으로 하고, 중복 설명은 생략한다. 또한, 각 도면은 모식도이고, 그 형상이나 치수, 비율 등은 실제의 장치와 다른 부분이 있지만, 실제의 장치를 제조할 때에는 이상의 설명과 공지의 기술을 참작하여 판단할 수 있다.
〈제1 실시의 형태〉
도 1은, 본 발명의 제1 실시의 형태에 따른 MISFET의 제조 방법과 그에 의해 얻어지는 반도체 장치를 설명하기 위한 단면도이다.
우선, 도 1의 (a)와 같이 실리콘 기판(10) 위에, 질소 첨가한 지르코늄 실리케이트막(12), 캡층(14)을 순서대로 적층한다. 또한, 질소 첨가한 지르코늄 실리케이트막(12)은 질소가 첨가된 지르코늄과 실리콘과의 화합물이며, 지르코늄과 실리콘은 막 내의 깊이 방향으로 대략 균일한 조성 분포를 갖는다. 여기서, 지르코늄 실리케이트막(12)의 깊이 방향은, 캡층(14)과의 계면으로부터 실리콘 기판(10)과의 계면을 향하는 방향이다.
캡층(14)은, 예를 들면 불순물을 첨가한 다결정 실리콘(폴리실리콘) 등의 도전성의 재료에 의해 형성한다.
이 단계에서의 지르코늄 실리케이트막(12) 내의 각 원소의 깊이 방향의 조성 분포를 도 2의 각 도면을 이용하여 설명한다. 도 2의 (a)는 지르코늄의 농도 분포를 나타내고, 도 2의 (b)는 실리콘의 농도 분포를 나타내고, 도 2의 (c)는 질소의 농도 분포를 나타낸다. 지르코늄과 실리콘의 깊이 방향의 조성은, 똑같이 한다. 여기서는, 지르코늄의 원자 농도를 20at%, 실리콘의 원자 농도를 20at%로 하였다. 또한, 질소의 농도 분포는 캡층(14)측과 실리콘 기판(10)측에서 8at%로 낮게 하고, 중앙에서 40at%로 높게 한다. 이러한 조성 분포의 실현 방법은 후에 상세히 설명한다.
다음으로, 이 적층막에 열 처리를 실시한다. 이 열 처리는, 예를 들면 질소 분위기 속에서 약 1000℃ 30초의 열 처리이다. 이 열 처리에 의해, 질소 농도가 낮은 층 영역에서 실리콘 원자와 금속 원자의 확산이 일어나, 지르코늄 실리케이트막(12)은 도 2의 (b)에 도시한 조성 분포가 변화한 지르코늄 실리케이트막(12')이 된다.
이 지르코늄 실리케이트막(12') 내의 각 원소는, 도 3의 각 도면에 도시한 조성 분포를 갖는다. 즉, 실리콘은, 도 3의 (b)와 같이 실리콘 기판(10)측의 제1층 영역, 및 캡층(14)측의 제2 층 영역으로 이동(편석)한다. 그 결과, 제1 층 영역이나 제2 층 영역에 비하여, 이들에 끼인 제3 층 영역의 실리콘이 감소한다(제2 층 영역에서의 실리콘의 최대 농도는, 제1 및 제2 층 영역에서의 실리콘의 각 최소값보다 높음).
또한, 지르코늄 실리케이트막(12') 내의 지르코늄은, 도 3의 (a)와 같이 실리콘 기판(10) 측의 제1 층 영역과 캡층(14)측의 제2 층 영역에서 감소하고, 제3 층 영역을 향하여 이동한다. 이에 의해, 지르코늄의 제2 층 영역에서의 최대 농도는, 제1 및 제2 층 영역에서의 농도의 각 최소값보다 높아진다.
또한, 제3 층 영역에 편석하고 있었던 질소는, 도 3의 (c)에 도시한 바와 같이 열 처리에 의해 제1 및 제2 층 영역으로 약간 이동하므로, 도 2의 (c)에 비하여 분포는 완만하게 된다(질소의 제3 층 영역에서의 최대 농도는, 제1 및 제2 층 영역에서의 농도의 최소값보다 높음).
즉, 본 실시의 형태의 지르코늄 실리케이트막은, 다음과 같은 질소 농도 분포를 갖는다. 조성 경사에 의해 의사 SiO2가 된 제1 및 제2 층 영역에서는 질소 농도가 상대적으로 낮고, 금속 농도가 높은 제3 층 영역에서는 질소 농도가 상대적으로 높은 구조이다.
또한, 질소를 지르코늄 실리케이트막(12)에 첨가함으로써, 열 처리 공정에 있어서 금속 원자의 확산을 제어할 수 있다. 질소를 첨가한 지르코늄 실리케이트막(12)의 내부에서는 Si-N 결합이 형성되므로, 금속 원자(지르코늄)의 지르코늄 실리케이트막 내에서의 확산을 억제할 수 있다. 이에 의해, 상분리 억제나 결정화 억제라는 효과를 기대할 수 있다.
또한, 지르코늄 실리케이트막(12)에의 질소 첨가에 의해, 캡층(14)으로부터 실리콘 기판(10)으로의 불순물 확산을 억제하는 효과도 기대할 수 있다. 즉, 캡층(14)으로서 붕소 등의 불순물을 첨가한 폴리실리콘을 이용한 경우에는, 붕소 등의 실리콘 기판(12)으로의 확산을 억제할 수 있다.
또한, 지르코늄 실리케이트막(12)에 질소를 첨가함으로써, 최종적으로 형성되는 지르코늄 실리케이트막(12')의 내열성을 향상시켜, 그 결정화를 방지할 수 있다. 이 결정화의 억제에 의해 캡층(14)으로부터 실리콘 기판(10)에의 불순물의 「통과」를 더욱 억제할 수 있다.
또한, 지르코늄 실리케이트막(12') 내의 지르코늄 농도가 높을수록, 열 처리에 의해 결정화하기 쉬우므로, 지르코늄 농도가 높은 부분에서 질소 농도를 높게 함으로써, 층의 결정화를 억제할 수도 있다.
이상, 상세하게 설명한 바와 같이 본 실시의 형태에 따르면, 용이하게 지르코늄 등의 금속 조성을 경사시킨 금속 실리케이트막을 형성할 수 있다.
또한, 본 실시의 형태에서는 금속 실리케이트막의 금속으로서 지르코늄을 예로 들어 설명하였다. 본 발명의 각 실시의 형태에 있어서, 지르코늄 대신에 하프늄, 티탄, 탄탈, 알루미늄, 이트륨, 란탄, 셀륨, 또는 그 밖의 희토류 원소를 이용할 수 있다.
도 4는 MISFET를 설명하기 위한 게이트 길이 방향의 단면도이다.
즉, 실리콘 기판(10)의 주 표면 상에는, 상술한 경사 조성의 금속 실리케이트(12') 및 게이트 전극(24)을 적층한 MIS 구조가 형성되어 있다. 일반적으로, 금속 실리케이트막(12') 및 게이트 전극(24)은 도 5의 지면 수직 방향(게이트 폭 방향)으로 신장하는 단책(短冊) 형상을 갖는다.
게이트 전극(24)은 다결정 실리콘층으로 이루어진다. 게이트 전극(24)의 양 측벽에는 측벽 절연막(26)이 형성되어 있다. 게이트 전극(24)의 양편의 실리콘 기판(10) 표면에는, 고농도로 불순물이 확산된 한 쌍의 깊은 확산 영역(28A)과, 깊은 확산층(28A)과 게이트 전극(24) 사이에 형성된 얕은 확산 영역(28B)이 형성되어 있다. 또한, 깊은 확산 영역(28A)과 게이트 전극(24)의 다결정 실리콘층 상에는 금속 실리사이드층(30)이 형성되어 있다.
또한, 한 쌍의 얕은 확산 영역(28B) 사이에는, 게이트에의 전압 인가에 의해 형성되는 채널 영역(32)이 형성되어 있다. 채널 영역은 트랜지스터의 임계값의 조정을 위해, 적절하게 첨가하는 불순물의 양이 조정되어 있다. 또한, 이 MISFET의 양편에는, 이웃의 소자와의 사이를 전기적으로 절연하는 소자 분리 영역이 일반적으로 형성된다(도시 생략).
본 실시의 형태의 MISFET는 경사 조성을 갖는 금속 실리케이트막(12')이 게이트 절연막으로 작용하여, 높은 유전율로 높은 신뢰성이 얻어진다. 그 때문에, 게이트 전극(24)과 실리콘 기판(10)과의 사이의 누설 전류나 터널 전류를 억지할 수 있다.
〈제2 실시의 형태〉
본 발명의 제2 실시의 형태에 따른 MISFET의 게이트 절연막의 제조 방법을 설명한다. 도 5의 (a), (b) 및 (c)는 제2 실시의 형태의 MISFET의 제조 방법을 설명하기 위한 공정 단면도이다.
우선, 소자 사이를 전기적으로 절연하는 소자 분리 영역(도시 생략)을 형성한 실리콘 기판(10)을 준비한다. 다음으로, 이 실리콘 기판(10)의 표면의 자연 산화막을 희불화수소산(HF) 용액 처리에 의해 제거하여, 실리콘 기판(10)의 표면의 미결합수(手)를 수소에 의해 종단하였다. 그리고, 균일 조성의 금속 실리케이트막(12)을 실리콘 기판(10)의 위에 형성하였다(도 5의 (a)). 금속 실리케이트막으로서, 예를 들면 두께 약 2㎚의 지르코늄 실리케이트막을 형성하였다. 이 때에는, 지르코늄 산화물 타깃과 실리콘 산화물 타깃을 이용하여, 아르곤과 산소, 질소의 혼합 가스 플라즈마를 이용한 스퍼터링을 이용하였다.
이 때에는, 층의 깊이 방향에서 금속 및 실리콘이 균일한 조성이고, 또한 질소 농도의 깊이 방향의 중앙에서 높아지고, 실리콘 기판(10)과의 계면 부근 및 게이트 전극(14)과의 계면 부근에서 낮아지는 금속 실리케이트막(12)을 형성한다.
형성 방법으로서는 스퍼터법 외에도, CVD법, 증착법 등을 이용할 수 있다.
상술한 질소의 분포는, 예를 들면 스퍼터 내에 흐르는 질소(N2)의 유량을 시간 변화시킴으로써 실현할 수 있다. 도 6에 스퍼터 내의 질소(N2)의 유량의 시간 변화의 예를 모식적으로 나타낸다. 또한, 상기 질소 조성 분포는 질소를 함유하지 않는 금속 실리케이트막을 퇴적한 후, 조건(압력, 플라즈마의 종류)을 선택하여 행하는 플라즈마 질화에 의해, 실현할 수도 있다.
이와 같이 하여 형성한 금속 실리케이트막(12)을 구비하는 실리콘 기판(10)을 열 처리함으로써, 제1 실시의 형태에서 설명한 바와 같은 경사 조성의 금속 실리케이트막(12')을 형성하였다.
또한, 금속 실리케이트막의 조성 경사를 실현하는 다른 방법에는, 증착법이나 스퍼터법이 있다. 예를 들면, 증착 방법에서는 별개의 금속원과 실리콘원을 사용하여, 층의 형성 도중에 금속/실리콘비를 바꾸는 방법이 있다. 또한, 스퍼터에 있어서는 1종류의 조성의 타깃으로부터 경사 조성을 실현하는 것은 곤란하기 때문에, 조성이 다른 타깃을 사용하여, 층의 퇴적을 복수회로 나누어 행함으로써 경사 조성을 실현할 수 있다. 이들 방법은 막 내의 질소 농도가 높은 부분에서 금속 원자 및 실리콘 원자가 이동하기 어렵고, 질소 농도가 낮은 부분에서 금속 원자 및 실리콘 원자가 이동하기 쉽다는 현상에 기초하는 상술한 방법과 비교하면 약간 복잡한 제법이다. 여기서는 일례로서, 캡층(24)(게이트 전극)에 폴리실리콘을 이용하여, 승온 속도 100℃/초에서 승온한 후에, 1000℃의 질소 분위기 속에서 30초 동안의 열 처리를 행하였다. 이 열 처리에 의해, 조성 경사 금속 실리케이트막(12)을 형성할 수 있었다.
또한, 조성을 경사시키기 위한 고온 어닐링은 도 5의 (c)에 도시한 불순물 영역(10A, 10B)의 형성 공정에서 행하는 것이 아니라, 도 5의 (b)에 나타낸 게이트 전극 형성 후에 행할 수도 있다.
〈제3 실시의 형태〉
다음으로, 본 발명에 따른 제3 실시예에 대해서, 도 7 및 도 8을 이용하여 설명한다. 절연층에는, 금속 실리케이트뿐만 아니라, 실리콘을 적극적으로 첨가하지 않는 금속 산화물을 이용할 수도 있다. 제3 실시의 형태에서는, 이 금속 산화물에 의한 게이트 산화막에 대해서 설명한다.
도 7은 실리콘 기판(10) 상에 금속 산화물막(34)을 형성하고, 또한 금속 산화물막(34) 상에 도전성 캡층(14)을 형성한 적층 구조의 단면도이다. 또한, 이 금속 산화물막(34) 내의 금속(예로서 Zr), 질소(N), 산소(O)의 농도 분포의 모식도를 도 8에 도시한다.
금속 산화물막(34) 내의 질소는, 실리콘 기판(10)과의 계면 부근(제1 층 영역), 및 도전성 캡층(14)과의 계면 부근(제2 층 영역)에서는 상대적으로 낮고, 그 사이(제3 층 영역)에서는 질소 농도가 상대적으로 높아지는 것과 같은 구조이다.
이러한 농도 분포에 의해, 금속 실리케이트막(12')과 마찬가지로, 제1 및 제2 층 영역에서, 제3 층 영역보다 밴드 갭을 크게 할 수 있으며, 누설 전류를 억제할 수 있다. 이 경우의 제조 방법은, 예를 들면 스퍼터 중에 도 8의 (b)에 도시한 바와 같이, 질소(N2)의 유량을 퇴적 시간에 따라 변화시킴으로써, 그 질소 조성 분포를 실현할 수 있다. 또한, 질소 조성 분포는 질소를 함유하지 않는 금속 산화물막을 퇴적한 후, 플라즈마 질화에 의해 실현할 수도 있다.
(제1 실시예)
다음으로, 제1 실시의 형태에서 설명한 제조 방법의 구체예를 설명한다. 도9의 (a), (b), (c), (d), (e) 및 (f)는, 질소 첨가한 지르코늄 실리케이트막의 열 처리 전후의, 막의 깊이 방향의 지르코늄과 실리콘의 조성 분포의 변화를 나타낸다.
도 9의 각 도면의 횡축은 지르코늄 실리케이트막(12, 12')의 캡층(14)과의 계면을 기점으로 하여 실리콘 기판(10)에 이르기까지의 깊이를 나타내고, 종축은 Zr나 Si의 농도(at%)를 나타낸다. 본 예에서의 지르코늄 실리케이트막(12)의 두께는 95Å이다.
도 9의 (a)는 열 처리 전의 깊이 0Å으로부터 40Å까지의 분포를 나타내고, 도 9의 (b)는 그 열 처리 후의 분포를 나타낸다. 도 9의 (c)는 깊이 40Å으로부터 70Å까지의 열 처리 전의 분포를 나타내고, 도 9의 (d)는 그 열 처리 후의 분포를 나타내다. 또한, 도 9의 (e)는 깊이 75Å으로부터 95Å까지의 열 처리 전의 분포를 나타내고, 도 9의 (f)는 그 열 처리 후의 분포를 나타낸다. 이들 분포는 HR-RBS(High Resolution Ratheford Back Scattering)에 의해 측정하였다.
또한, 열 처리 전의 질소 농도는, 깊이 0Å으로부터 50Å까지를 8at%, 50Å으로부터 75Å까지를 40at%, 75Å으로부터 95Å까지를 8at%로 하고 있었다. 또한, 지르코늄과 실리콘의 농도는 층의 깊이 방향으로 대략 균일하게 하였다. 또한, 도 9의 (a)에서 Zr의 농도가 5at%까지 내려가 있지만, 원인으로서, C 등의 오염 물질이 표면측에 혼입하여, 상대적으로 Si, Zr 모두 원자 농도로서는 낮아지고 있기 때문이다. 그러나, 실제 반도체 장치 제조 공정과 같이 오염도가 적은 경우에는, 이러한 문제는 발생하지 않고, 또한 오염이 있어도 어닐링 후에는 오염 물질은 감소한다. 도 9의 (a)의 단계에서, Zr은 완전히 균일한 것이 이상적이지만, 현실적으로는 변동하는 경우도 있다. 그 경우에는 변동량이 약 20% 이하이면, 원하는 효과가 얻어진다. 도 9의 (a)에 나타내는 Zr 농도도, 열 처리 후의 Zr의 농도 분포와 비교하여 보다 균일하다고 할 수 있다.
도 9의 (b), (d) 및 (f)로부터 알 수 있듯이, 질소 농도가 낮은 실리콘 기판(10)측의 영역 및 도전성 캡층(14)측의 영역에서는, 열 처리에 의해 표면과 계면에서 Zr의 농도가 낮고, 내측에서 농도가 높은 분포를 실현할 수 있다.
도 9의 (c) 및 (d)로부터, 열 처리 전에 질소 농도가 높아진 중앙 영역에서는 열 처리 후, 실리콘과 지르코늄은 거의 이동하지 않는 것을 알 수 있다. 이와 같이 제1 실시의 형태에 따른 제조 방법에 의해, 금속 조성이 경사진 금속 실리케이트막(12')을 형성할 수 있다.
이상, 실시의 형태나 실시예를 예시하면서 본 발명의 실시의 형태에 대하여 설명하였다. 그러나, 본 발명은 상술한 각 구체예로 한정되는 것이 아니며, 특허 청구의 범위에 기재된 요지에 따라, 적절하게 변경할 수 있다.
예를 들면, 트랜지스터의 구조에 대해서도, 구체예로서 나타낸 것으로 한정되지 않고, 기타, 당업자가 본 발명을 적용하면서 설계 변경하여 얻을 수 있는 모든 트랜지스터는 본 발명의 범위에 포함된다.
예를 들면, 트랜지스터의 각부를 구성하는 재료, 첨가 불순물, 막 두께, 형상, 도전형, 형성 방법 등에 대하여 당업자가 적절하게 설계 변경한 것은 본 발명의 범위에 포함된다.
이상 상세하게 설명한 바와 같이, 본 발명에 따르면, 양호한 계면 특성을 유지하고, 또한 절연막의 누설 전류를 저감하는 금속 실리케이트막 등을 이용한 반도체 장치와 그 간편한 제조 방법을 제공할 수 있다.

Claims (6)

  1. 실리콘 기판과,
    상기 실리콘 기판 상에 형성된, 실리콘, 산소, 질소, 및 금속을 함유하는 게이트 절연막으로서, 상기 실리콘 기판에 접하는 제1 층 영역과, 상기 게이트 절연막의 제1 층 영역과 반대측의 제2 층 영역과, 상기 제1 및 제 2 층 영역의 사이에 있는 제3 층 영역을 구비하고, 상기 제3 층 영역에서의 상기 금속의 최대 농도가 상기 제1 및 제2 층 영역에서의 상기 금속의 농도의 최소값보다 높고, 상기 제3 층 영역에서의 상기 질소의 최대 농도가 상기 제1 및 제2 층 영역에서의 상기 질소의 농도의 최소값보다 높은 상기 게이트 절연막과,
    상기 제2 층 영역에 접하는 게이트 전극과,
    상기 게이트 절연막의 양편에 형성된 한 쌍의 소스/드레인 영역을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 실리콘 기판과,
    상기 실리콘 기판 상에 형성된, 산소, 질소, 및 금속을 함유하는 게이트 절연막으로서, 상기 실리콘 기판에 접하는 제1 층 영역과, 상기 게이트 절연막의 제1 층 영역과 반대측의 제2 층 영역과, 상기 제1 및 제2 층 영역의 사이에 있는 제3 층 영역을 구비하고, 상기 금속의 농도가 상기 제1, 제2 및 제3 층 영역에서 같고, 상기 제2 층 영역에서의 상기 질소의 최대 농도가 상기 제1 및 제3 층 영역에서의농도의 최소값보다 높은 상기 게이트 절연막과,
    상기 제2 층 영역에 접하는 게이트 전극과,
    상기 게이트 절연막의 양편에 형성된 한 쌍의 소스/드레인 영역을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 금속은 지르코늄, 하프늄, 티탄, 탄탈, 알루미늄, 이트륨, 또는 희토류 원소 중 어느 하나인 것을 특징으로 하는 반도체 장치.
  4. 실리콘 기판 상에, 실리콘, 산소, 질소 및 금속을 함유하는 금속 실리케이트막을 형성할 때에, 상기 금속 실리게이트막 내의 상기 질소의 농도를, 상기 실리콘 기판측의 제1 층 영역 및 상기 제1 층 영역과 반대측의 제2 층 영역보다, 상기 제1 및 제2 층 영역에 끼인 제3 층 영역에서 높게, 상기 실리콘 및 상기 금속의 농도를 상기 제1, 제2 및 제3 층 영역에 걸쳐 같은 금속 실리케이트막을 형성한 후에, 상기 금속 실리케이트막을 열처리하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 금속 실리 게이트막 내의 질소의 농도 분포는, 상기 금속 실리케이트막을 퇴적하는 과정에서, 아르곤 가스, 질소 가스, 및 산소 가스의 유량비를 시간 변화시킴으로써 제어하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항 또는 제5항에 있어서,
    상기 금속은 지르코늄, 하프늄, 티탄, 탄탈, 알루미늄, 이트륨, 또는 그 밖의 희토류 원소 중 어느 하나인 것을 특징으로 하는 반도체 장치의 제조 방법.
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