JP2006140514A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 高誘電率膜を含むゲート絶縁膜を有するＭＩＳトランジスタを有する半導体装置及びその製造方法に関し、ポリシリコンの異常成長やゲートリーク電流を抑制しうる半導体装置の構造及びその製造方法を提供する。
【解決手段】 半導体基板１０に形成され、ハフニウム組成ｘが０．７＜ｘ＜１であるＨｆ_ｘＡｌ_１−ｘＯ_ｙよりなる誘電体膜１６と、誘電体膜１６上に形成され、誘電体膜１６とは異なる誘電体膜１８とを有するゲート絶縁膜２０と、ゲート絶縁膜２０上に形成され、ポリシリコン膜を有するゲート電極２４とを有する。これにより、ポリシリコン膜の形成過程における局所的な異常成長が防止される。また、ゲートリーク電流を大幅に低減することができる。
【選択図】 図９

Description

本発明は、半導体装置及びその製造方法に係り、特に、高誘電率膜よりなるゲート絶縁膜を有するＭＩＳ（Metal-Insulator-Semiconductor）トランジスタを有する半導体装置及びその製造方法に関する。

半導体装置の高集積化によるＭＩＳトランジスタの微細化に伴い、ゲート絶縁膜の薄膜化が進んでいる。数年後にはゲート長５０ｎｍ以下に対応したトランジスタの開発が見込まれており、シリコン酸化膜換算で１ｎｍ以下の膜厚を有するゲート絶縁膜が必要となってくる。

従来より、ゲート絶縁膜としてはシリコン酸化膜系の絶縁膜が広く用いられてきた。しかしながら、シリコン酸化膜系の絶縁膜では膜厚が約３ｎｍ程度以下になるとトンネルリーク電流が顕著となり、絶縁膜としての機能を果たさなくなるという問題が指摘されている。このため、シリコン酸化膜系の絶縁膜に代わる新しい材料によりシリコン酸化膜換算で１ｎｍ以下のゲート絶縁膜を形成することが検討されている。

シリコン酸化膜系の絶縁膜に代わるゲート絶縁膜材料として、シリコン酸化膜よりも誘電率が高い材料（Ｈｉｇｈ−ｋ材料）を用いることが検討されている。高誘電率材料を用いることにより、ゲート絶縁膜の物理膜厚を厚くすることができ、リーク電流を抑えることができる。

高誘電率材料としては様々な金属酸化物材料が提案されており、ＺｒＯ_２、Ａｌ_２Ｏ_３、ＨｆＯ_２、ＴａＯ_２等の材料が注目されている。なかでも、ＨｆＯ_２は、比誘電率が２０〜３０程度と高い、ＺｒＯ_２と比べてシリサイド化しにくい、成長中にシリコン基板との間に形成される界面層が増加しにくい、等の利点があり有望である。

しかしながら、ＨｆＯ_２は、堆積直後（as-grown）の状態で部分的に結晶化しているため、リーク電流が大きいという欠点を有している。また、ＨｆＯ_２上にポリシリコン膜を堆積すると、ポリシリコンの局所的な異常成長が生じることが知られている。

ＨｆＯ_２の結晶化の問題に関しては、例えば特許文献１に記載されているように、ゲート絶縁膜中に非晶質材料を介在させることが提案されている。また、例えば特許文献２に記載されているように、ＨｆＯ_２に結晶化しにくいＳｉＯ_２やＡｌ_２Ｏ_３等を混入することで結晶化を抑制し、リーク電流を低減することが提案されている。また、ポリシリコンの異常成長に関しては、例えば非特許文献１に記載されているように、ＨｆＯ_２膜とポリシリコン膜との間にＡｌ_２Ｏ_３膜を介在させることでポリシリコンの異常成長を抑制することが提案されている。
特開２００１−２６７５６６号公報 特開２００２−０３３３２０号公報 "Compatibility of polycrystalline silicon gate deposition with HfO2 and Al2O3/HfO2 gate dielectrics", DC Gilmer et al., Appl. Phys. Lett. Vol.81, pp.1288-1290 (2002)

しかしながら、ＨｆＯ_２−Ａｌ_２Ｏ_３混合系（以下、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙと表す）の高誘電率膜について本願発明者等が鋭意検討を行った結果、ＨｆＯ_２にＡｌ_２Ｏ_３等を混入して結晶化を抑制した場合であっても、Ｈｆリッチな領域ではゲートリーク電流が増大することがあることが判明した。また、このＨｆリッチな領域においては、ポリシリコンゲートの異常成長による島状突起物が生成されることが判明した。

本発明の目的は、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙを含むゲート絶縁膜を有するＭＩＳトランジスタにおいて、ゲートリーク電流や島状突起物の発生を抑制しうる半導体装置の構造及びその製造方法を提供することにある。

上記目的は、半導体基板上に形成され、ハフニウム組成ｘが０．７＜ｘ＜１であるＨｆ_ｘＡｌ_１−ｘＯ_ｙよりなる第１の誘電体膜と、前記第１の誘電体膜上に形成され、前記第１の誘電体膜とは異なる第２の誘電体膜とを有するゲート絶縁膜と、前記ゲート絶縁膜上に形成され、ポリシリコン膜を有するゲート電極とを有することを特徴とする半導体装置によって達成される。

また、上記目的は、半導体基板上に形成され、ハフニウム組成ｘが０．７＜ｘ＜１であり膜厚が１ｎｍ以下のＨｆ_ｘＡｌ_１−ｘＯ_ｙ膜を有するゲート絶縁膜と、前記ゲート絶縁膜上に形成されたポリシリコン膜を有するゲート電極とを有することを特徴とする半導体装置によって達成される。

また、上記目的は、半導体基板上に、ハフニウム組成ｘが０．７＜ｘ＜１であるＨｆ_ｘＡｌ_１−ｘＯ_ｙよりなる第１の誘電体膜を堆積する工程と、前記第１の誘電体膜上に、前記第１の誘電体膜とは異なる第２の誘電体膜を堆積する工程と、前記第２の誘電体膜上に、ポリシリコン膜を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。

また、上記目的は、半導体基板上に、シリコン酸化膜系の絶縁膜よりなる第１の誘電体膜を形成する工程と、前記第１の誘電体膜上に、ハフニウム組成ｘが０．７＜ｘ＜１であり膜厚が１ｎｍ以下のＨｆ_ｘＡｌ_１−ｘＯ_ｙよりなる第２の誘電体膜を形成する工程と、前記第２の誘電体膜上に、ポリシリコン膜を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。

また、上記目的は、半導体基板上に、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙよりなる誘電体膜を形成する工程と、前記誘電体膜上に、５５０℃より低い温度でシリコン膜を形成する工程とを有することを特徴とする半導体装置の製造方法によっても達成される。

以上の通り、本発明によれば、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙ膜とシリコン膜との間にシリコン膜の異常成長を抑制しうる絶縁膜を形成し、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙの膜厚を１ｎｍ以下に設定し、又は、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙ上にアモルファス状態でシリコン膜を堆積するので、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙ上にシリコン膜を形成する際のシリコン膜の局所的な異常成長を抑制することができる。また、ゲートリーク電流を大幅に低減することができる。

［本発明の原理］
Ｈｆ_ｘＡｌ_１−ｘＯ_ｙについて本願発明者等が鋭意検討を行った結果、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙ膜中を流れるリーク電流は、ハフニウム組成（ｘ）に大きく依存することが判明した。ハフニウム組成ｘが０．９以上の場合には、大きなリーク電流が観測される。これは、この組成のＨｆ_ｘＡｌ_１−ｘＯ_ｙ膜が、堆積直後（as-deposition）の状態でも部分的に結晶化しているためと考えられる。また、ハフニウム組成ｘが０．７＜ｘ＜１の範囲のＨｆ_ｘＡｌ_１−ｘＯ_ｙでは、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙ膜上にゲート電極用のポリシリコン膜を成膜すると、ポリシリコン膜の局所的な異常成長が発生し、大きな島状突起物が生成される。異常成長がリーク電流と直接関係するかどうかは判らないが、島状突起物が生成されると半導体装置製造プロセスに影響を及ぼし、設計通りの半導体装置を製造することができない。

これらの現象を詳しく調べるため、本願発明者等は、原子間力顕微鏡（ＡＦＭ：Atomic Force Microscope）を用い、ポリシリコン／Ｈｆ_ｘＡｌ_１−ｘＯ_ｙ構造の局所リーク電流特性を調べた。図１はその結果を示す図である。図１（ａ）がハフニウム組成ｘ＝０．７の場合における表面トポグラフ像であり、図１（ｂ）が（ａ）のトポグラフ像と同時に観測したリーク電流の面内分布を示す図である。図１（ｃ）がハフニウム組成ｘ＝０．８の場合における表面トポグラフ像であり、図１（ｄ）が（ｃ）のトポグラフ像と同時に観測したリーク電流の面内分布を示す図である。図１（ｅ）がハフニウム組成ｘ＝０．９の場合における表面トポグラフ像であり、図１（ｆ）が（ｅ）のトポグラフ像と同時に観測したリーク電流の面内分布を示す図である。図１（ｇ）がハフニウム組成ｘ＝１．０の場合における表面トポグラフ像であり、図１（ｈ）が（ｇ）のトポグラフ像と同時に観測したリーク電流の面内分布を示す図である。

図１（ｃ）及び（ｅ）に示すトポグラフ像には、多数の島状突起物が観測される。この島状突起部は、ポリシリコンが異常成長して生成されたものである。一方、ハフニウム組成ｘ＝１．０及び０．７の場合には、図１（ａ）及び図１（ｇ）に示されるように、島状突起物は発生していない。また、島状突起物は、ポリシリコン膜の成長初期には観察されず、ポリシリコン膜の厚さが十分に厚く成長したときに発生することが判った。

一方、図１（ｂ），（ｄ），（ｆ），（ｇ）に示すように、リーク電流はハフニウム組成ｘが多いほど、大きいことが判明した。このリーク電流スポットは必ずしも島状突起物の箇所とは一致していない。ハフニウム組成ｘ＝０．８の場合には、局所的にリーキーなスポットが存在することが判った。この局所リーク電流スポットは、４μｍ^２あたり１〜２個の割合で発生し、島状突起物の発生する密度と同じであることも判った。

図２は、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙをゲート絶縁膜とするＭＯＳキャパシタにおけるゲートリーク電流のハフニウム組成及びゲート面積依存性を示すグラフである。図２に示すように、ハフニウム組成ｘ＝０．５及びｘ＝１．０の試料では、ゲート面積が小さくなってもリーク電流のばらつきに大きな変化はないが、ハフニウム組成ｘ＝０．８の試料では、ゲート面積が小さくなるほどにリーク電流のばらつきが大きくなっている。この現象は、ゲート面積が大きい場合には含まれる局所リークスポットの数が均一化されてばらつきが小さくなるのに対し、ゲート面積が小さい場合には、ゲート中に局所リーク電流スポットが存在する場合にはリーキーで存在しない場合にリーク電流が小さくなると考えることで説明することができる。

図３は、ハフニウム組成とポリシリコンの異常成長との関係を示すトポグラフ像である。図３（ａ）がハフニウム組成ｘ＝０．６の場合であり、図３（ｂ）がハフニウム組成ｘ＝０．７の場合であり、図３（ｃ）がハフニウム組成ｘ＝０．８の場合であり、図３（ｄ）がハフニウム組成ｘ＝０．９の場合であり、図３（ｅ）がハフニウム組成１．０の場合である。

図３に示すように、ハフニウム組成ｘが０．７以下（０＜ｘ≦０．７）の場合及び１．０の場合にはポリシリコンの局所的な異常成長は観察されないが、ハフニウム組成ｘが０．８及び０．９の場合にはポリシリコンの局所的な異常成長が観察される。

図４は、析出物の数と高さとの関係を示すグラフである。図中、●印がハフニウム組成ｘ＝１の場合、■印がハフニウム組成ｘ＝０．９の場合、▼印がハフニウム組成ｘ＝０．８の場合、○印がハフニウム組成ｘ＝０．７の場合、□印がハフニウム組成ｘ＝０．６の場合である。

図示するように、ハフニウム組成が０．８及び０．９の場合に析出物の高さが高い方にまで分布しており、異常成長が生じていることが判る。

ハフニウム組成ｘ＝１．０はＨｆＯ_２に相当する組成であり、上記非特許文献１においてポリシリコンの異常成長が観察された条件であるが、本願発明者等の検討結果では異常成長は確認できなかった。本願発明者等の検討結果では、ハフニウム組成ｘ＝１．０の場合よりも、ハフニウム組成ｘ＝０．８，０．９の場合の方が高い頻度で異常成長が発生している。このことから、ハフニウム組成ｘ＝０．８，０．９の場合におけるポリシリコンの異常成長は、非特許文献１に見られるＨｆＯ_２上におけるポリシリコンの異常成長とは異なり、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙ特有の現象であると考えられる。

上述のように、ハフニウム組成ｘが０．７＜ｘ＜１であるＨｆ_ｘＡｌ_１−ｘＯ_ｙでは、ポリシリコンの局所的な異常成長が生じる。したがって、ポリシリコンの異常成長を防止するには、ハフニウム組成ｘを０．７以下に設定すればよい。しかしながら、ハフニウム組成ｘが０．５以下では、リーク電流を低減する効果はあるが、Ａｌ_２Ｏ_３組成が大きい分、比誘電率は小さくなる。高い誘電率を得るためには、ＨｆＯ_２組成のより大きな膜を形成することが望ましい。

そこで、本発明の第１の方法では、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙ膜とポリシリコン膜との間に、ポリシリコン膜の異常成長を抑制しうる絶縁膜を形成する。ポリシリコンの異常成長は、上記組成のＨｆ_ｘＡｌ_１−ｘＯ_ｙ膜上に直にポリシリコン膜を成長することにより発生する。したがって、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙ膜とポリシリコン膜との間に、ポリシリコン膜の異常成長を抑制しうる絶縁膜、例えば、シリコン酸化膜、シリコン窒化膜、シリコン窒化酸化膜、Ａｌ_２Ｏ_３（アルミナ）膜、ＨｆＯ_２組成ｘが０．７以下（０＜ｘ≦０．７）のＨｆ_ｘＡｌ_１−ｘＯ_ｙ膜などを介在させることにより、ポリシリコンの異常成長を抑制することができる。

図５は、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜とポリシリコン膜との間にシリコン窒化膜を形成した場合におけるトポグラフ像である。図３（ｃ）と図５との比較から明らかなように、シリコン窒化膜を介在させることにより、ポリシリコンの局所的な異常成長を抑制することができる。

図４の▽印は、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜とポリシリコン膜との間にシリコン窒化膜を形成した場合における析出物の数と高さとの関係を示している。シリコン窒化膜を設けることによりポリシリコンの異常成長が抑制できることは、図４のグラフからも明らかである。

図６は、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜とポリシリコン膜との間にシリコン窒化膜を形成した場合におけるゲートリーク電流のゲート面積依存性を示すグラフである。図示するように、シリコン窒化膜を形成することにより、形成しない場合と比較してリーク電流を大幅に低減できるとともに、リーク電流のばらつきを小さくすることができる。

また、本発明の第２の方法では、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙの膜厚を１ｎｍ以下に設定する。膜厚が１ｎｍ以下のＨｆ_ｘＡｌ_１−ｘＯ_ｙの場合、ハフニウム組成ｘが０．７＜ｘ＜１の場合であっても、ポリシリコンの異常成長を抑制することができる。但し、この場合には、ゲート絶縁膜として十分な物理膜厚を確保するために、他の絶縁膜との積層膜によりゲート絶縁膜を構成することが望ましい。

図７は、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜の膜厚を変化したときの表面状態の変化を示す図である。図７（ａ）は膜厚が２ｎｍの場合を、図７（ｂ）は膜厚が１ｎｍの場合を、図７（ｃ）は膜厚が０．５ｎｍの場合を、それぞれ示している。

図示するように、膜厚が１ｎｍ以下の場合には、ポリシリコンの異常成長により生じる島状突起物を大幅に低減することができる。

また、本発明の第３の方法では、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙ上にポリシリコンを堆積する代わりに、アモルファスシリコンを堆積する。本願発明者等が鋭意検討を行ったところ、アモルファスシリコンの成膜温度まで低温化すると、異常成長により生じる島状突起物の大きさが小さくなることが判明した。したがって、ポリシリコン膜に代えてアモルファスシリコン膜を堆積することにより、異常成長を抑制することができる。

図８は、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ上に５５０℃でアモルファスシリコンを堆積した場合におけるトポグラフ像である。図３（ｃ）と図８との比較から明らかなように、成膜温度を低温化することにより、島状突起物の大きさを小さくすることができる。

図４の×印は、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜上にアモルファスシリコン膜を堆積した場合における析出物の数と高さとの関係を示している。アモルファスシリコン膜を堆積することにより島状突起物を小さくできることは、図４のグラフからも明らかである。

なお、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙは、正確には（ＨｆＯ_２）_ｘ（Ａｌ_２Ｏ_３）と表されるが、ＨｆとＡｌの個々の酸化状態は特に規定されるものではないため、酸素組成ｙは、ハフニウム組成ｘによって変化する。

［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図９乃至図１１を用いて説明する。

図９は本実施形態による半導体装置の構造を示す概略断面図、図１０及び図１１は本実施形態による半導体装置の製造方法を示す工程断面図である。

はじめに、本実施形態による半導体装置の構造について図９を用いて説明する。

シリコン基板１０上には、素子分離膜１２が形成されている。素子分離膜１２により画定されたシリコン基板１０の素子領域上には、界面層１４、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６及びアルミナ膜１８を有するゲート絶縁膜２０が形成されている。ゲート絶縁膜２０上には、ポリシリコン膜よりなるゲート電極２４が形成されている。ゲート電極２４の側壁部分には、側壁絶縁膜２８が形成されている。ゲート電極２４の両側のシリコン基板１０中には、ソース／ドレイン拡散層３２が形成されている。

このように、本実施形態による半導体装置は、ゲート絶縁膜２０が、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６上に形成されたＡｌ_２Ｏ_３膜１８を有する点に主たる特徴がある。前述の通り、ハフニウム組成０．７＜ｘ＜１のＨｆ_ｘＡｌ_１−ｘＯ_ｙ膜上にポリシリコン膜を直に堆積した場合、ポリシリコンの局所的な異常成長が発生し、ゲートリーク電流の増加を引き起こす。本実施形態による半導体装置のようにＨｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６上にＡｌ_２Ｏ_３膜１８を形成し、Ａｌ_２Ｏ_３膜１８上にポリシリコン膜を堆積することにより、ポリシリコンの異常成長を防止することができる。したがって、本実施形態による半導体装置によれば、ゲートリーク電流を低減することができる。

次に、本実施形態による半導体装置の製造方法について図１０及び図１１を用いて説明する。

まず、シリコン基板１０中に、例えばＳＴＩ（Shallow Trench Isolation）法により、素子領域を画定する素子分離膜１２を形成する（図１０（ａ））。

次いで、素子分離膜１２が形成されたシリコン基板１０上に、ＭＯＣＶＤ法により、膜厚３ｎｍのＨｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６を堆積する。Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６は、例えば、Ａｌ原料にＴＴＢＡｌ（tri-tertiary butyl Al）を、Ｈｆ原料にＴＴＢＨｆ（tetra butoxy Hf）を、酸化ガスにＯ_２ガスを、キャリアガスにＮ_２を用い、基板温度を５００℃、ＴＴＢＨｆの流量を５００ｓｃｃｍ、ＴＴＢＡｌの流量を３５ｓｃｃｍ、Ｏ_２流量を１００ｓｃｃｍ、総流量を１５００ｓｃｃｍとして形成する。

なお、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６の成膜の際に、シリコン基板１０とＨｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６との界面には、界面層１４が形成される。なお、界面層１４は、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６の成膜過程でシリコン基板１０が酸化されることにより形成されるものと考えられている。

次いで、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６上に、例えば膜厚１ｎｍのＡｌ_２Ｏ_３膜１８を堆積する（図１０（ｂ））。Ａｌ_２Ｏ_３膜１８は、例えばＡｌ原料にＴＴＢＡｌを、酸化ガスにＯ_２ガスを、キャリアガスにＮ_２を用い、基板温度を５００℃、ＴＴＢＡｌの流量を３００ｓｃｃｍ、Ｏ_２流量を１００ｓｃｃｍ、総流量を１５００ｓｃｃｍとして形成する。

なお、Ａｌ_２Ｏ_３膜１８は、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６を堆積したと同様の成膜室内において連続して成膜することが望ましい。Ａｌ_２Ｏ_３膜１８は、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６を堆積する際に用いるハフニウム源の供給を停止することにより堆積することができる。これにより、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６が堆積後に大気に曝されることはなく、良質の界面を得ることができる。

こうして、シリコン基板１０上に、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６とＡｌ_２Ｏ_３膜１８との積層膜よりなるゲート絶縁膜２０を形成する。

次いで、ゲート絶縁膜２０上に、例えば減圧ＣＶＤ法により、例えば膜厚１５０ｎｍのポリシリコン膜２２を形成する（図１０（ｃ））。ポリシリコン膜２２は、例えば、ＳｉＨ_４（２０％）、Ｈｅ（８０％）の原料を用い、総流量を５００ｓｃｃｍ、圧力を３０Ｐａ、成膜温度を６２０℃として形成する。

上記ポリシリコン膜２２の成膜条件は、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜上に直にポリシリコン膜を堆積すると局所的な異常成長が生じる条件である。しかしながら、本実施形態では、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６とポリシリコン膜２２との間にＡｌ_２Ｏ_３膜１８が形成されているため、ポリシリコン膜２２の局所的な異常成長が生じることはない。

次いで、フォトリソグラフィー及びドライエッチングによりポリシリコン膜２２をパターニングし、ポリシリコン膜２２よりなるゲート電極２４を形成する（図１０（ｄ））。

次いで、ゲート電極２４をマスクとして、例えば砒素イオンをイオン注入し、ゲート電極２４の両側のシリコン基板１０中に、ＬＤＤ領域或いはエクステンション領域となる不純物拡散領域２６を形成する（図１１（ａ））。

次いで、例えばＣＶＤ法により、例えば膜厚１１０ｎｍのシリコン窒化膜を堆積した後、このシリコン窒化膜をエッチバックし、ゲート電極２４の側壁部分にシリコン窒化膜よりなる側壁絶縁膜２８を形成する（図１１（ｂ））。

次いで、ゲート電極２４及び側壁絶縁膜２８をマスクとして、例えば砒素イオンをイオン注入し、ゲート電極２４の両側のシリコン基板１０中に、不純物拡散領域３０を形成する。

次いで、例えば１０５０℃１秒間の短時間熱処理を行いイオン注入した不純物を活性化し、不純物拡散領域２６，３０よりなるソース／ドレイン拡散層３２を形成する（図１１（ｃ））。

こうして、図９に示す半導体装置が製造される。

このように、本実施形態によれば、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜とポリシリコン膜との間にＡｌ_２Ｏ_３膜を介在させるので、ポリシリコン膜の形成過程における局所的な異常成長を防止することができる。また、ゲートリーク電流を大幅に低減することができる。

［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図１２を用いて説明する。なお、図９乃至図１１に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。

図１２は本実施形態による半導体装置の構造を示す概略断面図である。

本実施形態による半導体装置は、基本的な構造は図９に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置が第１実施形態による半導体装置と異なる点は、Ａｌ_２Ｏ_３膜１８の代わりにシリコン窒化膜３４が形成されている点にある。

シリコン窒化膜３４も、Ａｌ_２Ｏ_３膜１８と同様に、ポリシリコンの局所的な異常成長を防止する効果がある。したがって、シリコン窒化膜３４をＨｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６とゲート電極２４との間に介在させることにより、ポリシリコンの異常成長を防止することができる。したがって、本実施形態による半導体装置によれば、ゲートリーク電流を低減することができる。

また、窒素を含むシリコン系の絶縁膜はボロンの拡散を抑制する効果を有する。したがって、Ｐ型トランジスタにあっては、ゲート電極２４からのボロンの突き抜けを防止することができ、ボロンの突き抜けに起因するトランジスタ特性の劣化を防止することができる。

なお、本実施形態による半導体装置は、第１実施形態による半導体装置の製造方法において、アルミナ膜１８を形成する代わりにシリコン窒化膜３４を形成することにより、製造することができる。

シリコン窒化膜３４は、例えば減圧ＣＶＤ法により、例えば膜厚０．５ｎｍのシリコン窒化膜を堆積することにより、形成することができる。シリコン窒化膜はアルミナ膜よりも比誘電率が小さいため、アルミナ膜よりも膜厚を薄くすることが望ましい。

このように、本実施形態によれば、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜とポリシリコン膜との間にシリコン窒化膜を介在させるので、ポリシリコン膜の形成過程における局所的な異常成長を防止することができる。また、ゲートリーク電流を大幅に低減することができる。

なお、上記実施形態では、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜上にシリコン窒化膜を形成したが、シリコン窒化膜の代わりにＳｉＯＮ膜を用いてもよい。

［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図１３を用いて説明する。なお、図９乃至図１２に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。

図１３は本実施形態による半導体装置の構造を示す概略断面図である。

本実施形態による半導体装置は、基本的な構造は図９に示す第１実施形態による半導体装置と同様である。本実施形態による半導体装置が第１実施形態による半導体装置と異なる点は、Ａｌ_２Ｏ_３膜１８の代わりにＨｆ_０．５Ａｌ_０．５Ｏ_ｙ膜３６が形成されている点にある。

ハフニウム組成ｘが０．７以下のＨｆ_ｘＡｌ_１−ｘＯ_ｙの場合、前述の通り、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙ上にポリシリコンを直に堆積しても局所的な異常成長は生じない。したがって、少なくともポリシリコンに接する最上部のＨｆ_ｘＡｌ_１−ｘＯ_ｙのハフニウム組成ｘを０．７以下にすることにより、ポリシリコンの異常成長を防止することができる。したがって、本実施形態による半導体装置によれば、ゲートリーク電流を低減することができる。

なお、本実施形態による半導体装置は、第１実施形態による半導体装置の製造方法において、Ａｌ_２Ｏ_３膜１８を形成する代わりにＨｆ_０．５Ａｌ_０．５Ｏ_ｙ膜３６を形成することにより、製造することができる。具体的には、例えば、Ａｌ原料にＴＴＢＡｌを、Ｈｆ原料にＴＴＢＨｆを、酸化ガスにＯ_２ガスを、キャリアガスにＮ_２を用い、基板温度を５００℃、ＴＴＢＨｆの流量を５００ｓｃｃｍ、ＴＴＢＡｌの流量を１４０ｓｃｃｍ、Ｏ_２流量を１００ｓｃｃｍ、総流量を１５００ｓｃｃｍとして形成する。これにより、Ｈｆ_０．５Ａｌ_０．５Ｏ_ｙ膜３６を形成することができる。Ｈｆ_０．５Ａｌ_０．５Ｏ_ｙ膜３６の膜厚は、例えば１ｎｍとする。

Ｈｆ_ｘＡｌ_１−ｘＯ_ｙは、Ａｌ_２Ｏ_３やシリコン窒化膜よりも比誘電率が大きいため、第１及び第２実施形態による半導体装置よりもゲート絶縁膜２０の物理膜厚を厚くできるというメリットがある。より大きい比誘電率を得るためには、ハフニウム組成ｘを上限値である０．７に近づけることが望ましい。

このように、本実施形態によれば、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙ膜とポリシリコン膜との間にハフニウム組成ｘが０．７以下のＨｆ_ｘＡｌ_１−ｘＯ_ｙ膜を介在させるので、ポリシリコン膜の形成過程における局所的な異常成長を防止することができる。また、第１及び第２実施形態による半導体装置の場合と比較して比誘電率の高い材料を介在させるので、ゲート絶縁膜の物理膜厚をより厚くすることができる。したがって、ゲートリーク電流を大幅に低減することができる。

なお、上記実施形態では、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６上に、Ｈｆ_０．５Ａｌ_０．５Ｏ_ｙ膜３６を形成したが、少なくともポリシリコンに接する最上部のＨｆ_ｘＡｌ_１−ｘＯ_ｙのハフニウム組成ｘを０．７以下にすることにより、ポリシリコンの異常成長を防止することができる。したがって、Ｈｆ_０．５Ａｌ_０．５Ｏ_ｙ膜３６のハフニウム組成は、これに限定されるものではない。また、ハフニウム組成をステップ状に変化させる必要は必ずしもなく、表面側のハフニウム組成ｘが０．７以下になるように徐々にハフニウム組成を減少した傾斜組成層を用いるようにしてもよい。

［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図１４及び図１５を用いて説明する。なお、図９乃至図１３に示す第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。

図１４は本実施形態による半導体装置の構造を示す概略断面図、図１５端本実施形態による半導体装置の製造方法を示す工程断面図である。

はじめに、本実施形態による半導体装置の構造について図１４を用いて説明する。

シリコン基板１０上には、素子分離膜１２が形成されている。素子分離膜１２により画定されたシリコン基板１０の素子領域上には、膜厚１ｎｍのＳｉＯＮ膜３８と膜厚１ｎｍのＨｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６とを有するゲート絶縁膜２０が形成されている。ゲート絶縁膜２０上には、ポリシリコン膜よりなるゲート電極２４が形成されている。ゲート電極２４の側壁部分には、側壁絶縁膜２８が形成されている。ゲート電極２４の両側のシリコン基板１０中には、ソース／ドレイン拡散層３２が形成されている。

このように、本実施形態による半導体装置は、ゲート絶縁膜２０が、膜厚１ｎｍのＳｉＯＮ膜３８と膜厚１ｎｍのＨｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６とにより構成されていることに主たる特徴がある。前述の通り、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙの膜厚を１ｎｍ以下にすることにより、ポリシリコンの局所的な異常成長を抑制することができる。また、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６の下地にＳｉＯＮ膜３８を形成することにより、ゲート絶縁膜２０の物理膜厚を増加することができる。したがって、本実施形態による半導体装置によれば、ゲートリーク電流を低減することができる。また、窒素を含むシリコン系の絶縁膜を用いることにより、ボロンドープのゲート電極２４を有するＰ型トランジスタにあってはゲート電極２４からのボロンの突き抜けを防止することができる。したがって、ボロンの突き抜けに起因するトランジスタ特性の劣化を防止することができる。

次に、本実施形態による半導体装置の製造方法について図１５を用いて説明する。

まず、シリコン基板１０中に、例えばＳＴＩ法により、素子領域を画定する素子分離膜１２を形成する。

次いで、素子分離膜１２が形成されたシリコン基板１０上に、熱酸化法により、例えば膜厚１ｎｍのＳｉＯＮ膜３８を形成する（図１５（ａ））。

次いで、ＳｉＯＮ膜３８上に、例えばＭＯＣＶＤ法により、膜厚１ｎｍのＨｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６を堆積する（図１５（ｂ））。

次いで、ゲート絶縁膜２０上に、例えば減圧ＣＶＤ法により、例えば膜厚１５０ｎｍのポリシリコン膜２２を形成する（図１５（ｃ））。

上記ポリシリコン膜２２の成膜条件は、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜上に直にポリシリコン膜を堆積すると局所的な異常成長が生じる条件である。しかしながら、本実施形態では、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６の膜厚が１ｎｍであり、ポリシリコン膜２２の局所的な異常成長は抑制される。

次いで、例えば図１０（ｄ）〜図１１（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、ゲート電極２４、ソース／ドレイン拡散層３２等を形成する。

このように、本実施形態によれば、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙの膜厚を１ｎｍ以下にするので、ポリシリコンの局所的な異常成長を抑制することができる。下地にＳｉＯＮ膜を形成するので、ゲート絶縁膜の物理膜厚を増加することができるとともに、Ｐ型トランジスタにあってはゲート電極からのボロンの突抜けを防止することができる。したがって、本実施形態による半導体装置によれば、ゲートリーク電流を低減することができる。

［第５実施形態］
本発明の第５実施形態による半導体装置及びその製造方法について図１６及び図１７を用いて説明する。なお、図９乃至図１５に示す第１乃至第４実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡略にする。

図１６は本実施形態による半導体装置の構造を示す概略断面図、図１７端本実施形態による半導体装置の製造方法を示す工程断面図である。

はじめに、本実施形態による半導体装置の構造について図１６を用いて説明する。

シリコン基板１０上には、素子分離膜１２が形成されている。素子分離膜１２により画定されたシリコン基板１０の素子領域上には、界面層１４及びＨｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６を有するゲート絶縁膜２０が形成されている。ゲート絶縁膜２０上には、ポリシリコン膜よりなるゲート電極２４が形成されている。ゲート電極２４の側壁部分には、側壁絶縁膜２８が形成されている。ゲート電極２４の両側のシリコン基板１０中には、ソース／ドレイン拡散層３２が形成されている。

次に、本実施形態による半導体装置の製造方法について図１７を用いて説明する。

まず、シリコン基板１０中に、例えばＳＴＩ法により、素子領域を画定する素子分離膜１２を形成する（図１７（ａ））。

次いで、素子分離膜１２が形成されたシリコン基板１０上に、ＭＯＣＶＤ法により、膜厚３ｎｍのＨｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６を堆積する（図１７（ｂ））。

なお、Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６の成膜の際に、シリコン基板１０とＨｆ_０．８Ａｌ_０．２Ｏ_ｙ膜１６との界面には、界面層１４が形成される。

次いで、ゲート絶縁膜２０上に、例えば減圧ＣＶＤ法により、例えば膜厚１５０ｎｍのアモルファスシリコン膜４０を形成する（図１７（ｃ））。アモルファスシリコン膜４０は、例えば、ＳｉＨ_４（２０％）、Ｈｅ（８０％）の原料を用い、総流量を５００ｓｃｃｍ、圧力を３０Ｐａ、成膜温度を５５０℃として形成する。ポリシリコン膜の成膜条件と同条件で、成膜温度を５５０℃以下に下げることにより、アモルファスシリコン膜を堆積することができる。

ゲート電極材料の成膜温度をアモルファスシリコンの成膜温度まで低温化することにより、成膜過程の局所的な異常成長を抑制することができる。

この後、例えば図１０（ｄ）乃至図１１（ｄ）に示す第１実施形態による半導体装置の製造方法と同様にして、ゲート電極２４、ソース／ドレイン拡散層３２等を形成する。

なお、アモルファスシリコン膜４０は、不純物の活性加熱処理の際に結晶化してポリシリコンとなるが、この熱処理過程で島状突起物の異常成長が生じることはない。

このように、本実施形態によれば、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙ上に、アモルファスシリコンを堆積するので、膜形成過程及びその後の結晶加熱処理過程において島状突起物の異常成長を防止することができる。

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。

例えば、上記第１乃至第３実施形態では、ハフニウム組成ｘが０．７＜ｘ＜１のＨｆ_ｘＡｌ_１−ｘＯ_ｙ膜上に、窒素を含むシリコン系絶縁膜、アルミナ膜又はハフニウム組成ｘが０．７以下のＨｆ_ｘＡｌ_１−ｘＯ_ｙ膜を形成したが、ポリシリコン膜の異常成長を抑制しうる材料であれば他の誘電体膜を適用してもよい。また、ハフニウム組成ｘが０．７＜ｘ＜１のＨｆ_ｘＡｌ_１−ｘＯ_ｙ膜上に形成する誘電体膜は、１層である必要はなく、２層以上の膜であっても差し支えない。

また、上記第４実施形態では、シリコン基板とＨｆ_ｘＡｌ_１−ｘＯ_ｙ膜との間にＳｉＯＮ膜を形成したが、ＳｉＯＮ膜の代わりに他の誘電体膜を形成してもよい。例えば、ＳｉＯＮ膜の代わりに、シリコン酸化膜やシリコン窒化膜を用いることができる。但し、ポリシリコン膜からのボロンの突き抜けを防止する観点からは、窒素を含むシリコン系絶縁膜を用いることが望ましい。

また、上記第１乃至第５実施形態では、ポリシリコン膜よりなるゲート電極を有する半導体装置に本発明を適用する場合を示したが、ゲート電極の構造はこれに限定されるものではない。例えば、ポリシリコン膜とシリサイド膜との積層膜よりなるポリサイドゲート構造や、ポリシリコン膜と金属膜との積層膜よりなるポリメタルゲート構造のゲート電極を有する半導体装置においても本発明を同様に適用することができる。

また、ゲート絶縁膜上にポリシリコン膜よりなるダミーゲート電極を形成した後、このダミーゲート電極をアルミ等の金属材料に置換してなるゲート電極を有する半導体装置においても本発明を同様に適用することができる。

また、上記実施形態では、Ｎ型ＭＩＳトランジスタに本発明を適用した場合を示したが、Ｐ型ＭＩＳトランジスタにおいても同様に適用することができる。

上述したとおり、本発明の特徴をまとめると以下の通りとなる。

（付記１） 半導体基板上に形成され、ハフニウム組成ｘが０．７＜ｘ＜１であるＨｆ_ｘＡｌ_１−ｘＯ_ｙよりなる第１の誘電体膜と、前記第１の誘電体膜上に形成され、前記第１の誘電体膜とは異なる第２の誘電体膜とを有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、ポリシリコン膜を有するゲート電極と
を有することを特徴とする半導体装置。

（付記２）付記１記載の半導体装置において、
前記第２の誘電体膜は、窒素を含むシリコン系絶縁膜、アルミナ膜又はハフニウム組成ｘが０＜ｘ≦０．７のＨｆ_ｘＡｌ_１−ｘＯ_ｙ膜である
ことを特徴とする半導体装置。

（付記３） 半導体基板上に形成され、ハフニウム組成ｘが０．７＜ｘ＜１であり膜厚が１ｎｍ以下のＨｆ_ｘＡｌ_１−ｘＯ_ｙ膜を有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、ポリシリコン膜を有するゲート電極と
を有することを特徴とする半導体装置。

（付記４） 付記３記載の半導体装置において、
前記半導体基板と前記Ｈｆ_ｘＡｌ_１−ｘＯ_ｙ膜との間に、窒素を含むシリコン系絶縁膜を更に有する
ことを特徴とする半導体装置。

（付記５） 付記４記載の半導体装置において、
前記窒素を含むシリコン系絶縁膜は、シリコン窒化膜又はＳｉＯＮ膜である
ことを特徴とする半導体装置。

（付記６） 半導体基板上に、ハフニウム組成ｘが０．７＜ｘ＜１であるＨｆ_ｘＡｌ_１−ｘＯ_ｙよりなる第１の誘電体膜を堆積する工程と、
前記第１の誘電体膜上に、前記第１の誘電体膜とは異なる第２の誘電体膜を堆積する工程と、
前記第２の誘電体膜上に、ポリシリコン膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。

（付記７） 付記６記載の半導体装置の製造方法において、
前記第１の誘電体膜及び前記第２の誘電体膜は、同一の成膜室内で連続して形成する
ことを特徴とする半導体装置の製造方法。

（付記８） 付記６又は７記載の半導体装置の製造方法において、
前記第２の誘電体膜は、アルミナ膜又はハフニウム組成ｘが０＜ｘ≦０．７のＨｆ_ｘＡｌ_１−ｘＯ_ｙ膜である
ことを特徴とする半導体装置の製造方法。

（付記９） 付記６記載の半導体装置の製造方法において、
前記第２の誘電体膜は、窒素を含むシリコン系絶縁膜である
ことを特徴とする半導体装置の製造方法。

（付記１０） 半導体基板上に、シリコン酸化膜系の絶縁膜よりなる第１の誘電体膜を形成する工程と、
前記第１の誘電体膜上に、ハフニウム組成ｘが０．７＜ｘ＜１であり膜厚が１ｎｍ以下のＨｆ_ｘＡｌ_１−ｘＯ_ｙよりなる第２の誘電体膜を形成する工程と、
前記第２の誘電体膜上に、ポリシリコン膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。

（付記１１） 付記１０記載の半導体装置の製造方法において、
前記第１の誘電体膜は、ＳｉＯＮ膜である
ことを特徴とする半導体装置の製造方法。

（付記１２） 半導体基板上に、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙよりなる誘電体膜を形成する工程と、
前記誘電体膜上に、５５０℃より低い温度でシリコン膜を形成する工程と
を有することを特徴とする半導体装置の製造方法。

（付記１３） 付記１２記載の半導体装置の製造方法において、
前記シリコン膜を形成する工程では、非晶質状態の前記シリコン膜を形成する
ことを特徴とする半導体装置の製造方法。

ポリシリコン膜の表面状態及びリーク電流の面内分布を示す図である。 ゲートリーク電流特性のハフニウム組成及びゲート面積依存性を示すグラフである。 ハフニウム組成を変化した場合におけるポリシリコン膜の表面状態の変化を示すトポグラフ像である。 島状突起物の個数と高さとの関係を示すグラフである。 Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜とポリシリコン膜との間にシリコン窒化膜を形成した場合におけるポリシリコン膜の表面状態を示すトポグラフ像である。 Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜とポリシリコン膜との間にシリコン窒化膜を形成した場合におけるゲートリーク電流のゲート面積依存性を示すグラフである。 Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜の膜厚を変化したときのポリシリコン膜の表面状態の変化を示す図である。 Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ上にアモルファスシリコンを堆積した場合における表面状態を示すトポグラフ像である。 本発明の第１実施形態による半導体装置の構造を示す概略断面図である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第２実施形態による半導体装置の構造を示す概略断面図である。 本発明の第３実施形態による半導体装置の構造を示す概略断面図である。 本発明の第４実施形態による半導体装置の構造を示す概略断面図である。 本発明の第４実施形態による半導体装置の製造方法を示す工程断面図である。 本発明の第５実施形態による半導体装置の構造を示す概略断面図である。 本発明の第５実施形態による半導体装置の製造方法を示す工程断面図である。

符号の説明

１０…シリコン基板
１２…素子分離膜
１４…界面層
１６…Ｈｆ_０．８Ａｌ_０．２Ｏ_ｙ膜
１８…Ａｌ_２Ｏ_３膜
２０…ゲート絶縁膜
２２…ポリシリコン膜
２４…ゲート電極
２６，３０…不純物拡散領域
２８…側壁絶縁膜
３２…ソース／ドレイン拡散層
３４…シリコン窒化膜
３６…Ｈｆ_０．５Ａｌ_０．５Ｏ_ｙ膜
３８…ＳｉＯＮ膜
４０…アモルファスシリコン膜

Claims (10)

1. 半導体基板上に形成され、ハフニウム組成ｘが０．７＜ｘ＜１であるＨｆ_ｘＡｌ_１−ｘＯ_ｙよりなる第１の誘電体膜と、前記第１の誘電体膜上に形成され、前記第１の誘電体膜とは異なる第２の誘電体膜とを有するゲート絶縁膜と、
   前記ゲート絶縁膜上に形成され、ポリシリコン膜を有するゲート電極と
   を有することを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第２の誘電体膜は、窒素を含むシリコン系絶縁膜、アルミナ膜又はハフニウム組成ｘが０＜ｘ≦０．７のＨｆ_ｘＡｌ_１−ｘＯ_ｙ膜である
   ことを特徴とする半導体装置。
3. 半導体基板上に形成され、ハフニウム組成ｘが０．７＜ｘ＜１であり膜厚が１ｎｍ以下のＨｆ_ｘＡｌ_１−ｘＯ_ｙ膜を有するゲート絶縁膜と、
   前記ゲート絶縁膜上に形成され、ポリシリコン膜を有するゲート電極と
   を有することを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、
   前記半導体基板と前記Ｈｆ_ｘＡｌ_１−ｘＯ_ｙ膜との間に、窒素を含むシリコン系絶縁膜を更に有する
   ことを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、
   前記窒素を含むシリコン系絶縁膜は、シリコン窒化膜又はＳｉＯＮ膜である
   ことを特徴とする半導体装置。
6. 半導体基板上に、ハフニウム組成ｘが０．７＜ｘ＜１であるＨｆ_ｘＡｌ_１−ｘＯ_ｙよりなる第１の誘電体膜を堆積する工程と、
   前記第１の誘電体膜上に、前記第１の誘電体膜とは異なる第２の誘電体膜を堆積する工程と、
   前記第２の誘電体膜上に、ポリシリコン膜を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
7. 請求項６記載の半導体装置の製造方法において、
   前記第２の誘電体膜は、窒素を含むシリコン系絶縁膜、アルミナ膜又はハフニウム組成ｘが０＜ｘ≦０．７のＨｆ_ｘＡｌ_１−ｘＯ_ｙ膜である
   ことを特徴とする半導体装置の製造方法。
8. 半導体基板上に、シリコン酸化膜系の絶縁膜よりなる第１の誘電体膜を形成する工程と、
   前記第１の誘電体膜上に、ハフニウム組成ｘが０．７＜ｘ＜１であり膜厚が１ｎｍ以下のＨｆ_ｘＡｌ_１−ｘＯ_ｙよりなる第２の誘電体膜を形成する工程と、
   前記第２の誘電体膜上に、ポリシリコン膜を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
9. 半導体基板上に、Ｈｆ_ｘＡｌ_１−ｘＯ_ｙよりなる誘電体膜を形成する工程と、
   前記誘電体膜上に、５５０℃より低い温度でシリコン膜を形成する工程と
   を有することを特徴とする半導体装置の製造方法。
10. 請求項９記載の半導体装置の製造方法において、
    前記シリコン膜を形成する工程では、非晶質状態の前記シリコン膜を形成する
    ことを特徴とする半導体装置の製造方法。

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