JP3779556B2 - 電界効果トランジスタ - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体素子特に絶縁ゲート型の電界効果トランジスタの改良に関する。
【0002】
【従来の技術】
LSIの高速化・高集積化はスケーリング則によるMOSデバイスの微細化によって進められてきた。これは絶縁膜、ゲート長等のMOSデバイスの各部分を高さ方向と横方向の寸法を同時に縮小することで微細化時に素子の特性を正常に保ち、また性能を上げることを可能にしてきた。スケーリング則によると、MOSトランジスタは微細化の一途をたどっており、西暦2000年以降の次世代MOSトランジスタには、SiO2ゲート絶縁膜として2nm以下の膜厚が要求されている。しかし、この膜厚領域は直接トンネル電流が流れ始める厚さであり、リーク電流の抑制ができず、消費電力の増加等の問題を回避できない。よって、SiO2よりも誘電率が高い材料を用いて、シリコン酸化膜換算実効膜厚を2nm以下に抑えつつ、物理膜厚を稼いでリーク電流を抑えることが必要である。また、MOSトランジスタではリーク電流の抑制とともに、電界効果トランジスタ(FET:Field-Effective-Transistor)であるために、Si界面特性が特に重要である。よって、高誘電率であり、かつ界面特性を良好に保持できる絶縁膜ゲートが必要となる。
【0003】
近年ゲート絶縁膜としてSiO2やシリコン窒化膜に代わり、誘電率がより大きい金属酸化物をゲート絶縁膜として用いる、所謂高誘電体(High−K)ゲート絶縁膜の研究が盛んに行なわれている。発明者らは既にSi上にZrO2などの酸化物を堆積し、Siとこの酸化物の間に生成する界面反応層をゲート絶縁膜として用いる新しいゲート絶縁膜を提案しているが、この場合上記界面反応層をゲート絶縁膜として用いる際には、上部に堆積したZrO2などの酸化物層を除去した後、ゲート電極を堆積する必要が有り、LSIプロセス構成の上で複雑なものになるという問題点があった。さらにこの界面反応層上に金属あるいは半導体からなるゲート電極を堆積する際も、場合によっては界面に低誘電率層が形成され、ゲートスタックの特性が低下するという問題が生じることもある。この問題は、界面反応層を用いた高誘電体ゲート絶縁膜だけではなく、他の所謂High−kゲート絶縁膜一般に懸念される問題である。
【0004】
【発明が解決しようとする課題】
上記のように、LSIの高集積化を目指し、性能を維持、向上させながら微細化を進めるには、高誘電率であり、かつ界面特性を良好に保持できる絶縁膜ならびに絶縁膜との間に低誘電率層を形成しないゲート電極が必要となる。さらにこの絶縁膜およびゲート電極からなるゲートスタックを容易に作成できるゲートスタック構成ならびにプロセスが必要となる.
本発明はかかる要請に鑑みなされたものであって、優れた特性のゲートスタックを容易に達成できる電界効果トランジスを提供するものである。
【0005】
【課題を解決するための手段】
上記目的を達成するために、本発明では、ゲート電極として、SrRuO3や(La,Sr)CoO3等のようにアルカリ土類金属あるいは希土類金属を含む導電性酸化物を用いる。また、ゲート絶縁膜としてはSiあるいはSi上に設けた薄いSiO2と上記導電性酸化物との反応性層を用いる事が望ましい。
さらに、発明者らはこれらの酸化物をSiあるいは薄いSiO2膜を設けたSi上に堆積することにより、アルカリ土類ないしは希土類イオンを含む絶縁性の高い反応層が形成され、この反応層の誘電率がSiO2に比べて非常に多いことから良好なゲートスタックが容易に形成されることを見出している。
【0006】
このように上部に堆積した導電性酸化物の構成元素が界面反応層に取り込まれ、シリケートとなるために高い誘電率と良好な絶縁特性が得られていることがわかる。したがってゲート電極としてRuO2等、シリケートを形成しにくい元素のみから構成された導電性酸化物を用いた場合には、ゲート絶縁膜とゲート電極間の良好な界面により、通常の金属ゲートより高いドライブ力を得ることが出来るものの、シリケート形成による絶縁膜の高誘電率化の効果は期待できない。
【0007】
ところで、一般に誘電体/電極界面では電極側への電界の侵入が生じると考えられ、LSIメモリキャパシタやゲート絶縁膜のような極薄誘電体体膜では、その実効的な誘電特性を低下させることが知られている(C.T.J.Welser Transaction on Electron Devices, 44, (4) 1999)。そこで、導電性酸化物を薄膜誘電体の電極として用いることで、上記論文のような電極への電界進入を低減し、実効的な誘電体膜厚を低減することが出来る(M. Izuha et al, Jpn. J. Appl. Phys., 36 5866, 1997. M. Izuha et al, Jpn. J.Appl. Phys. Lett., 70, 1405,1997)。
【0008】
本発明によるゲートスタックでは、上記電極材料とSiあるいはSiO2や他の誘電体膜との反応による高誘電率の界面反応層の生成と、この電極への電界侵入の低減の効果、また誘電体と電極界面の低誘電率層発生がない良好な界面という諸効果のうち少なくともひとつを得ることにより良好な特性を有するゲートスタックを作成することが出来る。
【0009】
さらにある種の導電性酸化物においては、その組成を変化させることにより電子状態が変化してフェルミ準位のシフトが起こり、ここから真空準位までのエネルギ、すなわち仕事関数を制御することが可能である。この性質を利用することによりゲートスタックの閾値電圧を制御し、デバイス動作に適した値とすることも可能となる。このような閾値電圧制御を行なう場合はSrRu(1−x)TixO3,La(1−x)SrxCoO3などの材料をゲート電極として用い、xの値を適宜選定することによって所望の閾値電圧を得ることが出来る。
【0010】
本発明になるゲートスタックを有する電界効果トランジスタでは、ゲート電極として上記希土類或いはアルカリ土類を含む導電性酸化物だけを用いることも可能であるが、導電性酸化物ゲート上にさらにTiNなどのキャップ層を積層する事も可能である。このようなキャップ層を用いることにより、水素を含有するフォーミングガス等で熱処理を行なう際、SrRuO3などの分解、蒸発を抑制することが可能となる。さらにここで用いる導電性酸化物の膜厚は1nmから100nm程度の範囲から適宜選択することが可能であり、キャップ層に用いる材料も、上記TiNのほかTiAlN,TaNなどの窒化物やW,Moなどの高融点金属、あるいはTiなどの遷移金属を用いることも可能である。
【0011】
本発明によればSiと絶縁体、及び絶縁体とゲート電極の界面特性がすぐれたゲートスタックを容易に得ることができる。
【0012】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態(以下、実施形態という)を説明する。
【0013】
図1は本発明の基本的な実施形態に係わるnチャネルMOSトランジスタの断面構成を示した図である。1はp型シリコン基板、2は素子分離領域、3はゲート絶縁膜、4は導電性酸化物のゲート電極である。ゲート電極ならびにゲート絶縁膜の構造及び製造方法は後述する。5はn型不純物が導入された拡散層(ソース及びドレイン領域)である。6は、ゲート電極4の側壁に形成された絶縁膜(例えばCVDシリコン窒化膜など)、7は層間絶縁膜(例えばCVDシリコン酸化膜など)であり、この層間絶縁膜7に設けられたコンタクト孔を介して、ゲート電極4およびソース及びドレイン領域5にAl配線8が接続されている。
【0014】
以下、上記実施形態を実施例に基ついて、詳細に説明する。
(実施例1)
図1に示したような構造を有するMOSトランジスタに適用可能な本発明の導電性酸化物ゲート電極ならびにゲート絶縁膜及びその製造方法の第1の実施例について図2を参照にして説明する。
【0015】
まず、面方位(100)、比抵抗4〜6(cmのp型シリコン基板11上に、反応性イオンエッチングにより、素子分離のための溝を形成する。続いて、例えばLP−TEOS膜を埋め込むことにより素子分離領域12を形成する(図2(a))。一例として、ゲート絶縁膜にZrO2、ゲート電極として導電性酸化物であるSrRuO3を用いてゲートスタックを形成する場合について説明する。Si基板表面をまず、希フッ酸でウエット処理を行い、表面を水素でターミネイトする。次に、この基板をCVD装置に導入する。基板温度を400℃とし、CVD法を用いてZrO2膜13を8nm堆積する。引き続いて基板をスパッタ装置に導入し、SrRuO3をターゲットとして用いてSrRuO3膜14を20nm堆積する(図2(b))。このようにして作成したゲート電極はゲート絶縁体ときわめて正常な界面を有し、界面に低誘電率層が存在しないことから実効的に低い換算膜厚を有し、ドライブ力が大きなトランジスタを得ることができる。
【0016】
比較例としてSrRuO3ゲート電極にかわりTiNをゲート電極に用いたトランジスタを作成した。この場合の換算膜厚は3nmとなりTiNとZrO2の界面に低誘電率層が形成されていた。
【0017】
上述のような製造方法を用いることにより、ゲート電極およびゲート絶縁膜を作製することが可能となった。本実施例で作製したゲート絶縁膜のシリコン酸化膜換算実効膜厚は1nmを達成することができた。
【0018】
図1に示したようなMOSデバイスを作製するためには、図2で示したようなゲート絶縁膜作製工程に次いで、CMPによってゲートスタック部以外のSrRuO3/ZrO2層を除去し、続いて、例えば450℃、圧力10mTorr〜1気圧において、窒素ガスで希釈したSiH4ガスとNH3ガスの混合ガスを用いて、例えば5〜200nmのCVDシリコン窒化膜6を堆積する。以後の工程は、通常のMOSトランジスタの製造工程と同様である。すなわち、例えば加速電圧20keV、ドーズ量1×1015cm−2で砒素のイオン注入を行い、ソース領域・ドレイン領域5を形成する。続いて、化学気相成長法によって全面に層間絶縁膜37となるCVDシリコン酸化膜を堆積し、この層間絶縁膜にコンタクト孔を開口する。続いて、スパッタ法によって全面にAl膜を堆積し、このAl膜を反応性イオンエッチングによってパターニングすることにより、図1に示したようなゲート絶縁膜を有するMOSトランジスタが完成する。
【0019】
このようにして作製したMOSトランジスタは界面準位が少なく、かつ、反転層のモビリティが高いことから、良好な特性が得られていることが確かめられた。
(実施例2)
図1に示したような構造を有するMOSトランジスタに適用可能な本発明のゲート電極ならびにゲート絶縁膜及びその製造方法の第2の実施例について、図3を参照にして説明する。まず、面方位(100)、比抵抗4〜6(cmのp型シリコン基板21上に、反応性イオンエッチングにより、素子分離のための溝を形成する。続いて、例えばLP−TEOS膜を埋め込むことにより素子分離領域22を形成する。(図3(a))。
【0020】
一例として、スパッタ法を用いて導電性酸化物ゲート電極ならびにゲート絶縁膜を形成する場合について説明する。Si基板21表面をまず、希フッ酸でウエット処理を行い、表面を水素でターミネイトする。次に、この基板をスパッタ装置に導入する。基板温度を500℃とし、SrRuO3をターゲットとして用いてSi基板21上にSrRuO3膜24を20nm堆積する。このときSrRuO3とSiとの間に厚さ3nmの界面反応層23が形成される(図3(b))。
【0021】
この界面反応層は良好な絶縁特性を示し、Siとの界面、また上部のSrRuO3との界面も良好であることから、これをゲート絶縁膜に用いて界面準位が少なく移動度が大きく、ゲートリークが少ないといった特性の優れた微細トランジスタを作成することができる。
【0022】
上述のような製造方法を用いることにより、ゲート電極およびゲート絶縁膜を作製することが可能となった。本実施例で作製したゲート絶縁膜のシリコン酸化膜換算実効膜厚は1nmを達成することができた。
【0023】
図1に示したようなMOSデバイスを作製するためには、図3で示したようなゲート絶縁膜作製工程に次いで、CMPによってゲートスタック部以外のSrRuO3層を除去し、続いて、例えば450℃、圧力10mTorr〜1気圧において、窒素ガスで希釈したSiH4ガスとNH3ガスの混合ガスを用いて、例えば5〜200nmのCVDシリコン窒化膜6を堆積する。以後の工程は、通常のMOSトランジスタの製造工程と同様である。すなわち、例えば加速電圧20keV、ドーズ量1×1015cm−2で砒素のイオン注入を行い、ソース領域・ドレイン領域5を形成する。続いて、化学気相成長法によって全面に層間絶縁膜37となるCVDシリコン酸化膜を堆積し、この層間絶縁膜にコンタクト孔を開口する。続いて、スパッタ法によって全面にAl膜を堆積し、このAl膜を反応性イオンエッチングによってパターニングすることにより、図1に示したようなゲート絶縁膜を有するMOSトランジスタが完成する。
【0024】
このようにして作製したMOSトランジスタは界面準位が少なく、かつ、反転層のモビリティが高いことから、良好な特性が得られていることが確かめられた。
(実施例3)
図1に示したような構造を有するMOSトランジスタに適用可能な本発明のゲート電極ならびにゲート絶縁膜及びその製造方法の第3の実施例について、図4を参照にして説明する。まず、面方位(100)、比抵抗4〜6(cmのp型シリコン基板31上に、反応性イオンエッチングにより、素子分離のための溝を形成する。続いて、例えばLP−TEOS膜を埋め込むことにより素子分離領域32を形成する(図4(a))。
【0025】
一例として、スパッタ法を用いて導電性酸化物ゲート電極ならびに界面反応層を含むゲート絶縁膜を形成する場合について説明する。Si基板31表面をまず、希フッ酸でウエット処理を行い、表面を水素でターミネイトしたのち、3.5nmのSiO2熱酸化膜33を設けた。次に、この基板をスパッタ装置に導入し、基板温度を500℃でSrRuO3をターゲットとして用いて、Si基板31上にSrRuO3膜35を20nm堆積する。このときSrRuO3とSiO2との間に界面反応層34が形成され、SiO2の上部はSrが拡散した層を形成する(図4(b))。
【0026】
この界面反応層は良好な絶縁特性を示し、Siとの界面、また上部のSrRuO3との界面も良好であることから、これをゲート絶縁膜に用いて界面準位がすくなく移動度が大きく、ゲートリークが少ないといった特性の優れた微細トランジスタを作成することができる。
【0027】
上述のような製造方法を用いることにより、ゲート電極およびゲート絶縁膜を作製することが可能となった。本実施例で作製したゲート絶縁膜のシリコン酸化膜換算実効膜厚は1.5nmを達成することができた。同様にしてSi上に作成したキャパシタの誘電特性ならびにリーク電流特性を図5、図6に示す。
【0028】
図1に示したようなMOSデバイスを作製するためには、図4で示したようなゲート絶縁膜作製工程に次いで、CMPによってゲートスタック部以外のSrRuO3膜を除去し、続いて、例えば450℃、圧力10mTorr〜1気圧において、窒素ガスで希釈したSiH4ガスとNH3ガスの混合ガスを用いて、例えば5〜200nmのCVDシリコン窒化膜6を堆積する。以後の工程は、通常のMOSトランジスタの製造工程と同様である。すなわち、例えば加速電圧20keV、ドーズ量1×1015cm−2で砒素のイオン注入を行い、ソース領域・ドレイン領域5を形成する。続いて、化学気相成長法によって全面に層間絶縁膜7となるCVDシリコン酸化膜を堆積し、この層間絶縁膜にコンタクト孔を開口する。続いて、スパッタ法によって全面にAl膜を堆積し、このAl膜を反応性イオンエッチングによってパターニングすることにより、図1に示したようなゲート絶縁膜を有するMOSトランジスタが完成する。
【0029】
このようにして作製したMOSトランジスタは界面準位が少なく、かつ、反転層のモビリティが高いことから、良好な特性が得られていることが確かめられた。
(実施例4)
図1に示したような構造を有するMOSトランジスタに適用可能な本発明のゲート電極ならびにゲート絶縁膜及びその製造方法の第4の実施例について、図7を参照にして説明する。まず、面方位(100)、比抵抗4〜6(cmのp型シリコン基板41上に、反応性イオンエッチングにより、素子分離のための溝を形成する。続いて、例えばLP−TEOS膜を埋め込むことにより素子分離領域42を形成する(図7(a))。
【0030】
一例として、スパッタ法を用いてゲート電極ならびにゲート絶縁膜を形成する場合について説明する。Si基板41表面を、まず、希フッ酸でウエット処理を行い、表面を水素でターミネイトしたのち、3.5nmのSiO2熱酸化膜43を設けた。次に、この基板をスパッタ装置に導入し、基板温度を500℃でLa0.8Sr0.2CoO3をターゲットとして用いてSi基板41上にLa0.8−Sr0.2−CoO3膜45を20nm堆積する。このときLa0.8−Sr0.2−CoO3とSiO2との間に界面反応層44が形成され、SiO2膜43の上部はSrが拡散した層を形成する(図7(b))。
【0031】
この界面反応層は良好な絶縁特性を示し、Siとの界面、また上部のSrRuO3との界面も良好であることから、これをゲート絶縁膜に用いて界面準位が少なく移動度が大きく、ゲートリークが少ないといった特性の優れた微細トランジスタを作成することができる。また同様にしてゲート電極としてLa0.5Sr0.5CoO3を用いた素子を作成しその特性を比較した。
【0032】
上述のような製造方法を用いることにより、ゲート電極およびゲート絶縁膜を作製することが可能となった。本実施例で作製したゲート絶縁膜のシリコン酸化膜換算実効膜厚は1nmを達成することができた。同様にしてSi上に作成したキャパシタの誘電特性を図8に示す。両者のC−V特性はフラットバンドが異なりこの特性を用いてMISFETの閾値電圧を制御することが可能となる。
【0033】
この違いは、ここで用いた2種の導電性酸化物における電子状態の相違に起因しているが、この違いを示したのが図9である。一般に導電性ペロブスカイトでは、其の導電性は母材料と呼ばれる絶縁性の物質に組成制御を行い、キャリアを注入することで母材料のバンドギャップ中に状態が形成され、これがバンドを形成してフェルミ面をもつことから金属導電性が得られる。母材料の価電子帯から計った新しく生じる導電バンドおよびフェルミ面のエネルギーは組成の変化すなわちキャリア注入の度合いによって変化する。一方通常の金属に比べてこれらの物質では其のキャリア濃度が低いため、伝導電子のスクリーニング効果が弱いため、これらの物質の真空準位はもともとの母材料の価電子帯から同一のエネルギー差を保っており、言い換えれば真空準位とフェルミ面のエネルギー差、すなわち仕事関数を組成の変更によって制御することが可能になる。このLa−Sr−Co−O系ではSr量が少ない場合には仕事関数が大きく、Sr量を増すにつれて仕事が低下し、これにともなって図9に示すフラットバンド電位が変化している。
【0034】
図1に示したようなMOSデバイスを作製するためには、図7で示したようなゲート絶縁膜作製工程に次いで、CMPによってゲートスタック部以外のLa0.8−Sr0.2−CoO3層を除去し、続いて、例えば450℃、圧力10mTorr〜1気圧において、窒素ガスで希釈したSiH4ガスとNH3ガスの混合ガスを用いて、例えば5〜200nmのCVDシリコン窒化膜6を堆積する。以後の工程は、通常のMOSトランジスタの製造工程と同様である。すなわち、例えば加速電圧20keV、ドーズ量1×1015cm−2で砒素のイオン注入を行い、ソース領域・ドレイン領域5を形成する。続いて、化学気相成長法によって全面に層間絶縁膜7となるCVDシリコン酸化膜を堆積し、この層間絶縁膜にコンタクト孔を開口する。続いて、スパッタ法によって全面にAl膜を堆積し、このAl膜を反応性イオンエッチングによってパターニングすることにより、図1に示したようなゲート絶縁膜を有するMOSトランジスタが完成する。
【0035】
このようにして作製したMOSトランジスタは界面準位が少なく、かつ、反転層のモビリティが高いことから、良好な特性が得られていることが確かめられた。
【0036】
このようにゲート電極として導電性ペロブスカイトを用いることによりゲートにポリシリコンを用いた場合と同様フラットバンドシフトやトランジスタの閾値電圧を制御することが可能となる。ここではゲート絶縁膜にSiO2ならびにSiO2と導電性酸化物の反応層を用いた例を示したが、この作用はゲート絶縁膜に高誘電体薄膜を用いた場合にも同様に用いることが可能である。
(実施例5)
図1に示したような構造を有するMOSトランジスタに適用可能な本発明のゲート電極ならびにゲート絶縁膜及びその製造方法の第5の実施例について説明する。まず、面方位(100)、比抵抗4〜6(cmのp型シリコン基板11上に、反応性イオンエッチングにより、素子分離のための溝を形成する。続いて、例えばLP−TEOS膜を埋め込むことにより素子分離領域を形成する。一例として、スパッタ法を用いて導電性酸化物ゲート電極ならびにゲート絶縁膜を形成する場合について説明する。Si基板表面はまず、希フッ酸でウエット処理を行い、表面を水素でターミネイトしたのち3.5nmのSiO2熱酸化膜を設けた。次に、この基板をスパッタ装置に導入し、基板温度を500℃でSrRuO3をターゲットとして用いて、Si基板上にSrRuO3を30nm堆積する。
【0037】
このときSrRuO3とSiO2との間に界面反応層が形成され、SiO2の上部はSrが拡散した層を形成する。この界面反応層は良好な絶縁特性を示し、Siとの界面、また上部のSrRuO3との界面も良好であることから、これをゲート絶縁膜に用いて界面準位がすくなく移動度が大きく、ゲートリークが少ないといった特性の優れた微細トランジスタを作成することができる。
【0038】
このように絶縁膜上に堆積したSrRuO3などの導電性酸化物が極めて薄い場合には絶縁膜との反応により高誘電層の形成が行なわれるが、さらにこの上部にゲート電極を設ける必要がある。ここで用いる電極はTiNやTaNなどの窒化物あるいはW,Moなどの金属、また通常のポリシリコン電極を用いても良い。
【0039】
このような絶縁膜上部の改質を行なうには必ずしもSROのような導電性を有する酸化物を用いる必要はなく、SrTiO3などを極薄く積層し、必要に応じてエッチングなどで反応層以外の部分を除去してゲート電極を堆積することも可能である。またさらにSrやLaなどの元素をイオン注入などの方法でSiO2に添加してこれをゲート絶縁膜として用いても良い。
【0040】
上述のような製造方法を用いることにより、ゲート電極およびゲート絶縁膜を作製することが可能となった。本実施例で作製したゲート絶縁膜のシリコン酸化膜換算実効膜厚は1nmを達成することができた。同様にしてSi上に作成したキャパシタの誘電特性ならびにリーク電流特性を図5、図6に示す。
図1に示したようなMOSデバイスを作製するためには、上記のようなゲート絶縁膜作製工程に次いで、CMPによってゲートスタック部以外のSrRuO3層を除去し、続いて、例えば450℃、圧力10mTorr〜1気圧において、窒素ガスで希釈したSiH4ガスとNH3ガスの混合ガスを用いて、例えば5〜200nmのCVDシリコン窒化膜6を堆積する。以後の工程は、通常のMOSトランジスタの製造工程と同様である。すなわち、例えば加速電圧20keV、ドーズ量1×1015cm−2で砒素のイオン注入を行い、ソース領域・ドレイン領域5を形成する。続いて、化学気相成長法によって全面に層間絶縁膜37となるCVDシリコン酸化膜を堆積し、この層間絶縁膜にコンタクト孔を開口する。続いて、スパッタ法によって全面にAl膜を堆積し、このAl膜を反応性イオンエッチングによってパターニングすることにより、図1に示したようなゲート絶縁膜を有するMOSトランジスタが完成する。
【0041】
このようにして作製したMOSトランジスタは界面準位が少なく、かつ、反転層のモビリティが高いことから、良好な特性が得られていることが確かめられた。
【0042】
本発明に用いるアルカリ土類あるいは希土類を含む導電性酸化物としては以下のような物資を用いることができる。
【0043】
ARuO3,AIrO3,ARhO3,ACoO3,AMnO3,AVO3,ANiO3,ARu1−xTixO3 (Aは希土類あるいはアルカリ土類から選ばれた少なくとも一種)。
【0044】
具体的には、SrRuO3, BaRuO3, SrIrO3, SrRhO3, La0.5Sr0.5CoO3などを用いることが望ましい。
【0045】
またゲート電極材料の電子状態を変化させて仕事関数、ひいてはバリアハイトやトランジスタの閾値を変化させる場合には、SrRu1−xTixO3やLa1−xSrxCoO3におけるxの値を制御してこれを行うことができる。
【0046】
ここで酸素量はこれらの物質が持つ代表的な値を示しているが酸素欠損を有していてもよい。
【0047】
【発明の効果】
以上詳述したように本発明によれば誘電率が高くかつリーク電流が低く、また良好な界面特性を備えさらに閾値電圧を容易に制御可能なゲートスタックを有するMOSトランジスタが提供される。本発明を用いることによりLSIのさらなる微細化高速化が可能となり其の工業的価値は絶大である。
【図面の簡単な説明】
【図1】 本発明のMOSトランジスタの一例を説明するための模式図。
【図2】 本発明のMOSトランジスタの製造方法(第1の実施例)を説明するための工程断面図。
【図3】 本発明のMOSトランジスタの製造方法(第2の実施例)を説明するための工程断面図。
【図4】 本発明のMOSトランジスタの製造方法(第3の実施例)を説明するための工程断面図。
【図5】 本発明の第3の実施例におけるMISキャパシタの誘電特性を示す図。
【図6】 本発明の第3の実施例におけるMISキャパシタのリーク特性を示す図。
【図7】 本発明のMOSトランジスタの製造方法(第4の実施例)を説明するための工程断面図。
【図8】 本発明の第4の実施例におけるMISキャパシタの誘電特性を示す図。
【図9】 本発明の第4の実施例におけるフラットバンド電位が変化を示した図。
【符号の説明】
1 … シリコン半導体基板
2 … 素子分離領域
3 … ゲート絶縁膜
4 … 導電性酸化物ゲート電極
5 … 拡散層(ソース・ドレイン領域)
6 … CVDシリコン窒化膜
7 … 層間絶縁膜
8 … Al配線
11 … シリコン基板
12 … 素子分離領域
13 …ゲート絶縁膜
14 …導電性酸化物ゲート電極
Claims (4)
- Si基板にソース及びドレイン領域を設け、そのソース、ドレイン領域間上にゲート絶縁膜を介してゲート電極を設けてなる電界効果トランジスタにおいて、前記ゲート電極に導電性酸化物を用い、その導電性酸化物にアルカリ土類あるいは希土類から選ばれた少なくとも一種を含有し、前記ゲート絶縁膜として、前記基板のSiと前記導電性酸化物との界面反応で生ずる絶縁膜、或いは前記Si基板上に設けたSiO2膜と前記導電性酸化物との界面反応で生ずる絶縁膜、を用いたことを特徴とする電界効果トランジスタ。
- 前記導電性酸化物がペロブスカイト構造を有することを特徴とする請求項1記載の電界効果トランジスタ。
- 前記導電性酸化物がARuO3,AIrO3,ARhO3,ACoO3,AMnO3,AVO3,ANiO3,ARu1−xTixO3(Aは希土類あるいはアルカリ土類から選ばれた少なくとも一種)から選ばれた少なくとも一種を含有することを特徴とする請求項1または2に記載の電界効果トランジスタ。
- 前記導電性酸化物がSrRuO3,BaRuO3,SrIrO3,SrRhO3,La0.5Sr0.5CoO3から選ばれた少なくとも一種を含有することを特徴とする請求項3記載の電界効果トランジスタ。
Priority Applications (1)
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001091170A JP3779556B2 (ja) | 2001-03-27 | 2001-03-27 | 電界効果トランジスタ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002289844A JP2002289844A (ja) | 2002-10-04 |
JP3779556B2 true JP3779556B2 (ja) | 2006-05-31 |
Family
ID=18945842
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001091170A Expired - Fee Related JP3779556B2 (ja) | 2001-03-27 | 2001-03-27 | 電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3779556B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4085051B2 (ja) | 2003-12-26 | 2008-04-30 | 株式会社東芝 | 半導体装置およびその製造方法 |
US7109079B2 (en) * | 2005-01-26 | 2006-09-19 | Freescale Semiconductor, Inc. | Metal gate transistor CMOS process and method for making |
US7241691B2 (en) * | 2005-03-28 | 2007-07-10 | Freescale Semiconductor, Inc. | Conducting metal oxide with additive as p-MOS device electrode |
-
2001
- 2001-03-27 JP JP2001091170A patent/JP3779556B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2002289844A (ja) | 2002-10-04 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041015 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050928 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20051109 |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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