JP2006344836A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2006344836A
JP2006344836A JP2005170208A JP2005170208A JP2006344836A JP 2006344836 A JP2006344836 A JP 2006344836A JP 2005170208 A JP2005170208 A JP 2005170208A JP 2005170208 A JP2005170208 A JP 2005170208A JP 2006344836 A JP2006344836 A JP 2006344836A
Authority
JP
Japan
Prior art keywords
gate electrode
metal
film
silicon
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005170208A
Other languages
English (en)
Other versions
JP2006344836A5 (ja
Inventor
Shigenori Hayashi
重徳 林
Riichiro Mihashi
理一郎 三橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Interuniversitair Microelektronica Centrum vzw IMEC
Panasonic Holdings Corp
Original Assignee
Interuniversitair Microelektronica Centrum vzw IMEC
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Interuniversitair Microelektronica Centrum vzw IMEC, Matsushita Electric Industrial Co Ltd filed Critical Interuniversitair Microelektronica Centrum vzw IMEC
Priority to JP2005170208A priority Critical patent/JP2006344836A/ja
Priority to US11/371,253 priority patent/US7495298B2/en
Priority to EP06006438A priority patent/EP1732133A3/en
Publication of JP2006344836A publication Critical patent/JP2006344836A/ja
Publication of JP2006344836A5 publication Critical patent/JP2006344836A5/ja
Priority to US12/357,818 priority patent/US7816244B2/en
Priority to US12/880,738 priority patent/US20110008954A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material

Abstract

【課題】フルシリサイドゲート又はメタルゲートを用いたＣＭＯＳトランジスタ構造であって、特にフェルミ・レベル・ピニング現象の原因となる高誘電率材料とゲート電極材料との反応を抑制して所望の仕事関数を得られるようにし、且つ均一性及び歩留まりを高くできるようにする。
【解決手段】 ＣＭＯＳ型の半導体装置は、Ｓｉからなる基板１０１の上に順次形成され、ＨｆＳｉＯＮからなるゲート絶縁膜１０４Ａ及び全体がニッケルシリサイドからなるゲート電極１０６Ｂを有するｎ型トランジスタと、ＨｆＳｉＯＮからなるゲート絶縁膜１０４Ａ及び全体がニッケルシリサイドからなるゲート電極１０６Ｄを有するｐ型トランジスタとを備えている。ｐ側のゲート電極１０６Ｃの金属濃度は、ｎ側のゲート電極１０６Ｂの金属濃度よりも高くなるように設定されている。
【選択図】 図１

Description

本発明は、半導体装置の製造方法に関し、特に高誘電率材料からなるゲート絶縁膜を有する半導体装置及びその製造方法に関する。
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の微細化が進められている。微細化に伴いゲート絶縁膜の薄膜化を進めると、トンネル電流によりゲートリーク電流が増大するといった問題が顕在化してくる。この問題を解決するために、ゲート絶縁膜にハフニウム酸化膜（ＨｆＯ2 ）やジルコニム酸化膜（ＺｒＯ2 ）等の金属酸化物からなる高誘電率材料をゲート絶縁膜に用いることにより、物理的な膜厚を大きくしながら、酸化膜換算膜厚（ＥＯＴ：Equivalent Oxide Thickness）値を低減するという手法が研究されている。ここで、酸化膜換算膜厚ＥＯＴとは、酸化シリコン（ＨｆＯ2 ）と異なる比誘電率を持つ誘電体膜の膜厚を酸化シリコンの比誘電率で換算した膜厚値をいう。
開発初期には、このＨｆＯ2 やＺｒＯ2 等の金属酸化物からなるゲート絶縁膜を用いた場合に、シリコン基板とゲート絶縁膜との間に界面層が形成されることが問題となった。この界面層は誘電率が小さく、ゲート絶縁膜の実効的な比誘電率が下がってしまう、すなわち酸化膜換算膜厚ＥＯＴが大きくなってしまうため、このような界面層の形成は極力抑える必要があるとされた。しかし、その後、界面層の形成が抑制され、ゲート絶縁膜の実効的な比誘電率を高く維持することができる、すなわち酸化膜換算膜厚ＥＯＴを小さくできるようになると、今度は、キャリアの移動度がシリコン酸化膜の場合と比べて劣化してしまい、所望の動作電流を得られないという問題も顕在化するようになった。これらの原因としては、（１）高誘電率材料に含まれる固定電荷がチャネルのキャリアに電気的に干渉して、キャリアの移動度を劣化させてしまう、又は（２）高誘電率材料の格子にチャネルのキャリアが散乱されて、キャリアの移動度を劣化させてしまう等々が考えられている。例えば、非特許文献１には、シリコン基板とゲート絶縁膜との界面をシリコン酸化膜としたときの、その膜厚と移動度との関係が示されている。この関係から、キャリアの移動度を低下させないためには、チャネル（基板）と高誘電率材料（ゲート絶縁膜）とを隔てるか、又は高誘電率材料における金属濃度を全体にわたって低減したシリケート構造を採ることが望ましい。しかしながら、シリコン酸化膜等からなる界面層は比誘電率が低いため、該界面層の厚さが比較的に大きい場合や、金属濃度が比較的に低いシリケート構造の場合は、ゲート絶縁膜の実効的な比誘電率が極端に下がってしまう、すなわち酸化膜換算膜厚ＥＯＴの値が大きくなってしまうという問題を生じ、界面層を設ける構成及び金属濃度を低減する構成はこれらを採用しない場合とトレードオフの関係にある。
さらに、高誘電率材料をゲート絶縁膜に用いることにより、新たな問題が生じてきている。ゲート絶縁膜の上部界面、すなわちゲート電極とゲート絶縁膜との材料同士の反応に起因して、トランジスタ動作時の閾値電圧Ｖｔの絶対値が大きくなってしまうという問題が生じている。その原因の詳細は明らかではないが、ソース・ドレイン領域に注入されたイオンに対する活性化処理等のトランジスタプロセスにおける高温プロセスに曝される結果、ゲート電極材料とゲート絶縁膜材料とが反応してしまい、ゲート電極材料の実効的な仕事関数が変化してしまうことが報告されており、この現象はフェルミ・レベル・ピニング現象と呼ばれている。例えば、非特許文献１には、ゲート電極材料をポリシリコンとした場合に、その実効的な仕事関数の値が、ポリシリコンのドーパントの種類によらず、シリコンのミッドギャップ（バンドギャップエネルギーの中間値）よりやや伝導帯近くに、すなわちｎ型にドープされたポリシリコンの仕事関数の値の近くに固定される。その結果、ｐ型にドープされたポリシリコン電極を用いたｐ型ＭＯＳＦＥＴの閾値電圧Ｖｔの絶対値が相当に大きくなることが報告されている。さらに、このフェルミ・レベル・ピニング現象に関連して、ｐ型ＭＯＳＦＥＴの反転容量の劣化も著しく、高誘電率材料をゲート絶縁膜に用い、且つポリシリコンをゲート電極に用いる場合の大きな障害となっている。
C. Hobbs, L. Fonseca, V. Dhandapani, S. Samavedam, B. Taylor, J. Grant, L. Dip, D. Triyoso, R. Hegde, D. Gilmer, R. Garcia, D. Roan, L. Lovejoy, R. Rai, L. Hebert, H. Tseng, B. White, and P. Tobin, "Fermi level pinning at the polySi/metal oxide interface", Proceedings of the 2003 Symposium on VLSI Technology, (2003),p.9-10. K. Takahashi, K. Manabe, T. Ikarashi, N. Ikarashi, T. Hase, T. Yoshihara, H. Watanabe, T. Tatsumi and Y. Mochizuki, "Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation (PC-FUSI) Technique for 45nm-node LSTP and LOP Devices",IEDM Tech.Dig.,(2004),p.91-94. C. S. Park, B. J. Cho, L. J. Tang, and D.L. Kwong, "Substituted Aluminum Metal Gate on High-K Dielectric for Low Work-Function and Fermi-Level Pinning Free", IEDM Tech.Dig.,(2004),p.299-302.
ポリシリコンをゲート電極に用いる場合のフェルミ・レベル・ピニング現象を回避する手段として、適当な仕事関数の値を持つ金属材料を用いるメタルゲートトランジスタ構造、及びポリシリコンからなるゲート電極をその上部だけをシリサイド化するのではなく、ゲート電極の全体にわたってシリサイド化するいわゆるフルシリサイド（ＦＵＳＩ）ゲートトランジスタ構造が提案されている。しかしながら、メタルゲートトランジスタ構造は、ゲート電極材料に高融点金属を用いた場合でも、ソース・ドレイン領域に対する活性化処理等の高温プロセスを経るため、やはりフェルミ・レベル・ピニング現象が起こってしまい、所望の仕事関数の値を得られない。従って、半導体装置がｐ型ＭＯＳＦＥＴ及びｎ型ＭＯＳＦＥＴを組み合わせてなる相補型ＭＯＳ構造（ＣＭＯＳ構造）を採る場合は、ｐ型ＭＯＳＦＥＴ及びｎ型ＭＯＳＦＥＴに適した仕事関数値を持つ金属をそれぞれ配したデュアルメタル構造が必要であるが、ゲートエッチング等の加工が容易ではないという問題もある。
これに対し、フルシリサイドゲートトランジスタ構造は、ソース・ドレイン領域に対する活性化処理等の高温プロセスを経た後に、ポリシリコンからなるゲート電極をフルシリサイド化する、言い換えればゲート電極を構成するポリシリコンを金属シリサイドによって置換する。この場合も、ＣＭＯＳ構造を採用する場合は、ｐ型ＭＯＳＦＥＴ及びｎ型ＭＯＳＦＥＴに適した仕事関数値を持つ金属シリサイドをそれぞれに配する必要がある。非特許文献２においては、金属シリサイド中の金属ニッケルとシリコンとの比の値を変えることにより、仕事関数の値を制御できる可能性が提案されているが、やはりフェルミ・レベル・ピニング現象が起こってしまい、所望の仕事関数の値は得られていない。その上、ＣＭＯＳ構造を実現する具体的なプロセスフローは明らかにされていない。さらに、非特許文献３には、フルシリサイドゲートプロセス自体の均一性及び歩留まりが低いことが報告されている。
本発明は、前記従来の問題を解決し、フルシリサイドゲート又はメタルゲートを用いたＭＯＳトランジスタ構造であって、ＣＭＯＳ構造すなわちデュアルゲート構造を有する半導体装置、特にゲート絶縁膜に高誘電率材料を用いたＣＭＯＳ型半導体装置において、フェルミ・レベル・ピニング現象の原因となる高誘電率材料とゲート電極材料との反応を抑制して所望の仕事関数を得られるようにし、均一性及び歩留まりを高くできるようにすることを目的とする。
前記の目的を達成するため、本発明は、ＣＭＯＳ構造を有する半導体装置を、シリコンからなるゲート電極をフルシリサイド化する場合には、ｐ型ＭＯＳＦＥＴのゲート電極における金属濃度を、該金属の仕事関数とシリコンのフェルミレベルとの大小関係により、該金属の仕事関数がシリコンのフェルミレベルよりも大きい場合にはｎ型ＭＯＳＦＥＴのゲート電極の金属濃度よりも高くし、逆に、該金属の仕事関数がシリコンのフェルミレベルよりも小さい場合にはｎ型ＭＯＳＦＥＴのゲート電極の金属濃度よりも低くする。また、ｐ型ＭＯＳＦＥＴ及びｎ型ＭＯＳＦＥＴのうち少なくともｐ型ＭＯＳＦＥＴのゲート電極に、シリコンのフェルミレベルよりも大きい仕事関数を持つ金属を用いる構成とする。
具体的に、本発明に係る第１の半導体装置は、半導体領域の上に順次形成され、高誘電率材料からなる第１のゲート絶縁膜及び全体が金属によりシリサイド化された第１のゲート電極を有するｎ型トランジスタと、半導体領域の上に順次形成され、高誘電率材料からなる第２のゲート絶縁膜及び全体が金属によりシリサイド化された第２のゲート電極を有するｐ型トランジスタとを備え、金属の仕事関数の値がシリコンの電子のエネルギー準位におけるフェルミレベルよりも大きい場合には、第２のゲート電極の金属濃度は、第１のゲート電極の金属濃度よりも高く設定され、一方、金属の仕事関数の値がシリコンのフェルミレベルよりも小さい場合には、第２のゲート電極の金属濃度は、第１のゲート電極の金属濃度よりも低く設定されていることを特徴とする。
第１の半導体装置によると、金属の仕事関数の値がシリコンの電子のエネルギー準位におけるフェルミレベルよりも大きい場合には、フルシリサイド化された第２のゲート電極の金属濃度は、フルシリサイド化された第１のゲート電極の金属濃度よりも高く設定されているため、第２のゲート電極を構成するシリコンよりもフェルミレベルが大きい金属によって、ｐ型トランジスタに生じるフェルミ・レベル・ピニング現象を抑止できる。
第１の半導体装置において、シリコンのフェルミレベルは、４．６ｅＶである。
第１の半導体装置において、金属はニッケル又は白金を主成分に含むことが好ましい。ニッケル（Ｎｉ）及び白金（Ｐｔ）はシリコンのフェルミレベルよりも大きい仕事関数値を持つため、本発明の特にｐ型トランジスタに好ましい。
本発明に係る第２の半導体装置は、半導体領域の上に順次形成され、高誘電率材料からなる第１のゲート絶縁膜及び第１のゲート電極を有するｎ型トランジスタと、半導体領域の上に順次形成され、高誘電率材料からなる第２のゲート絶縁膜及び第１の金属を含む導体膜からなる第２のゲート電極を有するｐ型トランジスタとを備え、第１の金属の仕事関数の値は、シリコンの電子のエネルギー準位におけるフェルミレベルよりも大きいことを特徴とする。
第２の半導体装置によると、ｐ型トランジスタにおける第２のゲート電極を構成する第１の金属の仕事関数の値は、シリコンの電子のエネルギー準位におけるフェルミレベルよりも大きいため、ｐ型トランジスタに生じるフェルミ・レベル・ピニング現象を抑止できる。
第２の半導体装置において、第１のゲート電極は全体が第２の金属によりシリサイド化されていることが好ましい。
また、第２の半導体装置において、第１のゲート電極は第２の金属を含む導体膜により構成されていることが好ましい。
第２の半導体装置において、第１の金属はニッケル又は白金を主成分に含むことが好ましい。
第１又は第２の半導体装置において、高誘電率材料は、シリコン、ゲルマニウム、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム及び希土類金属の群から選択された少なくとも１つを含むことが好ましい。
第１又は第２の半導体装置は、第１のゲート絶縁膜と第１のゲート電極の間及び第２のゲート絶縁膜と第２のゲート電極の間にそれぞれ形成された絶縁体からなる緩衝膜をさらに備えていることが好ましい。
この場合に、緩衝膜は窒化シリコン、酸化シリコン、酸化チタン又は酸化アルミニウムからなることが好ましい。
本発明に係る第１の半導体装置の製造方法は、半導体領域の上に、第１のゲート絶縁膜及びシリコンからなる第１のゲート電極を有するｎ型トランジスタと、第２のゲート絶縁膜及びシリコンからなる第２のゲート電極を有するｐ型トランジスタとを形成する工程と、第１のゲート電極及び第２のゲート電極の上に、互いに面積が異なる第１の金属膜及び第２の金属膜をそれぞれ選択的に形成する工程と、第１の金属膜及び第２の金属膜が形成された第１のゲート電極及び第２のゲート電極に対して熱処理を行なうことにより、第１のゲート電極及び第２のゲート電極のそれぞれを全体にシリサイド化する工程とを備え、第１の金属膜及び第２の金属膜を選択的に形成する工程において、第２の金属膜を構成する金属の仕事関数の値がシリコンの電子のエネルギー準位におけるフェルミレベルよりも大きい場合には、第２の金属膜の面積を第１の金属膜の面積よりも大きくし、一方、第２の金属膜を構成する金属の仕事関数の値がシリコンのフェルミレベルよりも小さい場合には、第２の金属膜の面積を第１の金属膜の面積よりも小さくすることを特徴とする。
第１の半導体装置の製造方法によると、フルシリサイド化を図る金属膜を選択的に形成する工程において、例えば、ｐ型トランジスタの上に配した第２の金属膜を構成する金属の仕事関数の値がシリコンの電子のエネルギー準位におけるフェルミレベルよりも大きい場合には、第２の金属膜の面積を第１の金属膜の面積よりも大きくしているため、第１のゲート電極及び第２のゲート電極のそれぞれを全体にシリサイド化する工程において、第２のゲート電極の金属濃度は、第１のゲート電極の金属濃度よりも高くなる。従って、シリコンよりもフェルミレベルが大きく且つ金属濃度が高い金属によって、第２のゲート電極を有するｐ型トランジスタに生じるフェルミ・レベル・ピニング現象を抑止できる。その上、ゲート電極をパターニングした後に、各ゲート電極をシリサイド化するため、従来のようなゲート形成膜に対するパターンエッチングが不要となる。
本発明に係る第２の半導体装置の製造方法は、半導体領域の上に、第１のゲート絶縁膜及びシリコンからなる第１のゲート電極を有するｎ型トランジスタと、第２のゲート絶縁膜及びシリコンからなる第２のゲート電極を有するｐ型トランジスタとを形成する工程と、第１のゲート電極及び第２のゲート電極の上に金属膜を形成する工程と、金属膜が形成された第１のゲート電極及び第２のゲート電極に対して熱処理を行なうことにより、第１のゲート電極及び第２のゲート電極のそれぞれを全体にシリサイド化する工程とを備え、金属膜を形成する工程において、金属膜を構成する金属の仕事関数の値がシリコンの電子のエネルギー準位におけるフェルミレベルよりも大きい場合には、金属膜における第２のゲート電極の上側部分の厚さを第１のゲート電極の上側部分の厚さよりも大きくし、一方、金属の仕事関数の値がシリコンのフェルミレベルよりも小さい場合には、金属膜における第２のゲート電極の上側部分の厚さを第１のゲート電極の上側部分の厚さよりも小さくする。
第２の半導体装置の製造方法によると、フルシリサイド化を図る金属膜を選択的に形成する工程において、例えば、金属膜を構成する金属の仕事関数の値がシリコンの電子のエネルギー準位におけるフェルミレベルよりも大きい場合には、金属膜における第２のゲート電極の上側部分の厚さを第１のゲート電極の上側部分の厚さよりも大きくしているため、第１のゲート電極及び第２のゲート電極のそれぞれを全体にシリサイド化する工程において、第２のゲート電極の金属濃度は、第１のゲート電極の金属濃度よりも高くなる。従って、シリコンよりもフェルミレベルが大きく且つ金属濃度が高い金属によって、第２のゲート電極を有するｐ型トランジスタに生じるフェルミ・レベル・ピニング現象を抑止できる。その上、ゲート電極をパターニングした後に、各ゲート電極をシリサイド化するため、従来のようなゲート形成膜に対するパターンエッチングが不要となる。
第２の半導体装置の製造方法において、金属膜を形成する工程は、形成された金属膜における第１のゲート電極及び第２のゲート電極の上側部分のうちの一方の上部を選択的に除去することにより、金属膜の厚さを小さくする工程を含むことが好ましい。
本発明に係る第３の半導体装置の製造方法は、半導体領域の上に、第１のゲート絶縁膜及びシリコンからなる第１のゲート電極を有するｎ型トランジスタと、第２のゲート絶縁膜及びシリコンからなる第２のゲート電極を有するｐ型トランジスタとを形成する工程と、第１のゲート電極をマスクした後、第２のゲート電極の上に第１の金属膜を形成する工程と、第１の金属膜が形成された第２のゲート電極に対して熱処理を行なうことにより、第２のゲート電極を全体にシリサイド化する工程と、マスクを除去した後、第１のゲート電極の上に第２の金属膜を形成する工程と、第２の金属膜が形成された第１のゲート電極に対して熱処理を行なうことにより、第１のゲート電極を全体にシリサイド化する工程とを備え、第２のゲート電極のシリサイド化工程において、第１の金属膜を構成する金属の仕事関数の値がシリコンの電子のエネルギー準位におけるフェルミレベルよりも大きい場合には、シリサイド化された第２のゲート電極におけるシリサイドの金属濃度を５０％よりも大きくし、一方、第１の金属膜を構成する金属の仕事関数の値がシリコンのフェルミレベルよりも小さい場合には、第２のゲート電極におけるシリサイドの金属濃度を５０％以下とすることを特徴とする。
第３の半導体装置の製造方法によると、第２のゲート電極のシリサイド化工程において、例えば、ｐ型トランジスタの上に配した第１の金属膜を構成する金属の仕事関数の値がシリコンの電子のエネルギー準位におけるフェルミレベルよりも大きい場合には、ｐ型トランジスタを構成するシリサイド化された第２のゲート電極におけるシリサイドの金属濃度を５０％よりも大きくするため、シリコンよりもフェルミレベルが大きく且つ金属濃度が５０％よりも大きい金属によって、第２のゲート電極を有するｐ型トランジスタに生じるフェルミ・レベル・ピニング現象を抑止できる。その上、ゲート電極をパターニングした後に、各ゲート電極をシリサイド化するため、従来のようなゲート形成膜に対するパターンエッチングが不要となる。
本発明に係る第４の半導体装置の製造方法は、半導体領域の上に、第１のゲート絶縁膜及びシリコンからなる第１のゲート電極を有するｎ型トランジスタと、第２のゲート絶縁膜及びシリコンからなる第２のゲート電極を有するｐ型トランジスタとを形成する工程と、ｎ型トランジスタ及びｐ型トランジスタのうちの一方に対してゲート電極を選択的に除去する工程と、ゲート電極が除去されたトランジスタに対して、第１の金属を含む導体膜からなる第３のゲート電極を選択的に形成する工程と、ｎ型トランジスタ及びｐ型トランジスタのうちの他方におけるゲート電極の上に第２の金属膜を形成する工程と、第２の金属からなる金属膜が形成されたゲート電極に対して熱処理を行なうことにより、他方のトランジスタのゲート電極を全体にシリサイド化する工程とを備えていることを特徴とする。
第４の半導体装置の製造方法によると、ｎ型トランジスタ及びｐ型トランジスタのうちの一方に対してゲート電極を選択的に除去し、その後、ゲート電極が除去されたトランジスタに対して、第１の金属を含む導体膜からなる第３のゲート電極を選択的に形成する。これにより、特に、ｐ型トランジスタのシリコンからなる第２のゲート電極を第１の金属を含む導体膜からなる第３のゲート電極に置き換えると、第１の金属における仕事関数の値がシリコンの電子のエネルギー準位におけるフェルミレベルよりも大きい場合には、ｐ型トランジスタを構成する第１の金属を含む第３のゲート電極によって、ｐ型トランジスタに生じるフェルミ・レベル・ピニング現象を抑止できる。その上、各ゲート電極をパターニングした後に、各ゲート電極をメタル化又はシリサイド化するため、従来のようなゲート形成膜に対するパターンエッチングが不要となる。
本発明に係る第５の半導体装置の製造方法は、半導体領域の上に、第１のゲート絶縁膜及びシリコンからなる第１のゲート電極を有するｎ型トランジスタと、第２のゲート絶縁膜及びシリコンからなる第２のゲート電極を有するｐ型トランジスタとを形成する工程と、ｐ型トランジスタに対して第２のゲート電極を選択的に除去する工程と、第２のゲート電極が除去されたｐ型トランジスタに対して、第１の金属を含む第１の導体膜からなる第３のゲート電極を選択的に形成する工程と、ｎ型トランジスタに対して第１のゲート電極を選択的に除去する工程と、第１のゲート電極が除去されたｎ型トランジスタに対して、第２の金属を含む第２の導体膜からなる第４のゲート電極を選択的に形成する工程とを備えていることを特徴とする。
第５の半導体装置の製造方法によると、ｐ型トランジスタに対しては、第２のゲート電極を選択的に除去した後、第２のゲート電極が除去されたｐ型トランジスタに対して、第１の金属を含む第１の導体膜からなる第３のゲート電極を選択的に形成する。また、ｎ型トランジスタに対しては、第１のゲート電極を選択的に除去した後、第１のゲート電極が除去されたｎ型トランジスタに対して、第２の金属を含む第２の導体膜からなる第４のゲート電極を選択的に形成する。これにより、第１の導体膜からなる第３のゲート電極を有するｐ型トランジスタと、第２の導体膜からなる第４のゲート電極を有するｎ型トランジスタとにおいて、第１の金属と第２の金属との互いの仕事関数を最適化、例えば、第１の金属の仕事関数の値をシリコンのフェルミレベルよりも大きくし、逆に、第２の金属の仕事関数の値をシリコンのフェルミレベルよりも小さくすることにより、ｐ型トランジスタ及びｎ型トランジスタに生じるフェルミ・レベル・ピニング現象を抑止できる。その上、各ゲート電極をパターニングした後に、各ゲート電極をメタル化するため、従来のようなゲート形成膜に対するパターンエッチングが不要となる。
第１又は第３の半導体装置の製造方法において、第１の金属膜及び第２の金属膜は、ニッケル又は白金を主成分に含むことが好ましい。
第２の半導体装置の製造方法において、金属膜は、ニッケル又は白金を主成分に含むことが好ましい。
第４又は第５の半導体装置の製造方法において、第１の金属又は第２の金属は、ニッケル又は白金を主成分に含むことが好ましい。
第１の半導体装置の製造方法において、第１のゲート電極の膜厚に対する第１の金属膜の膜厚の比の値は１以下であり、第２のゲート電極の膜厚に対する第２の金属膜の膜厚の比の値は２以上であることが好ましい。
第２の半導体装置の製造方法において、第１のゲート電極の膜厚に対する金属膜における第１のゲート電極の上側部分の膜厚の比の値は１以下であり、第２のゲート電極の膜厚に対する金属膜における第２のゲート電極の上側部分の膜厚の比の値は２以上であることが好ましい。
第５の半導体装置の製造方法において、ｎ型トランジスタ及びｐ型トランジスタのうち、金属膜が形成されたゲート電極の膜厚に対する金属膜の膜厚の比の値は１以下であることが好ましい。
第１又は第２の半導体装置の製造方法において、第１のゲート電極におけるシリサイドの組成は、第２のゲート電極におけるシリサイドの組成と比べて、シリコン濃度が大きいことが好ましい。
第１〜第５の半導体装置の製造方法において、第１のゲート絶縁膜及び第２のゲート絶縁膜は、高誘電率材料からなることが好ましい。
この場合に、高誘電率材料は、シリコン、ゲルマニウム、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム及び希土類金属の群から選択された少なくとも１つを含むことが好ましい。
第１及び第２のゲート絶縁膜が高誘電率材料からなる場合に、ｎ型トランジスタ及びｐ型トランジスタと形成する工程において、第１のゲート絶縁膜と第１のゲート電極の間及び第２のゲート絶縁膜と第２のゲート電極の間に、それぞれ絶縁体からなる緩衝膜を形成することが好ましい。このようにすると、シリコンからなるゲート絶縁膜とゲート電極との間に設けた緩衝膜によって、ソース・ドレイン領域の形成時等の高温プロセスにおける各ゲート絶縁膜と各ゲート電極との相互反応を抑制できると共に、シリコン（ポリシリコン）からなるゲート電極の除去工程及びフルシリサイド化工程における高誘電率材料からなるゲート絶縁膜に対するダメージを抑制することができる。
この場合に、緩衝膜は窒化シリコン、酸化シリコン、酸化チタン又は酸化アルミニウムからなることが好ましい。
緩衝膜を形成する場合に、ｎ型トランジスタ及びｐ型トランジスタと形成する工程は、緩衝膜を形成する前に、高誘電率材料からなる第１のゲート絶縁膜及び高誘電率材料からなる第２のゲート絶縁膜に対して熱処理を施すこと工程を含むことが好ましい。
本発明に係る半導体装置及びその製造方法によると、ゲート絶縁膜に高誘電率材料を用いたＣＭＯＳ半導体装置において、ｐ型トランジスタ及びｎ型トランジスタのそれぞれに適した仕事関数の値を有する金属によってフルシリサイド化又はメタル化したデュアルゲート構造を実現できるため、トランジスタの駆動能力を向上させることができる。
（比較例）
本発明の各実施形態に対する比較例として、高誘電体からなるゲート絶縁膜及びポリシリコンの全体がシリサイド化されたフルシリサイドゲート電極を有する従来のＭＯＳＦＥＴの製造方法について図６（ａ）〜図６（ｆ）を参照しながら説明する。
まず、図６（ａ）に示すように、例えば主面の面方位が（１００）面であるシリコン（Ｓｉ）からなる基板１１の上部に、シャロウトレンチ分離（ＳＴＩ：shallow trench isolation）からなる素子分離膜１２を選択的に形成する。続いて、基板１１の上部に、イオン注入法により、ｎ型ＭＯＳＦＥＴの場合はｐ型のウエル１３を、またｐ型ＭＯＳＦＥＴの場合はｎ型のウエル１３を形成する。これにより、基板１１の主面に複数のデバイス形成領域を形成する。続いて、基板１１の表面に対して公知の標準ＲＣＡ洗浄及び希釈フッ酸（ＨＦ）洗浄を順次行ない、その後、洗浄された基板１１に対して、例えば温度が６００℃〜７００℃程度の酸素雰囲気で熱処理を行なう。これにより、基板１１におけるデバイス形成領域上に、酸化シリコン（ＳｉＯ2 ）からなる膜厚が０．５ｎｍ程度の下地膜（図示せず）が形成される。
次に、例えば有機金属気相堆積（ＭＯＣＶＤ：metal-orgnic chemical vapor deposition）法を用いて、下地膜の上に膜厚が約３ｎｍの金属酸化物例えばハフニウムシリケート（ＨｆxＳｉ1-xＯ4 ）からなる高誘電体膜１４を成膜する。
その後、炭素（Ｃ）又は水素（Ｈ）等の残留不純物の除去工程及び窒化による欠陥補償工程と後工程に含まれる高温プロセスの熱負荷とに耐え得るように、温度が７００℃〜１０００℃程度の熱処理を行なう。このときの加熱雰囲気は、基板１１と高誘電体膜１４との間の下地膜（界面層）の膜厚が大きく変化しないように、微量の酸素（Ｏ2 ）を含んだ窒素（Ｎ2 ）雰囲気又はアンモニア（ＮＨ3 ）雰囲気が好適である。
その後、ＣＶＤ法により、高誘電体膜１４の上に、膜厚が１００ｎｍ程度のドープトポリシリコンからなるゲート電極形成膜１５と、酸化シリコンからなるハードマスク形成膜１６とを順次堆積する。続いて、リソグラフィ技術により、ハードマスク形成膜１６の上に、ゲートパターンを有するレジストマスク１７を形成する。
次に、図６（ｂ）に示すように、レジストマスク１７を用いたドライエッチングにより、ハードマスク形成膜１６から高誘電体膜１４までを順次パターニングする。これにより、ハードマスク形成膜１６からハードマスク１６Ａが形成され、ゲート電極形成膜１５からゲート電極１５Ａが形成され、高誘電体膜１４からゲート絶縁膜１４Ａが形成される。
次に、図６（ｃ）に示すように、基板１１の上部にハードマスク１６Ａを用いたイオン注入（エクステンション注入）を行なう。続いて、ゲート電極１５Ａの両側面上に酸化シリコンからなるサイドウォール１８を形成し、形成したサイドウォール１８及びゲート電極１５Ａをマスクとして、基板１１の上部に再度イオン注入を行なって、ソース・ドレイン領域１９を形成する。
次に、図６（ｄ）に示すように、プラズマＣＶＤ法により、基板１１の上にハードマスク１６Ａ及びサイドウォール１８を含む全面にわたって、酸化シリコンからなる層間絶縁膜２０を堆積する。続いて、例えば化学機械研磨（ＣＭＰ）法により、堆積した層間絶縁膜２０の上面を平坦化してハードマスク１６Ａを露出する。
次に、図６（ｅ）に示すように、ハードマスク１６Ａ、層間絶縁膜２０の上部及びサイドウォール１８の上部に対してエッチバックを行なって、ゲート電極１５Ａを露出する。その後、ゲート電極１５Ａが露出した層間絶縁膜２０の上に、ゲート電極１５Ａをシリサイド化するためのニッケル（Ｎｉ）からなる金属膜２１を堆積する。続いて、公知の熱処理により、ゲート電極１５Ａの上部から下部までの全体がシリサイド化（フルシリサイド化）されたゲート電極１５Ｂが形成される。続いて、選択的ドライエッチングにより、未反応の金属膜２１を除去することにより、図６（ｆ）に示すような、フルシリサイド化されたゲート電極１５Ｂを有するＭＯＳＦＥＴを得る。
図７は本比較例により作製したゲート絶縁膜１４Ａの容量−電圧（ＣＶ）特性を表わしている。ここでは、ハフニウムシリケート（ＨｆＳｉＯＮ）からなるゲート絶縁膜１４Ａとニッケルシリサイド（ＮｉＳｉ）からなるゲート電極１５Ｂとを含む本比較例に係るＭＯＳＦＥＴ（■印、□印）を、ＳｉＯＮからなるゲート絶縁膜とポリシリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電極とを含む従来例（●印、○印）、及びＨｆＳｉＯＮからなるゲート絶縁膜とポリシリコン（Ｐｏｌｙ−Ｓｉ）からなるゲート電極とを含む従来例（▲印、△印）と共に表わしている。ここで、縦軸は容量（ｐＦ／１００μｍ2 ）であり、横軸はゲート電圧Ｖｇ（Ｖ）である。また、各ゲート絶縁膜は、ＳｉＯＮ及びＨｆＳｉＯＮのように、窒化処理により窒素を含んでいる。
図７において、●印で示すＳｉＯＮからなるゲート絶縁膜及びＰｏｌｙ−Ｓｉからなるゲート電極を含むｎ型ＭＯＳＦＥＴにおけるＣＶ曲線は、電荷の蓄積側（ゲート電圧Ｖｇ＜０）において、フラットバンド電圧Ｖｆｂが−１Ｖ付近で立ち上がり、且つ導電型の反転側（ゲート電圧Ｖｇ＞０）において、閾値電圧Ｖｔが＋０．２Ｖ付近で立ち上がる。また、○印で示すＳｉＯＮからなるゲート絶縁膜及びＰｏｌｙ−Ｓｉからなるゲート電極を含むｐ型ＭＯＳＦＥＴにおけるＣＶ曲線は、電荷の蓄積側（ゲート電圧Ｖｇ＞０）において、フラットバンド電圧Ｖｆｂが＋０．８Ｖ付近で立ち上がり、且つ導電型の反転側（ゲート電圧Ｖｇ＜０）において、閾値電圧Ｖｔが−０．２Ｖ付近で立ち上がる。このとき、フラットバンド電圧Ｖｆｂと閾値電圧Ｖｔの差は、シリコン（Ｓｉ）のバンドギャップエネルギーである１．１ｅＶに関連している。
ところで、この閾値電圧Ｖｔはトランジスタ動作時における閾値電圧Ｖｔに相当することから、閾値電圧Ｖｔは絶対値が小さい程好ましく、従って、フラットバンド電圧Ｖｆｂは絶対値が１Ｖ程度に近い程好ましい。この好ましい状態は、図８（ｂ）に示す、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴにおけるゲート電極、並びにｎ+ ポリシリコン及びｐ+ ポリシリコンにおける仕事関数の値が、それぞれシリコン（Ｓｉ）の伝導帯（４．０５ｅＶ）及び価電子帯（５．１７ｅＶ）に近いことを意味する。すなわち、ｎ+ ポリシリコン及びｐ+ ポリシリコンにおけるミッドギャップ（価電子帯Ｅｖと伝導帯Ｅｃとの中間のエネルギー）から離れた浅いエネルギー準位を有するｎ+ 型半導体及びｐ+ 型半導体そのものである。
しかしながら、図７から分かるように、▲印及び△印で示すＨｆＳｉＯＮからなるゲート絶縁膜及びＰｏｌｙ−Ｓｉからなるゲート電極を含む従来例の場合には、フラットバンド電圧Ｖｆｂの絶対値は、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴが共に、特にｐ型ＭＯＳＦＥＴにおいて小さくなっており、その分だけ、閾値値電圧Ｖｔの絶対値は大きくなっている。このことは、▲印及び△印で示すｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴにおけるゲート電極を構成するｎ+ ポリシリコン及びｐ+ ポリシリコンにおける仕事関数の値が、図８（ｂ）の上下の矢印に示すように、実効的にシリコンのミッドギャップに近く、より厳密にはやや伝導帯Ｅｃ寄りに固定されていることを意味する。この現象の詳細な機構については諸説あるが、基本的には、トランジスタプロセスの熱負荷によって引き起こされた、ゲート電極材料と高誘電体からなる金属酸化物材料との反応、ここでは、Ｓｉ−ＨｆＯ2 結合によると考えられ、上述したようにフェルミ・レベル・ピニング現象と呼ばれている。
これに対し、■印及び□印で示す、ＨｆＳｉＯＮからなるゲート絶縁膜１４ＡとＮｉＳｉからなるゲート電極１５Ｂとを含む本比較例に係るｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴの場合には、図８（ｃ）に示すように、ニッケルシリサイド（ＮｉＳｉ）は、シリコンのミッドギャップに近い仕事関数を持つため、図７から分かるように、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴにおけるフラットバンド電圧Ｖｆｂの絶対値は共に小さく、特にｐ型ＭＯＳＦＥＴにおいてはより小さくなっており、その分だけ、閾値値電圧Ｖｔの絶対値が大きくなっている。
このように、ゲート電極の組成として、ポリシリコンとニッケルシリサイドとは、元来、仕事関数の値に違いはあるものの、やはり、フェルミ・レベル・ピニング現象は起こっている。加えて、ＣＭＯＳプロセスとの整合性を考慮した場合は、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴのゲート電極材料に互いに異なる仕事関数を有する電極材料を用いる、すなわちデュアルゲート構造を実現する必要がある。
なお、図７から分かるように、本比較例（■印、□印）においては、キャパシタンス（容量）の値がポリシリコン電極を用いる従来例（●印、○印）と比べて増大しており、特に反転層側では２倍近くになっている。従って、酸化膜換算膜厚ＥＯＴの薄膜化と反転容量の増大とにより、トランジスタ（ＦＥＴ）駆動能力の向上が期待できる。これは、ＮｉＳＩからなるフルシリサイド化されたゲート電極１５Ｂは、実質的にメタルゲートとして機能しており、ポリシリコン電極の空乏化容量分が排除できたことによると考えられる。
図９は本比較例により作製したｎ型ＭＯＳＦＥＴのリーク電流Ｊg とトランスコンダクタンスｇm との関係を表わしている。ここでは、図９に示した全試料について測定しており、縦軸はリーク電流Ｊg （Ａ／ｃｍ2 ）であり、横軸はトランスコンダクタンスｇm （μＡ／Ｖ2 ）である。トランスコンダクタンスｇm は、トランジスタ動作時の駆動能力、すなわちオン電流のゲート電圧に対する微分値の指標であり、おおよそ酸化膜換算膜厚ＥＯＴの値に反比例し、キャリアの移動度に比例する。図２１に示すように、ＨｆＳｉＯＮからなるゲート絶縁膜及びＰｏｌｙ−Ｓｉからなるゲート電極を含むＭＯＳＦＥＴの場合（●印）には、ゲート絶縁膜にＳｉＯＮ膜を用いた場合（○印）と比べて、低消費電力での高速応答、すなわちリーク電流Ｊg が小さく且つトランスコンダクタンスｇm が大きいことが期待される。
しかしながら、●印で示すＰｏｌｙ−Ｓｉからなるゲート電極とＨｆＳｉＯＮからなるゲート絶縁膜とを組み合わせた従来例の場合は、主にキャリア移動度が劣化することによって、従来のＳｉＯＮをゲート絶縁膜に用いる構成と比べて同じリーク電流に対してトランスコンダクタンスｇm は劣っている。これに対し、▲印で示すＮｉＳｉからなるゲート電極とＨｆＳｉＯＮからなるゲート絶縁膜とを組み合わせた本比較例の場合は、ゲート絶縁膜の薄膜化によってリーク電流ｊｇが若干増大するものの、図７に示した反転容量の大幅な増大により、トランスコンダクタンスｇm は大きく増大している。従って、この点ではトランジスタの駆動能力はフルシリサイド化されたゲート電極１５Ｂを導入したことにより、大きく向上している。なお、図９中に示した従来例（ＳｉＯＮ）を示す破線の右側の矢印は、同じリーク電流に対しトランスコンダクタンスｇm の値がＳｉＯ2 （ＳｉＯＮ）をゲート絶縁膜に用いた場合よりも大きい領域であることを表わしている。
図１０は本比較例により作製したＭＯＳＦＥＴの酸化膜換算膜厚ＥＯＴと閾値電圧Ｖｔの絶対値とを図７に示した全試料について測定した測定結果を表わしている。図１０からは、ゲート絶縁膜に高誘電率材料であるＨｆＳｉＯＮを用いた場合には、ゲート絶縁膜にＳｉＯＮを用いた従来の構成と比べて酸化膜換算膜厚ＥＯＴは低減できていることが分かる。しかしながら、ポリシリコン電極にＨｆＳｉＯＮからなるゲート絶縁膜を組み合わせた場合のｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴにおける各閾値電圧Ｖｔの値は、ポリシリコン電極にＳｉＯＮからなるゲート絶縁膜を組み合わせた従来の構成と比べて、フェルミ・レベル・ピニング現象のために共に高く、特にｐ型ＭＯＳＦＥＴは著しく高くなっていることが分かる。また、フルシリサイド化されたゲート電極１５ＢにＨｆＳｉＯＮからなるゲート絶縁膜を組み合わせた本比較例に係るｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴの場合も、元々シリコンのミッドギャップに近い仕事関数を持つニッケルシリサイドをゲート電極に用いているため、閾値電圧Ｖｔの値は、ゲート絶縁膜にＳｉＯＮを用い、且つゲート電極にＰｏｌｙ−Ｓｉを用いた従来の構成と比べて共に高く、特にｐ型ＭＯＳＦＥＴはより高くなっている。
ＭＯＳＦＥＴにおいて、閾値電圧Ｖｔの絶対値が大きいことは、ゲート電圧Ｖｇを印加して正味の電圧が印加され難いことを意味しており、ポリシリコンからなるゲート電極と高誘電率材料（ＨｆＳｉＯＮ）からなるゲート絶縁膜とを組み合わせてなるＭＯＳＦＥＴは、トランスコンダクタンスｇm の値を含め、従来のＳｉＯＮをゲート絶縁膜に用いたＭＯＳＦＥＴの電気特性と比べて劣っている。また、フルシリサイド化されたゲート電極１５Ｂと高誘電率材料からなるゲート絶縁膜１４Ａとを組み合わせた本比較例の場合は、トランスコンダクタンスｇm は優れているものの、閾値電圧Ｖｔは従来のＳｉＯＮをゲート絶縁膜に用いたＭＯＳＦＥＴの閾値電圧Ｖｔと比べて高く、電気的特性は劣っていることが分かる。
さらに、フルシリサイド化されたゲート電極１５Ｂと高誘電率材料からなるゲート絶縁膜１４Ａとを組み合わせた本比較例には、図１１（ａ）に示すように、リーク電流Ｊｇの絶対値及びそのばらつきが増大するという他の問題がある。このばらつきは、ポリシリコン電極を用いた従来の構成でも多少はみられるが、フルシリサイド化により顕在化したと考えられる。その上、フルシリサイド化プロセスに対する高誘電率膜の耐性を向上することも課題である。
以上説明したように、本比較例に係る高誘電率材料からなるゲート絶縁膜１４Ａとフルシリサイド化されたゲート電極１５Ｂとを組み合わせたＭＯＳＦＥＴにおいては、ゲート電極１５Ｂは実効的にメタルゲートとして機能し、反転容量の増大によるトランジスタの駆動力は向上するものの、前述したフェルミ・レベル・ピニング現象によって、閾値電圧Ｖｔの絶対値が大きい。
フルシリサイド化されたゲート電極１５Ｂは、シリサイドの組成を変えることにより仕事関数の値を調整できるはずであるが、ＭＯＳＯＦＥＴにおいてシリサイド化反応に寄与する金属量を制御することは一般には容易ではない。これは、ゲート電極の構成材料をポリシリコン又はシリサイドに代えて、金属材料を用いたメタルゲート構造とする従来のトランジスタプロセスとは別の意味で、デュアルゲート構造を実現するプロセスフローの開発が必要であることを意味する。本来、フルシリサイドプロセスは、従来手法によるゲートエッチングの困難さを回避し、また、フェルミ・レベル・ピニング現象の原因と思われる高誘電率材料とゲート電極材料との反応を引き起こす高温プロセスを回避し易いはずである。
以下、本発明に係る実施形態のいくつかを図面を参照しながら説明する。本発明に係る各実施形態は、フルシリサイドゲート又はメタルゲートを用いたＣＭＯＳ構造において、フェルミ・レベル・ピニング現象を抑止すべく、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴにおける各ゲート電極の組成を変える、いわゆるデュアルゲート構造を実現する製造方法について説明する。
（第１の実施形態）
本発明の第１の実施形態に係るＣＭＯＳ構造を有する半導体装置の製造方法について図１（ａ）〜図１（ｈ）を参照しながら説明する。
まず、図１（ａ）に示すように、例えば主面の面方位が（１００）面であるシリコン（Ｓｉ）からなる基板１０１の上部に、シャロウトレンチ分離（ＳＴＩ）からなる素子分離膜１０２を選択的に形成する。続いて、基板１０１の上部に、イオン注入法により、ｎ型素子形成領域１にはｐ型ウエル１０３Ａを形成し、ｐ型素子形成領域１にはｎ型ウエル１０３Ｂを形成する。これにより、基板１０１の主面にＣＭＯＳデバイス形成領域が形成される。続いて、基板１０１の表面に対して公知の標準ＲＣＡ洗浄及び希釈フッ酸（ＨＦ）洗浄を順次行ない、その後、表面が洗浄された基板１０１に対して、例えば温度が６００℃〜７００℃程度の酸素雰囲気で熱処理を行なう。これにより、基板１０１におけるＣＭＯＳデバイス形成領域上に、酸化シリコン（ＳｉＯ2 ）からなる膜厚が０．５ｎｍ程度の下地膜（図示せず）が形成される。
続いて、例えば有機金属気相堆積（ＭＯＣＶＤ）法を用いて、下地膜の上に膜厚が約３ｎｍの金属酸化物からなる高誘電体膜１０４を成膜する。具体的には、例えば、液体ＨｆソースであるＨｆ（Ｏ−ｔ−Ｃ3Ｈ7）4 及び液体ＳｉソースであるＳｉ（Ｏ−ｔ−Ｃ3Ｈ7）4 に窒素（Ｎ2 ）等からなるキャリアガスを吹き込んでバブリングを行なう。これにより、液体Ｈｆソース及び液体Ｓｉソースを気体状にしたソースガスをキャリアガスと共に反応炉内に導入する。反応炉内を５００℃程度の温度に設定して、ハフニウムシリケート（ＨｆxＳｉ1-xＯ4 ）からなる高誘電体膜１０４を堆積する。このとき、Ｓｉに対するＨｆ濃度ｘは、Ｈｆソース及びＳｉソースの各供給量を調節することにより適宜変更することができ、Ｈｆ濃度ｘの値は０．３〜０．５程度が好ましい。
その後、炭素（Ｃ）又は水素（Ｈ）等の残留不純物の除去工程及び窒化による欠陥補償工程と後工程に含まれる高温プロセスの熱負荷とに耐え得るように、温度が７００℃〜１０００℃程度の熱処理を行なう。このときの加熱雰囲気は、基板１０１と高誘電体膜１０４との間の下地膜の膜厚が大きく変化しないように、微量の酸素（Ｏ2 ）を含んだ窒素（Ｎ2 ）雰囲気又はアンモニア（ＮＨ3 ）雰囲気が好適である。続いて、第１の実施形態においては、ゲート絶縁膜を構成する高誘電率材料とゲート電極を構成する導電性材料との相互反応によって生じるフェルミ・レベル・ピニング現象を抑止して、ゲート電極に所望の仕事関数を実現し、均一性及び歩留まりが高いプロセスフローを実現できるように、ポリシリコンからなるゲート電極形成膜を成膜する前に、高誘電体膜１０４の上に、ＣＶＤ法により絶縁体からなる厚さが約５ｎｍの緩衝膜１０５を形成する。緩衝膜１０５には、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ2 ）、酸化チタン（ＴｉＯ2 ）又は酸化アルミニウム（Ａｌ2Ｏ3）等用いることができる。なお、酸化チタンは、比誘電率が酸化シリコンよりも高いため、酸化膜換算膜厚ＥＯＴの値を低減でき、また、酸化アルミニウムは、負の固定電荷によってｐ型ＭＯＳＦＥＴの閾値電圧Ｖｔを低減できる。ここでは、酸化シリコンからなる緩衝膜１０５を用いる場合と用いない場合とで作製されたＭＯＳＦＥＴにおける電気的特性を比較する。
続いて、ＣＶＤ法により、緩衝膜１０５の上に、膜厚が１００ｎｍ程度でリン（Ｐ）がドープされたポリシリコンからなるゲート電極形成膜１０６と、膜厚が８０ｎｍ程度の酸化シリコンからなるハードマスク形成膜１０７とを順次堆積する。続いて、リソグラフィ技術により、ハードマスク形成膜１０７の上に、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥの各ゲートパターンを有するレジストマスク１０８を形成する。
次に、図１（ｂ）に示すように、例えば塩素（Ｃｌ2 ）ガスを主成分とし、レジストマスク１０８を用いたドライエッチングにより、ハードマスク形成膜１０７から高誘電体膜１０４までを順次パターニングする。これにより、ハードマスク形成膜１０７からｎ型及びｐ型用の各ハードマスク１０７Ａが形成され、ゲート電極形成膜１０６からｎ型及びｐ型用の各ゲート電極１０６Ａが形成され、高誘電体膜１０４からｎ型及びｐ型用の各ゲート絶縁膜１０４Ａが形成される。続いて、基板１０１の上部に各ハードマスク１０７Ａを用いたイオン注入（エクステンション注入）を行なう。続いて、各ゲート電極１０６Ａの両側面上に酸化シリコンからなるサイドウォール１１０を形成し、形成したサイドウォール１１０及び各ゲート電極１０６Ａをマスクとして、基板１０１の上部に再度イオン注入を行なって、ｎ型ＭＯＳＦＥＴ形成領域にはｎ型のソース・ドレイン領域１１１Ａを形成し、ｐ型ＭＯＳＦＥＴ形成領域にはｐ型のソース・ドレイン領域１１１Ｂを形成する。但し、ｎ型ＭＯＳＦＥＴ用のエクステンション注入及びソース・ドレイン注入とｐ型ＭＯＳＦＥＴ用のエクステンション注入及びソース・ドレイン注入とは、ｎ型ドーパント及びｐ型ドーパントの注入順序は問われないが、それぞれ別々に行なう。
次に、図１（ｃ）に示すように、プラズマＣＶＤ法により、基板１０１の上に各ハードマスク１０７Ａ及び各サイドウォール１１０を含む全面にわたって、酸化シリコンからなる層間絶縁膜１１２を堆積する。続いて、例えば化学機械研磨（ＣＭＰ）法により、堆積した層間絶縁膜１１２の上面を平坦化して各ハードマスク１０７Ａを露出する。
次に、図１（ｄ）に示すように、各ハードマスク１０７Ａ、層間絶縁膜１１２の上部及び各サイドウォール１１０の上部に対して、フルオロカーボンを主成分とするエッチングガスを用いたエッチバックを行なって、各ゲート電極１０６Ａを露出する。
次に、図１（ｅ）に示すように、スパッタ法等により、各ゲート電極１０６Ａが露出した層間絶縁膜１１２の上に、各ゲート電極１０６Ａをシリサイド化するための、膜厚が１００ｎｍ程度のニッケル（Ｎｉ）からなる金属膜１１３を堆積する。なお、金属膜１１３には、ニッケルに代えて白金（Ｐｔ）を用いることができる。
次に、図１（ｆ）に示すように、リソグラフィ技術により、堆積した金属膜１１３の上におけるｎ型及びｐ型の各ゲート電極１０６Ａの上側部分をマスクするレジストパターン１１４を形成する。ここでは、金属膜１１３における各ゲート電極１０６Ａの上側部分にそれぞれシリサイド用としてに残す金属膜１１３の金属量を、該金属膜１１３のマスク面積によって変えている。具体的には、ｐ型のゲート電極１０６Ａの上のマスク面積を、ｎ型のゲート電極１０６Ａの上側のマスク面積よりも大きくしている。例えば、そのマスクの面積比（ｐ側のマスク量／ｎ側のマスク量）の値は２〜３程度である。
次に、レジストパターン１１４をマスクとして、塩素ガスを用いたドライエッチングにより、金属膜１１３をパターニングして、ｎ型シリサイド用のｎ側金属膜１１３ａ及び平面積がｎ側金属膜１１３ａよりも大きいｐ型シリコンサイド用のｐ側金属膜１１３ｂを形成する。その後、レジストパターン１１４をアッシングにより除去して、図１（ｇ）に示す構成を得る。
次に、パターニングされたｎ側金属膜１１３ａ及びｐ側金属膜１１３ｂを形成した状態で、基板１０１に対して、例えば、温度が３００℃〜６００℃程度の窒素雰囲気で１分間程度の熱処理を施す。これにより、各ゲート電極１０６Ａの上部から下部までの全体がシリサイド化（フルシリサイド化）されたゲート電極１０６Ｂ及び１０６Ｃがそれぞれ形成される。その後、塩素ガスを用いた選択的ドライエッチングにより、未反応の金属膜１１３を除去することにより、図１（ｈ）に示すような、いずれもフルシリサイド化されたｎ側のゲート電極１０６Ｂと、該ゲート電極１０６Ｂよりも金属濃度が高いｐ側のゲート電極１０６Ｃとを有するデュアル・フルシリサイドゲート・トランジスタを得る。
このように、第１の実施形態においては、いずれもポリシリコンからなるゲート電極１０６Ａをそれぞれシリサイド化する金属膜１１３の面積をｎ側とｐ側とによって変える、すなわちｐ側の金属量をｎ側よりも多くしている。これにより、フルシリサイド化されたｎ側のゲート電極１０６Ｂとｐ側のゲート電極１０６Ｃとの金属組成比、ひいてはｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴの各仕事関数の値を制御することができる。ここでは、図８（ｃ）に示すように、ｎ側のゲート電極１０６Ｂの組成をＮｉＳｉとする一方、ｐ側のゲート電極１０６Ｃの組成をＮｉ3Ｓｉとしている。これにより、ｐ側のゲート電極１０６Ｃの仕事関数の値をより大きくすることができるため、特にｐ型ＭＯＳＦＥＴにおいて、フェルミ・レベル・ピニング現象を抑止できる。
なお、第１の実施形態においては、シリサイド用の金属１１３の残存面積によって、ニッケルシリサイドにおける金属濃度を調整しているが、ポリシリコンからなるｎ側のゲート電極１０６Ａの膜厚とｎ側金属膜１１３ａの膜厚の比の値を１以下とし、一方、ポリシリコンからなるｐ側のゲート電極１０６Ａの膜厚とｐ側金属膜１１３ｂの膜厚の比の値を２以上とすることによっても、シリサイドにおける金属濃度を積極的に調整することができる。
図７及び図１０に、第１の実施形態により作製したＮｉＳｉからなるゲート電極１０６Ｂを含むｎ型ＭＯＳＦＥＴ及びＮｉ3Ｓｉからなるゲート電極１０６Ｃを含むｐ型ＭＯＳＦＥＴのキャパシタ特性（ＣＶ特性）と、酸化膜換算膜厚ＥＯＴ及び閾値電圧Ｖｔの絶対値とを比較例と共に示す。まず、図７において、■印及び＊印で示す第１の実施形態の構成で且つ酸化シリコン（ＳｉＯ2 ）からなる緩衝膜１０５を設けない比較例の場合は、ｎ型ＭＯＳＦＥＴ（■印）においては、ＨｆＳｉＯＮからなるゲート絶縁膜とＮｉＳｉからなるゲート電極との組み合わせであり、比較例と同一である。これに対し、ＨｆＳｉＯＮからなるゲート絶縁膜とＮｉ3Ｓｉからなるゲート電極との組み合わせであるｐ型ＭＯＳＦＥＴ（＊印）においては、□印で示すＨｆＳｉＯＮからなるゲート絶縁膜とＮｉＳｉからなるゲート電極とを組み合わせた比較例と比べて、蓄積側（ゲート電圧Ｖｇ＞０）のフラットバンド電圧Ｖｆｂの絶対値はやや大きく、その分だけ反転側（ゲート電圧Ｖｇ＜０）では閾値電圧Vtの絶対値はやや小さくなっており、閾値電圧Ｖｔからみて、トランジスタ（ＦＥＴ）の駆動能力は向上している。しかしながら、図１０に示すように、この場合のｐ型ＭＯＳＦＥＴの閾値電圧Ｖｔは依然として高く、フェルミ・レベル・ピニング現象が起こっていると推測される。
また、図１０に示すように、高誘電体からなるゲート絶縁膜１０４Ａとゲート電極１０６Ｂ、１０６Ｃとの間にＳｉＯ2 からなる緩衝膜１０５を設けた第１の実施形態に係るＭＯＳＦＥＴは、緩衝膜１０５によって酸化膜換算膜厚ＥＯＴの値が増大しており、図７の◆印及び◇印で示すように、いずれもその反転容量値は減少している。これは、酸化膜換算膜厚ＥＯＴの値は増大するものの、フェルミ・レベル・ピニング現が抑制され、本来のニッケルシリサイドの仕事関数の値を反映していると考えられる。すなわち、図１０に示すように、ＨｆＳｉＯＮからなるゲート絶縁膜と緩衝膜とＮｉxＳｉからなるゲート電極とを組み合わせたＭＯＳＦＥＴにおける閾値電圧Ｖｔの絶対値は、比較例及び第１の実施形態の緩衝膜を設けない構成であるＨｆＳｉＯＮからなるゲート絶縁膜とＮｉＳｉからなるゲート電極とを組み合わせたＭＯＳＦＥＴと比べて、ｎ型ＭＯＳＦＥＴではやや大きくなってはいるものの、ｐ型ＭＯＳＦＥＴにおいてはかなり減少している。従って、第１の実施形態のように、ゲート絶縁膜１０４とゲート電極１０６Ｂ、１０６Ｃとの間に誘電体からなる緩衝膜１０５を設けると、トランジスタの駆動能力として反転容量値は低下するものの、閾値電圧Ｖｔの向上が期待できる。
図９に第１の実施形態により作製したｎ型ＭＯＳＦＥＴのリーク電流Ｊg とトランスコンダクタンスｇm との関係を比較例及び緩衝膜を設けない構成と共に示す。前述したように、トランスコンダクタンスｇm の値は、おおよそ反転容量とキャリアの移動度とに比例する。図９に示すように、比較例を含め緩衝膜を設けない構成（▲印）の場合は、実効的に物理膜厚が減少するため、リーク電流Ｊｇが若干増大するものの、図７に示した反転容量の大幅な増大により、トランスコンダクタンスｇm は大きく増大している。この点では、トランジスタの駆動能力は大きく向上すると考えられる。
これに対し、第１の実施形態に係るＳｉＯ2 からなる緩衝膜１０５を設けた構成（△印）の場合は、緩衝膜１０５の膜厚分だけの物理膜厚の増大によって、リーク電流Ｊｇ及び反転容量が若干減少し、且つ、トランスコンダクタンスｇm の値も若干減少はしているものの、○印及び●印で示す従来例であるポリシリコン電極にＳｉＯＮ又はＨｆＳｉＯＮからなるゲート絶縁膜を組み合わせた構成と比べると、十分なトランジスタ駆動能力を保持している。
また、リーク電流Ｊｇの絶対値及びそのばらつきに関しても、図１１（ｂ）に示すように、緩衝膜１０５を設けた第１の実施形態に係るＭＯＳＦＥＴは大幅に改善されていることが分かる。
以上説明したように、第１の実施形態に係るデュアル・フルシリサイドゲート電極を有するＣＭＯＳ半導体装置の製造方法によると、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴにそれぞれ異なる仕事関数の値を持つゲート電極１０６Ｂ、１０６Ｃを配したデュアルゲート構造を実現することにより、閾値電圧Ｖｔの絶対値を低減することができる。その結果、トランジスタの駆動能力を向上させることができる。特に、緩衝膜１０５を高誘電体からなるゲート絶縁膜１０４Ａとフルシリサイド化されたゲート電極１０６Ｂ、１０６Ｃとの間に設けた場合には、フェルミ・レベル・ピニング現象の抑制によって、閾値電圧Ｖｔの絶対値を低減できると共に、フルシリサイド化プロセスの歩留まりの向上及びＣＭＯＳ型半導体装置の信頼性を向上させることができる。
なお、ｎ型ＭＯＳＦＥＴを構成するゲート電極１０６Ｂを構成するニッケルシリサイドの組成は、ＮｉＳｉに限られず、ＮｉＳｉ2 のように、Ｓｉの濃度を５０％以上としてもよい。また、ｐ型ＭＯＳＦＥＴを構成するゲート電極１０６Ｃを構成するニッケルシリサイドの組成は、Ｎｉ3Ｓｉに限られず、Ｎｉ2Ｓｉのように、Ｎｉの濃度を５０％以上とすればよい。
（第２の実施形態）
以下、本発明の第２の実施形態に係るＣＭＯＳ構造を有する半導体装置の製造方法について図２（ａ）〜図２（ｊ）を参照しながら説明する。図２において、図１と同一の構成部材には同一の符号を付すことにより説明を省略する。また、図２（ａ）〜図２（ｄ）の工程までは、第１の実施形態と同様である。
まず、図２（ｄ）に示す工程において、ｎ側素子形成領域１及びｐ側素子形成領域に含まれる、それぞれ酸化シリコンからなるハードマスク１０７Ａ、層間絶縁膜１１２の上部及びサイドウォール１１０の上部に対してフルオロカーボンを主成分とするエッチングガスによりエッチバックを行なって、各ゲート電極１０６Ａを露出する。
次に、図２（ｅ）に示すように、リソグラフィ技術により、層間絶縁膜１１２の上のｎ型素子形成領域１又はｐ型素子形成領域２に、ここではｎ型素子形成領域１をマスクするレジストパターン１２４を形成する。
次に、図２（ｆ）に示すように、形成したレジストパターン１２４をマスクとして、塩素（Ｃｌ2 ）又は臭化水素（ＨＢｒ）を主成分とするエッチングガスを用いたドライエッチングにより、ｐ型素子形成領域２のサイドウォール１１０の間から露出したポリシリコンからなるゲート電極１０６Ａの上部を選択的にエッチングして、下部ゲート電極１０６ａを形成する。ここで、下部ゲート電極１０６ａの厚さは、後工程でその上に堆積されるシリサイド用の金属膜の厚さの２分の１以下とすることが好ましい。
次に、図２（ｇ）に示すように、レジストパターン１２４を除去した後、スパッタ法等により、ゲート電極１０６Ａ及び下部ゲート電極１０６ａが露出した層間絶縁膜１１２の上に、ゲート電極１０６Ａ及び下部ゲート電極１０６ａをシリサイド化するための、膜厚が１００ｎｍ程度のニッケル（Ｎｉ）からなる金属膜１１３を堆積する。このとき、金属膜１１３は下部ゲート電極１０６ａの上側に厚く堆積するため、下部ゲート電極１０６ａの上側部分に厚肉部１１３ｃが形成される。
次に、図２（ｈ）に示すように、リソグラフィ技術により、今度は、金属膜１１３の上におけるｐ型素子形成領域２をマスクするレジストパターン１２５を形成する。
次に、形成したレジストパターン１２５をマスクとして、塩素（Ｃｌ2 ）を主成分とするドライエッチングにより、堆積した金属膜１１３をエッチングして、金属膜１１３におけるｎ型素子形成領域１に含まれる部分に薄肉部１１３ｄを形成する。その後、レジストパターン１２５をアッシングにより除去して、図２（ｉ）に示す構成を得る。ここで、薄肉部１１３ｄの厚さは、ｎ側のゲート電極１０６Ａの厚さと同等かそれ以下とすることが好ましい。
次に、厚肉部１１３ｃ及び薄肉部１１３ｄを有する金属膜１１３を形成した状態で、基板１０１に対して、例えば、温度が３００℃〜６００℃程度の窒素雰囲気で１分間程度の熱処理を施す。これにより、ゲート電極１０６Ａ及び下部ゲート電極１０６ａの上部から下部までの全体がシリサイド化（フルシリサイド化）されたゲート電極１０６Ｂ及び１０６Ｃが形成される。その後、塩素ガスを用いた選択的ドライエッチングにより、未反応の金属膜１１３を除去することにより、図２（ｊ）に示すような、いずれもフルシリサイド化されたｎ側のゲート電極１０６Ｂと、該ゲート電極１０６Ｂよりも金属濃度が高いｐ側のゲート電極１０６Ｃとを有するデュアル・フルシリサイドゲート・トランジスタを得る。
第２の実施形態においては、いずれもポリシリコンからなるゲート電極１０６Ａをそれぞれシリサイド化する金属膜１１３の厚さをｎ側とｐ側とによって変える、すなわちｐ側の金属量をｎ側よりも多くしている。このとき、上述したように、ゲート電極１０６Ａの厚さに対する金属膜１１３の薄肉部１１３ｄの厚さの比の値を１以下とし、且つ、下部ゲート電極１０６ａの厚さに対する金属膜１１３の厚肉部１１３ｃの厚さの比の値を２以上とすることが好ましい。これにより、フルシリサイド化されたｎ側のゲート電極１０６Ｂとｐ側のゲート電極１０６Ｃとの金属組成比、ひいてはｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴの各仕事関数の値を制御することができる。ここでは、図８（ｃ）に示すように、ｎ側のゲート電極１０６Ｂの組成をＮｉＳｉとする一方、ｐ側のゲート電極１０６Ｃの組成をＮｉ3Ｓｉとしている。これにより、ｐ側のゲート電極１０６Ｃの仕事関数の値をより大きくすることができるため、特にｐ型ＭＯＳＦＥＴにおいて、フェルミ・レベル・ピニング現象を抑止できる。
なお、第２の実施形態に係る半導体装置の電気的な特性は、第１の実施形態に係る半導体装置と同等であるが、第２の実施形態に係る製造方法の方が第１の実施形態に係る製造方法と比べて、ｎ側のゲート電極１０６Ｂよりも金属濃度が高いｐ側のゲート電極１０６Ｃをより確実に得ることができる。
また、第２の実施形態においては、図２（ｆ）において、ｐ側素子形成領域２におけるゲート電極１０６Ａの上部を削除したが、ｎ側素子形成領域１におけるゲート電極１０６Ａの上部を削除してもよい。但し、この場合には、金属膜１１３の組成をニッケル又は白金に代えて、タンタル（Ｔａ）又はチタン（Ｔｉ）を用いることができる。なぜなら、タンタルの仕事関数の値は、シリコンのミッドギャップのエネルギーである４．６１ｅＶよりも小さいため、ｎ側のゲート電極１０６Ｂにおける金属濃度をｐ側のゲート電極１０６Ｃにおける金属濃度よりも大きくした方が、ｎが他型ＭＯＳＦＥＴにおけるフェルミ・レベル・ピニング現象を抑止できるからである。
（第３の実施形態）
以下、本発明の第３の実施形態に係るＣＭＯＳ構造を有する半導体装置の製造方法について図３（ａ）〜図３（ｋ）を参照しながら説明する。図３において、図１と同一の構成部材には同一の符号を付すことにより説明を省略する。また、図３（ａ）〜図３（ｃ）の工程までは、第１の実施形態と同様である。
まず、図３（ｃ）に示すように、基板１０１の上に各ハードマスク１０７Ａ及び各サイドウォール１１０を含む全面にわたって、酸化シリコンからなる層間絶縁膜１１２を堆積する。続いて、例えばＣＭＰ法により、堆積した層間絶縁膜１１２の上面を平坦化して各ハードマスク１０７Ａを露出する。
次に、図３（ｄ）に示すように、リソグラフィ技術により、層間絶縁膜１１２の上のｎ型素子形成領域１又はｐ型素子形成領域２に、ここではｎ型素子形成領域１をマスクするレジストパターン１２４を形成する。
次に、図３（ｅ）に示すように、形成したレジストパターン１２４をマスクとして、フルオロカーボンを主成分とするドライエッチングにより、ｐ型素子形成領域２に含まれるハードマスク１０７Ａ、層間絶縁膜１１２の上部及び各サイドウォール１１０の上部に対してエッチバックを行なって、ｐ側のゲート電極１０６Ａを露出する。
次に、図３（ｆ）に示すように、レジストパターン１２４を除去した後、スパッタ法等により、ｎ型素子形成領域１においてはハードマスク１０７Ａが露出し、ｐ型素子形成領域２においてはゲート電極１０６Ａが露出した層間絶縁膜１１２の上に、ｐ側のゲート電極１０６Ａをシリサイド化するための、膜厚が１００ｎｍ程度のニッケル（Ｎｉ）からなる第１の金属膜１１３を堆積する。
次に、第１の金属膜１１３を形成した状態で、基板１０１に対して、例えば、温度が３００℃〜６００℃程度の窒素雰囲気で１分間程度の熱処理を施す。これにより、ｐ側のゲート電極１０６Ａの上部から下部までの全体がシリサイド化（フルシリサイド化）されたゲート電極１０６Ｃが形成される。その後、塩素ガスを用いた選択的ドライエッチングにより、未反応の第１の金属膜１１３を除去することにより、図３（ｇ）に示すような、フルシリサイド化され、且つ金属濃度（Ｎｉ濃度）が０．５（５０％）を超えるｐ側のゲート電極１０６Ｃを得る。
次に、図３（ｈ）に示すように、リソグラフィ技術により、今度は、ｐ側素子形成領域２における層間絶縁膜１１２の上に、該層間絶縁膜１１２及びゲート電極１０６Ｃをマスクするレジストパターン１２５を形成する。
次に、図３（ｉ）に示すように、形成したレジストパターン１２５をマスクとして、フルオロカーボンを主成分とするドライエッチングにより、ｎ型素子形成領域１に含まれるハードマスク１０７Ａ、層間絶縁膜１１２の上部及び各サイドウォール１１０の上部に対してエッチバックを行なって、ｎ側のゲート電極１０６Ａを露出する。
次に、図３（ｊ）に示すように、レジストパターン１２５を除去した後、スパッタ法等により、ｎ側のゲート電極１０６Ａ及びｐ側のゲート電極１０６Ｃが露出した層間絶縁膜１１２の上に、ゲート電極１０６Ａ及びゲート電極１０６Ｃをシリサイド化するための、膜厚が１００ｎｍ程度のニッケル（Ｎｉ）からなる第２の金属膜１２３を堆積する。
次に、第２の金属膜１２３を形成した状態で、基板１０１に対して、例えば、温度が３００℃〜６００℃程度の窒素雰囲気で１分間程度の熱処理を施す。これにより、ｎ側のゲート電極１０６Ａはその上部から下部までの全体がシリサイド化されたゲート電極１０６Ｂが形成される。また、ｐ側のゲート電極１０６Ｃにあってはニッケルシリサイドにおけるニッケル原子がさらに過剰に取り込まれたゲート電極１０６Ｃがそれぞれ形成される。その後、塩素ガスを用いた選択的ドライエッチングにより、未反応の第２の金属膜１２３を除去することにより、図３（ｋ）に示すような、いずれもフルシリサイド化されたｎ側のゲート電極１０６Ｂと、該ゲート電極１０６Ｂよりも金属濃度が高いｐ側のゲート電極１０６Ｃとを有するデュアル・フルシリサイドゲート・トランジスタを得る。
第３の実施形態においては、いずれもポリシリコンからなるゲート電極１０６Ａをそれぞれシリサイド化する際に、ｐ側のゲート電極１０６Ａに対して図３（ｆ）と図３（ｊ）との２回のシリサイド化工程によって、ニッケルシリサイドの組成が決定される。従って、ここでは、図８（ｃ）に示すように、ｎ側のゲート電極１０６Ｂの組成をＮｉＳｉとする一方、ｐ側のゲート電極１０６Ｃの組成をＮｉ3Ｓｉとしている。これにより、ｐ側のゲート電極１０６Ｃの仕事関数の値をより大きくすることができるため、特にｐ型ＭＯＳＦＥＴにおいて、フェルミ・レベル・ピニング現象を抑止できる。
なお、第３の実施形態に係る半導体装置の電気的な特性は、第１の実施形態に係る半導体装置と同等である。
また、第３の実施形態においては、ｐ側のゲート電極１０６Ｃの組成を図３（ｆ）と図３（ｊ）との２回のシリサイド化工程によって決定したが、図３（ｆ）に示す１回目のシリサイド化工程において、ゲート電極１０６Ｃの金属濃度がシリコンよりも過剰（５０％以上）であって、図３（ｊ）に示す２回目のシリサイド化処理が不要となる場合には、必ずしも２回目のシリサイド化処理を行なう必要はない。但し、この場合には、図３（ｊ）に示す工程において、第２の金属膜１２３があらかじめＮｉが過剰に反応したｐ側のゲート電極１０６Ｃの金属組成比が変わらないように、ｐ側のゲート電極１０６Ｃをレジスト膜等でマスクしておけばよい。
（第４の実施形態）
以下、本発明の第４の実施形態に係るＣＭＯＳ構造を有する半導体装置の製造方法について図４（ａ）〜図４（ｌ）を参照しながら説明する。図４において、図１と同一の構成部材には同一の符号を付すことにより説明を省略する。また、図４（ａ）〜図４（ｅ）の工程までは、第１の実施形態と同様である。
まず、図４（ｅ）に示すように、形成したレジストパターン１２４をマスクとして、フルオロカーボンを主成分とするドライエッチングにより、ｐ型素子形成領域２に含まれるハードマスク１０７Ａ、層間絶縁膜１１２の上部及び各サイドウォール１１０の上部に対してエッチバックを行なって、ｐ側のゲート電極１０６Ａを露出する。
次に、図４（ｆ）に示すように、さらに、形成したレジストパターン１２４をマスクとして、今度は塩素（Ｃｌ2 ）又は臭化水素（ＨＢｒ）を主成分とするエッチングガスを用いたドライエッチングにより、ｐ型素子形成領域２のサイドウォール１１０の間から露出したポリシリコンからなるゲート電極１０６Ａを選択的にエッチングして、その下側の緩衝膜１０５を露出する。
次に、図４（ｇ）に示すように、レジストパターン１２４を除去した後、スパッタ法又はＣＶＤ法等により、ｎ型素子形成領域１においてはハードマスク１０７Ａが露出し、ｐ型素子形成領域２においては緩衝膜１０５が露出した層間絶縁膜１１２の上に、ｐ側のゲート電極をメタル化するための、膜厚が２０ｎｍ程度の白金（Ｐｔ）からなる第１の金属膜１１５を堆積する。
次に、図４（ｈ）に示すように、リソグラフィ技術により、第１の金属膜１１５の上に、該第１の金属膜１１５のｐ側素子形成領域２に含まれる部分をマスクするレジストパターン１２５を形成する。
次に、図４（ｉ）に示すように、形成したレジストパターン１２５をマスクとして、まず、塩素を主成分とするドライエッチングによるエッチバックによって第１の金属膜１１５を除去する。続いて、フルオロカーボンを主成分とするドライエッチングにより、ｎ型素子形成領域１に含まれるハードマスク１０７Ａ、層間絶縁膜１１２の上部及び各サイドウォール１１０の上部に対してエッチバックを行なって、ｎ側のゲート電極１０６Ａを露出する。これにより、ｐ型素子形成領域２においては、第１の金属膜１１５が２つのサイドウォール１１０と緩衝膜１０５により形成される凹部の底面上及び壁面上に堆積してなるメタルゲート形成膜１１５ａが形成される。
次に、図４（ｊ）に示すように、レジストパターン１２５を除去した後、スパッタ法等により、ｎ側のゲート電極１０６Ａ及びｐ側のメタルゲート形成膜１１５ａが露出した層間絶縁膜１１２の上に、ｎ側のゲート電極１０６Ａをシリサイド化するための、膜厚が１００ｎｍ程度のニッケル（Ｎｉ）からなる第２の金属膜１１６を堆積する。
次に、図４（ｋ）に示すように、第２の金属膜１１６を形成した状態で、基板１０１に対して、例えば、温度が３００℃〜６００℃程度の窒素雰囲気で１分間程度の熱処理を施す。これにより、ｎ側のゲート電極１０６Ａの上部から下部までの全体がシリサイド化されたゲート電極１０６Ｂが形成される。また、ｐ側のゲート電極形成膜１１５ａにあっては、白金とニッケルとが合金化されたゲート電極１０６Ｄが形成される。
次に、塩素ガスを用いた選択的ドライエッチングにより、未反応の第１の金属膜１１５及び第２の金属膜１１６を除去することにより、図４（ｌ）に示すような、フルシリサイド化されたｎ側のゲート電極１０６Ｂと、メタル化されたｐ側のゲート電極１０６Ｄとを有するデュアル・フルシリサイドゲート・トランジスタを得る。
第４の実施形態においては、図４（ｋ）に示すフルシリサイド化工程によって、ｐ側のゲート電極形成膜１１５ａの一部が合金化する。従って、ｐ側のゲート電極１０６Ｄにおいては、合金化されたゲート電極１０６Ｄ自体の仕事関数の値を設計値として考慮するか、又は緩衝膜１０５さらにはゲート絶縁膜１０４Ａと接する部分までが合金化しないように、ゲート電極形成膜１１５ａ（第１の金属膜１１５）を厚めに堆積する必要がある。さらには、図４（ｊ）に示すシリサイド化用の第２の金属膜１１６を堆積する前に、ゲート電極形成膜１１５ａの上に、窒化チタン（ＴｉＮ）等からなる保護膜を合金化防止層として堆積しておく必要がある。
なお、ｎ型ＭＯＳＦＥＴにおいて、ゲート電極１０６Ａの膜厚に対する第２の金属膜１１６の膜厚の比の値は１以下であることが好ましい。このようにすると、フルシリサイド化されたｎ側のゲート電極１０６Ｂを構成するニッケルシリサイド（ＮｉＳｉ）におけるＮｉ濃度を５０％以下とすることができる。
また第４の実施形態においては、ｐ側のゲート電極１０６Ｄを白金及びニッケルによりメタル化したが、これとは逆に、ｎ側のゲート電極１０６Ｃをメタル化し、ｐ側のゲート電極１０６Ｄをフルシリサイド化してもよい。この場合には、第１の金属膜１１５には白金に代えて、タンタル（Ｔａ）、チタン（Ｔｉ）又はこれらの窒化物を用いることができる。
なお、第４の実施形態に係る半導体装置を構成する各ＭＯＳＦＥＴの電気的特性は第５の実施形態において説明する。
（第５の実施形態）
以下、本発明の第５の実施形態に係るＣＭＯＳ構造を有する半導体装置の製造方法について図５（ａ）〜図５（ｋ）を参照しながら説明する。図５において、図１と同一の構成部材には同一の符号を付すことにより説明を省略する。また、図５（ａ）〜図５（ｃ）の工程までは、第１の実施形態と同様である。
まず、図５（ｃ）に示すように、基板１０１の上に各ハードマスク１０７Ａ及び各サイドウォール１１０を含む全面にわたって、酸化シリコンからなる層間絶縁膜１１２を堆積する。続いて、例えばＣＭＰ法により、堆積した層間絶縁膜１１２の上面を平坦化して各ハードマスク１０７Ａを露出する。
次に、図５（ｄ）に示すように、リソグラフィ技術により、層間絶縁膜１１２の上のｎ型素子形成領域１又はｐ型素子形成領域２に、ここではｐ型素子形成領域２をマスクするレジストパターン１２４を形成する。
次に、図５（ｅ）に示すように、形成したレジストパターン１２４をマスクとして、フルオロカーボンを主成分とするドライエッチングにより、ｎ型素子形成領域１に含まれるハードマスク１０７Ａ、層間絶縁膜１１２の上部及び各サイドウォール１１０の上部に対してエッチバックを行なって、ｎ側のゲート電極１０６Ａを露出する。
次に、図５（ｆ）に示すように、さらに、形成したレジストパターン１２４をマスクとして、今度は塩素（Ｃｌ2 ）又は臭化水素（ＨＢｒ）を主成分とするエッチングガスを用いたドライエッチングにより、ｎ型素子形成領域１のサイドウォール１１０の間から露出したポリシリコンからなるゲート電極１０６Ａを選択的にエッチングして、その下側の緩衝膜１０５を露出する。
次に、図５（ｇ）に示すように、レジストパターン１２４を除去した後、スパッタ法ＣＶＤ法等により、ｎ型素子形成領域１においては緩衝膜１０５が露出し、ｐ型素子形成領域２においてはハードマスク１０７Ａが露出した層間絶縁膜１１２の上に、ｎ側のゲート電極をメタル化するための、膜厚が２０ｎｍ程度の窒化タンタルケイ素（ＴａＳｉＮ）からなる導体膜１１７を堆積する。
次に、図５（ｈ）に示すように、リソグラフィ技術により、導体膜１１７の上に該導体膜１１７のｎ側素子形成領域２に含まれる部分をマスクするレジストパターン１２５を形成する。
次に、図５（ｉ）に示すように、形成したレジストパターン１２５をマスクとして、まず、塩素を主成分とするドライエッチングによるエッチバックによって導体膜１１７を除去する。続いて、フルオロカーボンを主成分とするドライエッチングにより、ｐ型素子形成領域２に含まれるハードマスク１０７Ａ、層間絶縁膜１１２の上部及び各サイドウォール１１０の上部に対してエッチバックを行なって、ｐ側のゲート電極１０６Ａを露出する。続いて、塩素（Ｃｌ2 ）又は臭化水素（ＨＢｒ）を主成分とするエッチングガスを用いたドライエッチングにより、ｐ型素子形成領域２のサイドウォール１１０の間から露出したポリシリコンからなるゲート電極１０６Ａを選択的にエッチングして、その下側の緩衝膜１０５を露出する。これにより、ｎ型素子形成領域１においては、導体膜１１７が２つのサイドウォール１１０と緩衝膜１０５により形成される凹部の底面上及び壁面上に堆積してなるメタルゲート形成膜１１７ａが形成される。
次に、図５（ｊ）に示すように、レジストパターン１２５を除去した後、スパッタ法等により、ｎ側のメタルゲート形成膜１１７ａ及びｐ側の緩衝膜１０５が露出した層間絶縁膜１１２の上に、ｐ側のゲート電極をメタル化するための、膜厚が２０ｎｍ程度の白金（Ｐｔ）からなる金属膜１１８を堆積する。
次に、図５（ｋ）に示すように、塩素ガスを用いた選択的ドライエッチング及びＣＭＰ法により、未反応の導体膜１１７及び金属膜１１８を除去することにより、ＴａＳｉＮ及びＰｔによりメタル化されたｎ側のゲート電極１０６Ｅと、Ｐｔによりメタル化されたｐ側のゲート電極１０６Ｄとを有するデュアル・フルシリサイドゲート・トランジスタを得る。
第５の実施形態においては、図５（ｊ）に示すｐ側のメタルゲート形成工程によって、ｎ側のゲート電極形成膜１１７ａの一部が合金化する。従って、ｎ側のゲート電極１０６Ｅにおいては、合金化されたゲート電極１０６Ｅ自体の仕事関数の値を設計値として考慮するか、又は緩衝膜１０５さらにはゲート絶縁膜１０４Ａと接する部分までが合金化しないように、ゲート電極形成膜１１７ａ（導体膜１１７）を厚めに堆積する必要がある。さらには、図５（ｊ）に示す金属膜１１８を堆積する前に、ゲート電極形成膜１１７ａの上に、窒化チタン（ＴｉＮ）等からなる保護膜を合金化防止層として堆積しておく必要がある。
以下、第５の実施形態に係る半導体装置の特性を第４の実施形態に係る半導体装置と共に図面を参照しながら説明する。
図７及び図１０に、第４の実施形態及び第５の実施形態により作製したゲート電極１０６Ｂ及び１０６Ｅを含むｎ型ＭＯＳＦＥＴ及びゲート電極１０６Ｄを含むｐ型ＭＯＳＦＥＴのキャパシタ特性（ＣＶ特性）と、酸化膜換算膜厚ＥＯＴ及び閾値電圧Ｖｔの絶対値とを比較例と共に示す。第４の実施形態に相当するグラフは、◆印で示すｎ型ＭＯＳＦＥＴと＋印で示すｐ型ＭＯＳＦＥＴであり、第５の実施形態に相当するグラフは、−印で示すｎ型ＭＯＳＦＥＴと＋印で示すｐ型ＭＯＳＦＥＴである。
ところで、酸化シリコン（ＳｉＯ2 ）からなる緩衝膜１０５をゲート絶縁膜とゲート電極との間に設けない構成の場合には、トランジスタプロセスの熱負荷によって、ゲート電極を構成する金属材料とゲート絶縁膜を構成する金属酸化物からなる高誘電体材料とが互いに反応する結果、白金等の貴金属であっても本来の仕事関数の値を得られず、閾値電圧Ｖｔが高くなる傾向にあり、フェルミ・レベル・ピニング現象が起こっていると推測される。ところが、図１０に示すように、緩衝膜１０５を設けた場合には、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴは共に酸化膜換算膜厚ＥＯＴの値が増大し、また、この酸化膜換算膜厚ＥＯＴの値の増大により、図７に示すように、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴは共に反転容量値が減少している、すなわち、酸化膜換算膜厚ＥＯＴの値は増大するものの、フェルミ・レベル・ピニング現象が抑制されるためか、本来の仕事関数の値が反映されている。さらに、−印で示すｎ型ＭＯＳＦＥＴ及び＋印で示すｐ型ＭＯＳＦＥＴにおける閾値電圧Ｖｔの絶対値は、比較例、第１〜第４の各実施形態に係る◆印で示すｎ型ＭＯＳＦＥＴ、及び第１〜第３の各実施形態に係る◇印で示すｐ型ＭＯＳＦＥＴと比べても、いずれの構成よりも低減されている。
このように、第５の実施形態においては、トランジスタの駆動能力は、緩衝膜１０５の導入により反転容量値は低下するものの、従来例（●印）の構成と比べてはるかに大きい容量値を維持している。従って、第５の実施形態に係る半導体装置は、閾値電圧Ｖｔの上昇が抑制されていることからみても、電気的特性のさらなる向上が期待できる。
図９に第５の実施形態により作製したｎ型ＭＯＳＦＥＴのリーク電流Ｊg とトランスコンダクタンスｇm との関係を比較例及び他の実施形態の構成と共に示す。前述したように、トランスコンダクタンスｇm の値は、おおよそ反転容量とキャリアの移動度とに比例する。このため、第５の実施形態に係る構成（□印）のリーク電流Ｊｇ及びトランスコンダクタンスｇm の値は、他の実施形態に係る構成（△印）とほぼ同等である。従って、トランジスタの駆動能力は、ポリシリコン電極とＳｉＯＮからなるゲート絶縁膜とを組み合わせた従来の構成（○印）の駆動能力を十分に上回っている。
さらに、第５の実施形態に係るＭＯＳＦＥＴは、図１０に示したように、閾値電圧Ｖｔの絶対値の増大が抑制されていることを併せると、総合的には最も優れた電気的特性を有している。
以上説明したように、第５の実施形態に係るＣＭＯＳ構造を有する半導体装置の製造方法は、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴにそれぞれ異なる仕事関数値を持つメタルゲート電極を配したデュアルゲート構造を有しており、トランジスタ動作時における閾値電圧Ｖｔをの増大を大きく抑制できる結果、トランジスタの駆動能力を向上させることができる。
本発明に係る半導体装置及びその製造方法は、ゲート絶縁膜に高誘電率材料を用いたＣＭＯＳ半導体装置において、ｐ型トランジスタ及びｎ型トランジスタのそれぞれに適した仕事関数の値を有する金属によってフルシリサイド化又はメタル化したデュアルゲート構造を実現でき、高誘電率材料からなるゲート絶縁膜を有するＣＭＯＳ型の半導体装置及びその製造方法等に有用である。
（ａ）〜（ｈ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 （ａ）〜（ｊ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 （ａ）〜（ｋ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 （ａ）〜（ｌ）は本発明の第４の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 （ａ）〜（ｋ）は本発明の第５の実施形態に係る半導体装置の製造方法を示す工程順の構成断面図である。 （ａ）〜（ｆ）は従来のフルシリサイド化されたゲート電極を有するＭＯＳＥＦＴの製造方法を示す工程順の構成断面図である。 本発明の第１〜第５の各実施形態及び比較例によりそれぞれ作製した半導体装置（ＭＯＳＦＥＴ）におけるキャパシタ（ＣＶ）特性を示すグラフである。 （ａ）は比較例に係るシリコンのバンド図である。（ｂ）はゲート絶縁膜に高誘電率材料を用いた場合のポリシリコン（ゲート電極）に生じるフェルミ・レベル・ピニング現象を示すバンド図である。（ｃ）は本発明の第１〜第３の実施形態に係る金属濃度を変えてシリサイド化されたゲート電極を有する半導体装置（ＭＯＳＦＥＴ）におけるフェルミレベルを示すバンド図である。 本発明の第１〜第５の実施形態及び比較例により作製したＭＯＳＦＥＴのリーク電流とトランスコンダクタンスとの関係を表わすグラフである。 本発明の第１〜第５の実施形態及び比較例により作製したゲート絶縁膜を用いたＭＯＳＦＥＴの酸化膜換算膜厚と閾値電圧の絶対値との測定結果を表わすグラフである。 （ａ）及び（ｂ）はＭＯＳＦＥＴにおけるリーク電流の絶対値とゲート電圧との関係であって、（ａ）は比較例に係るＭＯＳＦＥＴを示すグラフであり、（ｂ）は本発明の第１の実施形態に係るＭＯＳＦＥＴを示すグラフである。
符号の説明
１ ｎ型素子形成領域
２ ｐ型素子形成領域
１０１ 基板
１０２ 素子分離膜
１０３Ａ ｐ型ウエル
１０３Ｂ ｎ型ウエル
１０４ 高誘電体膜
１０４Ａ ゲート絶縁膜
１０５ 緩衝膜
１０６ ゲート電極形成膜
１０６ａ 下部ゲート電極
１０６Ａ ゲート電極（ポリシリコン）
１０６Ｂ ゲート電極（ＮｉＳｉ）
１０６Ｃ ゲート電極（Ｎｉ3Ｓｉ）
１０６Ｄ ゲート電極（Ｐｔ／Ｎｉ）
１０６Ｅ ゲート電極（ＴａＳｉＮ）
１０７ ハードマスク形成膜
１０７Ａ ハードマスク
１０８ レジストマスク
１１０ サイドウォール
１１１Ａ ソース・ドレイン領域
１１１Ｂ ソース・ドレイン領域
１１２ 層間絶縁膜
１１３ （第１の）金属膜
１１３ａ ｎ側金属膜
１１３ｂ ｐ側金属膜
１１３ｃ 厚肉部
１１３ｄ 薄肉部
１１４ レジストパターン
１１５ 第１の金属膜
１１５ａ メタルゲート形成膜
１１６ 第２の金属膜
１１７ 導体膜
１１７ａ メタルゲート形成膜
１１８ 金属膜
１２３ 第２の金属
１２４ レジストパターン
１２５ レジストパターン

Claims (28)

  1. 半導体領域の上に順次形成され、高誘電率材料からなる第１のゲート絶縁膜及び全体が金属によりシリサイド化された第１のゲート電極を有するｎ型トランジスタと、
    前記半導体領域の上に順次形成され、前記高誘電率材料からなる第２のゲート絶縁膜及び全体が前記金属によりシリサイド化された第２のゲート電極を有するｐ型トランジスタとを備え、
    前記金属の仕事関数の値がシリコンの電子のエネルギー準位におけるフェルミレベルよりも大きい場合には、前記第２のゲート電極の金属濃度は、前記第１のゲート電極の金属濃度よりも高く設定され、一方、前記金属の仕事関数の値がシリコンのフェルミレベルよりも小さい場合には、前記第２のゲート電極の金属濃度は、前記第１のゲート電極の金属濃度よりも低く設定されていることを特徴とする半導体装置。
  2. 前記フェルミレベルは、４．６ｅＶであることを特徴とする請求項１に記載の半導体装置。
  3. 前記金属は、ニッケル又は白金を主成分に含むことを特徴とする請求項１に記載の半導体装置。
  4. 半導体領域の上に順次形成され、高誘電率材料からなる第１のゲート絶縁膜及び第１のゲート電極を有するｎ型トランジスタと、
    前記半導体領域の上に順次形成され、前記高誘電率材料からなる第２のゲート絶縁膜及び第１の金属を含む導体膜からなる第２のゲート電極を有するｐ型トランジスタとを備え、
    前記第１の金属の仕事関数の値は、シリコンの電子のエネルギー準位におけるフェルミレベルよりも大きいことを特徴とする半導体装置。
  5. 前記第１のゲート電極は、全体が第２の金属によりシリサイド化されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記第１のゲート電極は、第２の金属を含む導体膜により構成されていることを特徴とする請求項４に記載の半導体装置。
  7. 前記第１の金属は、ニッケル又は白金を主成分に含むことを特徴とする請求項４に記載の半導体装置の製造方法。
  8. 前記高誘電率材料は、シリコン、ゲルマニウム、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム及び希土類金属の群から選択された少なくとも１つを含むことを特徴とする請求項１又は４に記載の半導体装置。
  9. 前記第１のゲート絶縁膜と前記第１のゲート電極の間及び前記第２のゲート絶縁膜と前記第２のゲート電極の間にそれぞれ形成された絶縁体からなる緩衝膜をさらに備えていることを特徴とする請求項１又は４に記載の半導体装置。
  10. 前記緩衝膜は、窒化シリコン、酸化シリコン、酸化チタン又は酸化アルミニウムからなることを特徴とする請求項９に記載の半導体装置。
  11. 半導体領域の上に、第１のゲート絶縁膜及びシリコンからなる第１のゲート電極を有するｎ型トランジスタと、第２のゲート絶縁膜及びシリコンからなる第２のゲート電極を有するｐ型トランジスタとを形成する工程と、
    前記第１のゲート電極及び第２のゲート電極の上に、互いに面積が異なる第１の金属膜及び第２の金属膜をそれぞれ選択的に形成する工程と、
    前記第１の金属膜及び第２の金属膜が形成された前記第１のゲート電極及び第２のゲート電極に対して熱処理を行なうことにより、前記第１のゲート電極及び第２のゲート電極のそれぞれを全体にシリサイド化する工程とを備え、
    前記第１の金属膜及び第２の金属膜を選択的に形成する工程において、前記第２の金属膜を構成する金属の仕事関数の値がシリコンの電子のエネルギー準位におけるフェルミレベルよりも大きい場合には、前記第２の金属膜の面積を前記第１の金属膜の面積よりも大きくし、一方、前記第２の金属膜を構成する金属の仕事関数の値がシリコンのフェルミレベルよりも小さい場合には、前記第２の金属膜の面積を前記第１の金属膜の面積よりも小さくすることを特徴とする半導体装置の製造方法。
  12. 半導体領域の上に、第１のゲート絶縁膜及びシリコンからなる第１のゲート電極を有するｎ型トランジスタと、第２のゲート絶縁膜及びシリコンからなる第２のゲート電極を有するｐ型トランジスタとを形成する工程と、
    前記第１のゲート電極及び第２のゲート電極の上に金属膜を形成する工程と、
    前記金属膜が形成された前記第１のゲート電極及び第２のゲート電極に対して熱処理を行なうことにより、前記第１のゲート電極及び第２のゲート電極のそれぞれを全体にシリサイド化する工程とを備え、
    前記金属膜を形成する工程において、前記金属膜を構成する金属の仕事関数の値がシリコンの電子のエネルギー準位におけるフェルミレベルよりも大きい場合には、前記金属膜における前記第２のゲート電極の上側部分の厚さを前記第１のゲート電極の上側部分の厚さよりも大きくし、一方、前記金属の仕事関数の値がシリコンのフェルミレベルよりも小さい場合には、前記金属膜における前記第２のゲート電極の上側部分の厚さを前記第１のゲート電極の上側部分の厚さよりも小さくすることを特徴とする半導体装置の製造方法。
  13. 前記金属膜を形成する工程は、形成された前記金属膜における第１のゲート電極及び第２のゲート電極の上側部分のうちの一方の上部を選択的に除去することにより、前記金属膜の厚さを小さくする工程を含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 半導体領域の上に、第１のゲート絶縁膜及びシリコンからなる第１のゲート電極を有するｎ型トランジスタと、第２のゲート絶縁膜及びシリコンからなる第２のゲート電極を有するｐ型トランジスタとを形成する工程と、
    前記第１のゲート電極をマスクした後、前記第２のゲート電極の上に第１の金属膜を形成する工程と、
    前記第１の金属膜が形成された前記第２のゲート電極に対して熱処理を行なうことにより、前記第２のゲート電極を全体にシリサイド化する工程と、
    前記マスクを除去した後、前記第１のゲート電極の上に第２の金属膜を形成する工程と、
    前記第２の金属膜が形成された前記第１のゲート電極に対して熱処理を行なうことにより、前記第１のゲート電極を全体にシリサイド化する工程とを備え、
    前記第２のゲート電極のシリサイド化工程において、前記第１の金属膜を構成する金属の仕事関数の値がシリコンの電子のエネルギー準位におけるフェルミレベルよりも大きい場合には、シリサイド化された前記第２のゲート電極におけるシリサイドの金属濃度を５０％よりも大きくし、一方、前記第１の金属膜を構成する金属の仕事関数の値がシリコンのフェルミレベルよりも小さい場合には、前記第２のゲート電極におけるシリサイドの金属濃度を５０％以下とすることを特徴とする半導体装置の製造方法。
  15. 半導体領域の上に、第１のゲート絶縁膜及びシリコンからなる第１のゲート電極を有するｎ型トランジスタと、第２のゲート絶縁膜及びシリコンからなる第２のゲート電極を有するｐ型トランジスタとを形成する工程と、
    前記ｎ型トランジスタ及びｐ型トランジスタのうちの一方に対してゲート電極を選択的に除去する工程と、
    前記ゲート電極が除去されたトランジスタに対して、第１の金属を含む導体膜からなる第３のゲート電極を選択的に形成する工程と、
    前記ｎ型トランジスタ及びｐ型トランジスタのうちの他方におけるゲート電極の上に第２の金属からなる金属膜を形成する工程と、
    前記金属膜が形成されたゲート電極に対して熱処理を行なうことにより、前記他方のトランジスタのゲート電極を全体にシリサイド化する工程とを備えていることを特徴とする半導体装置の製造方法。
  16. 半導体領域の上に、第１のゲート絶縁膜及びシリコンからなる第１のゲート電極を有するｎ型トランジスタと、第２のゲート絶縁膜及びシリコンからなる第２のゲート電極を有するｐ型トランジスタとを形成する工程と、
    前記ｐ型トランジスタに対して前記第２のゲート電極を選択的に除去する工程と、
    前記第２のゲート電極が除去された前記ｐ型トランジスタに対して、第１の金属を含む第１の導体膜からなる第３のゲート電極を選択的に形成する工程と、
    前記ｎ型トランジスタに対して前記第１のゲート電極を選択的に除去する工程と、
    前記第１のゲート電極が除去された前記ｎ型トランジスタに対して、第２の金属を含む第２の導体膜からなる第４のゲート電極を選択的に形成する工程とを備えていることを特徴とする半導体装置の製造方法。
  17. 前記第１の金属膜及び第２の金属膜は、ニッケル又は白金を主成分に含むことを特徴とする請求項１１又は１４に記載の半導体装置の製造方法。
  18. 前記金属膜は、ニッケル又は白金を主成分に含むことを特徴とする請求項１２に記載の半導体装置の製造方法。
  19. 前記第１の金属又は第２の金属は、ニッケル又は白金を主成分に含むことを特徴とする請求項１５又は１６に記載の半導体装置の製造方法。
  20. 前記第１のゲート電極の膜厚に対する前記第１の金属膜の膜厚の比の値は１以下であり、前記第２のゲート電極の膜厚に対する前記第２の金属膜の膜厚の比の値は２以上であることを特徴とする請求項１１に記載の半導体装置の製造方法。
  21. 前記第１のゲート電極の膜厚に対する前記金属膜における前記第１のゲート電極の上側部分の膜厚の比の値は１以下であり、前記第２のゲート電極の膜厚に対する前記金属膜における前記第２のゲート電極の上側部分の膜厚の比の値は２以上であることを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
  22. 前記ｎ型トランジスタ及びｐ型トランジスタのうち、前記金属膜が形成されたゲート電極の膜厚に対する前記金属膜の膜厚の比の値は１以下であることを特徴とする請求項１５に記載の半導体装置の製造方法。
  23. 前記第１のゲート電極におけるシリサイドの組成は、前記第２のゲート電極におけるシリサイドの組成と比べて、シリコン濃度が大きいことを特徴とする請求項１１〜１４のいずれか１項に記載の半導体装置の製造方法。
  24. 前記第１のゲート絶縁膜及び第２のゲート絶縁膜は、高誘電率材料からなることを特徴とする請求項１１〜２３に記載の半導体装置の製造方法。
  25. 前記高誘電率材料は、シリコン、ゲルマニウム、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム及び希土類金属の群から選択された少なくとも１つを含むことを特徴とする請求項２４に記載の半導体装置の製造方法。
  26. 前記ｎ型トランジスタ及びｐ型トランジスタと形成する工程において、前記第１のゲート絶縁膜と前記第１のゲート電極の間及び前記第２のゲート絶縁膜と前記第２のゲート電極の間に、それぞれ絶縁体からなる緩衝膜を形成することを特徴とする請求項２４又は２５に記載の半導体装置の製造方法。
  27. 前記緩衝膜は、窒化シリコン、酸化シリコン、酸化チタン又は酸化アルミニウムからなることを特徴とする請求項２６に記載の半導体装置の製造方法。
  28. 前記ｎ型トランジスタ及びｐ型トランジスタと形成する工程は、前記緩衝膜を形成する前に、前記高誘電率材料からなる第１のゲート絶縁膜及び前記高誘電率材料からなる第２のゲート絶縁膜に対して熱処理を施すこと工程を含むことを特徴とする請求項２６に記載の半導体装置の製造方法。
JP2005170208A 2005-06-09 2005-06-09 半導体装置及びその製造方法 Pending JP2006344836A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2005170208A JP2006344836A (ja) 2005-06-09 2005-06-09 半導体装置及びその製造方法
US11/371,253 US7495298B2 (en) 2005-06-09 2006-03-09 Insulating buffer film and high dielectric constant semiconductor device and method for fabricating the same
EP06006438A EP1732133A3 (en) 2005-06-09 2006-03-28 Semiconductor device and method for fabricating the same
US12/357,818 US7816244B2 (en) 2005-06-09 2009-01-22 Insulating buffer film and high dielectric constant semiconductor device and method for fabricating the same
US12/880,738 US20110008954A1 (en) 2005-06-09 2010-09-13 Insulating buffer film and high dielectric constant semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005170208A JP2006344836A (ja) 2005-06-09 2005-06-09 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2006344836A true JP2006344836A (ja) 2006-12-21
JP2006344836A5 JP2006344836A5 (ja) 2008-03-27

Family

ID=36992748

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005170208A Pending JP2006344836A (ja) 2005-06-09 2005-06-09 半導体装置及びその製造方法

Country Status (3)

Country Link
US (3) US7495298B2 (ja)
EP (1) EP1732133A3 (ja)
JP (1) JP2006344836A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007157744A (ja) * 2005-11-30 2007-06-21 Toshiba Corp 半導体装置および半導体装置の製造方法
JP5146326B2 (ja) * 2007-02-16 2013-02-20 富士通株式会社 Ｐ型ｍｏｓトランジスタの製造方法、そのｐ型ｍｏｓトランジスタを含むｃｍｏｓ型の半導体装置の製造方法、及び、その製造方法によって製造されたｃｍｏｓ型の半導体装置
US8419970B2 (en) 2008-07-11 2013-04-16 Fujifilm Corporation Silicon nitride polishing liquid and polishing method
US8911643B2 (en) 2008-05-30 2014-12-16 Fujifilm Corporation Polishing liquid and polishing method
US8932479B2 (en) 2010-03-31 2015-01-13 Fujifilm Corporation Polishing liquid and polishing method

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070295357A1 (en) * 2006-06-27 2007-12-27 Lovejoy Michael L Removing metal using an oxidizing chemistry
JP4247257B2 (ja) * 2006-08-29 2009-04-02 株式会社東芝 半導体装置の製造方法
US20080164529A1 (en) * 2007-01-08 2008-07-10 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US8138053B2 (en) * 2007-01-09 2012-03-20 International Business Machines Corporation Method of forming source and drain of field-effect-transistor and structure thereof
JP5117740B2 (ja) * 2007-03-01 2013-01-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7749830B2 (en) * 2008-02-06 2010-07-06 International Business Machines Corporation CMOS (complementary metal oxide semiconductor) devices having metal gate NFETS and poly-silicon gate PFETS
US20100102393A1 (en) * 2008-10-29 2010-04-29 Chartered Semiconductor Manufacturing, Ltd. Metal gate transistors
US20120018813A1 (en) * 2010-07-22 2012-01-26 International Business Machines Corporation BARRIER COAT FOR ELIMINATION OF RESIST RESIDUES ON HIGH k/METAL GATE STACKS
US9129856B2 (en) * 2011-07-08 2015-09-08 Broadcom Corporation Method for efficiently fabricating memory cells with logic FETs and related structure
US9508716B2 (en) * 2013-03-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing a semiconductor device
CN104347374A (zh) * 2013-07-30 2015-02-11 北大方正集团有限公司 半导体器件制造方法
CN105206530A (zh) * 2014-06-27 2015-12-30 中芯国际集成电路制造(上海)有限公司 Pmos晶体管的形成方法
US11133226B2 (en) * 2018-10-22 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. FUSI gated device formation

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126829A (ja) * 1997-08-28 1999-05-11 Texas Instr Inc <Ti> 半導体装置の製法
JP2003258121A (ja) * 2001-12-27 2003-09-12 Toshiba Corp 半導体装置及びその製造方法
JP2004158593A (ja) * 2002-11-06 2004-06-03 Toshiba Corp 絶縁ゲート型電界効果トランジスタを含む半導体装置及びその製造方法
JP2004221226A (ja) * 2003-01-14 2004-08-05 Fujitsu Ltd 半導体装置の製造方法
JP2005019891A (ja) * 2003-06-27 2005-01-20 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
JP2005079306A (ja) * 2003-08-29 2005-03-24 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
US20050118757A1 (en) * 2003-12-02 2005-06-02 International Business Machines Corporation Method for integration of silicide contacts and silicide gate metals
WO2006001271A1 (ja) * 2004-06-23 2006-01-05 Nec Corporation 半導体装置及びその製造方法
JP2006013270A (ja) * 2004-06-29 2006-01-12 Renesas Technology Corp 半導体装置およびその製造方法
WO2006129637A1 (ja) * 2005-06-01 2006-12-07 Nec Corporation 半導体装置
JP2006344713A (ja) * 2005-06-08 2006-12-21 Renesas Technology Corp 半導体装置およびその製造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3386016A (en) * 1965-08-02 1968-05-28 Sprague Electric Co Field effect transistor with an induced p-type channel by means of high work function metal or oxide
US5292673A (en) * 1989-08-16 1994-03-08 Hitachi, Ltd Method of manufacturing a semiconductor device
JP4237332B2 (ja) * 1999-04-30 2009-03-11 株式会社東芝 半導体装置の製造方法
US6248675B1 (en) * 1999-08-05 2001-06-19 Advanced Micro Devices, Inc. Fabrication of field effect transistors having dual gates with gate dielectrics of high dielectric constant using lowered temperatures
US6365450B1 (en) * 2001-03-15 2002-04-02 Advanced Micro Devices, Inc. Fabrication of P-channel field effect transistor with minimized degradation of metal oxide gate
US6770521B2 (en) * 2001-11-30 2004-08-03 Texas Instruments Incorporated Method of making multiple work function gates by implanting metals with metallic alloying additives
DE10234931A1 (de) * 2002-07-31 2004-02-26 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Metallsilizidgates in einer standardmässigen MOS-Prozesssequenz
US6783591B1 (en) * 2002-08-06 2004-08-31 Advanced Micro Devices, Inc. Laser thermal annealing method for high dielectric constant gate oxide films
US6982230B2 (en) * 2002-11-08 2006-01-03 International Business Machines Corporation Deposition of hafnium oxide and/or zirconium oxide and fabrication of passivated electronic structures
US6858483B2 (en) * 2002-12-20 2005-02-22 Intel Corporation Integrating n-type and p-type metal gate transistors
US7279413B2 (en) * 2004-06-16 2007-10-09 International Business Machines Corporation High-temperature stable gate structure with metallic electrode
US7242055B2 (en) * 2004-11-15 2007-07-10 International Business Machines Corporation Nitrogen-containing field effect transistor gate stack containing a threshold voltage control layer formed via deposition of a metal oxide
US7820538B2 (en) * 2005-04-21 2010-10-26 Freescale Semiconductor, Inc. Method of fabricating a MOS device with non-SiO2 gate dielectric
JP5015446B2 (ja) * 2005-05-16 2012-08-29 アイメック 二重の完全ケイ化ゲートを形成する方法と前記方法によって得られたデバイス
US7151023B1 (en) * 2005-08-01 2006-12-19 International Business Machines Corporation Metal gate MOSFET by full semiconductor metal alloy conversion

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11126829A (ja) * 1997-08-28 1999-05-11 Texas Instr Inc <Ti> 半導体装置の製法
JP2003258121A (ja) * 2001-12-27 2003-09-12 Toshiba Corp 半導体装置及びその製造方法
JP2004158593A (ja) * 2002-11-06 2004-06-03 Toshiba Corp 絶縁ゲート型電界効果トランジスタを含む半導体装置及びその製造方法
JP2004221226A (ja) * 2003-01-14 2004-08-05 Fujitsu Ltd 半導体装置の製造方法
JP2005019891A (ja) * 2003-06-27 2005-01-20 Semiconductor Leading Edge Technologies Inc 半導体装置及びその製造方法
JP2005079306A (ja) * 2003-08-29 2005-03-24 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
US20050118757A1 (en) * 2003-12-02 2005-06-02 International Business Machines Corporation Method for integration of silicide contacts and silicide gate metals
JP2005167251A (ja) * 2003-12-02 2005-06-23 Internatl Business Mach Corp <Ibm> Ｃｍｏｓトランジスタの製造方法
WO2006001271A1 (ja) * 2004-06-23 2006-01-05 Nec Corporation 半導体装置及びその製造方法
JP2006013270A (ja) * 2004-06-29 2006-01-12 Renesas Technology Corp 半導体装置およびその製造方法
WO2006129637A1 (ja) * 2005-06-01 2006-12-07 Nec Corporation 半導体装置
JP2006344713A (ja) * 2005-06-08 2006-12-21 Renesas Technology Corp 半導体装置およびその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007157744A (ja) * 2005-11-30 2007-06-21 Toshiba Corp 半導体装置および半導体装置の製造方法
US8174079B2 (en) 2005-11-30 2012-05-08 Kabushiki Kaisha Toshiba Semiconductor device having a silicide gate electrode
JP5146326B2 (ja) * 2007-02-16 2013-02-20 富士通株式会社 Ｐ型ｍｏｓトランジスタの製造方法、そのｐ型ｍｏｓトランジスタを含むｃｍｏｓ型の半導体装置の製造方法、及び、その製造方法によって製造されたｃｍｏｓ型の半導体装置
US8911643B2 (en) 2008-05-30 2014-12-16 Fujifilm Corporation Polishing liquid and polishing method
US8419970B2 (en) 2008-07-11 2013-04-16 Fujifilm Corporation Silicon nitride polishing liquid and polishing method
US8932479B2 (en) 2010-03-31 2015-01-13 Fujifilm Corporation Polishing liquid and polishing method

Also Published As

Publication number Publication date
US7816244B2 (en) 2010-10-19
US20070007564A1 (en) 2007-01-11
US20110008954A1 (en) 2011-01-13
US7495298B2 (en) 2009-02-24
US20090130833A1 (en) 2009-05-21
EP1732133A3 (en) 2009-02-25
EP1732133A2 (en) 2006-12-13

Similar Documents

Publication Publication Date Title
US11901454B2 (en) Metal oxide semiconductor having epitaxial source drain regions and a method of manufacturing same using dummy gate process
JP2006344836A (ja) 半導体装置及びその製造方法
US8658489B2 (en) Method for dual work function metal gate CMOS with selective capping
CN109728089A (zh) 半导体器件及其制造方法
KR101036771B1 (ko) 반도체 장치 및 그 제조 방법
US20060071282A1 (en) Semiconductor device and manufacturing method thereof
JP2007251030A (ja) 半導体装置の製造方法および半導体装置
WO2007060797A1 (ja) 半導体装置およびその製造方法
JP2011187478A (ja) 半導体装置およびその製造方法
US20060278937A1 (en) Semiconductor device and manufacturing method of the same
JP5197986B2 (ja) 半導体装置の製造装置
KR100843230B1 (ko) 금속층을 가지는 게이트 전극을 구비한 반도체 소자 및 그제조 방법
JP2008227165A (ja) 半導体装置およびその製造方法
JP2006013270A (ja) 半導体装置およびその製造方法
JP2008130797A (ja) 半導体装置及びその製造方法
JP3779556B2 (ja) 電界効果トランジスタ
JP2013055274A (ja) 半導体装置及びその製造方法
JP5252627B2 (ja) 半導体装置の製造方法および半導体装置
JP2008130798A (ja) 半導体装置及びその製造方法
JP2012099549A (ja) 半導体装置の製造方法
KR20090109303A (ko) 금속 산화물 반도체 전계 효과 트랜지스터 및 그 제조 방법
JP2006319091A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080212

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080212

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110802

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20111014

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111227

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120710