JPH11126829A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH11126829A JPH11126829A JP10242059A JP24205998A JPH11126829A JP H11126829 A JPH11126829 A JP H11126829A JP 10242059 A JP10242059 A JP 10242059A JP 24205998 A JP24205998 A JP 24205998A JP H11126829 A JPH11126829 A JP H11126829A
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Abstract
(57)【要約】
【課題】 独立に形成されたゲート構造を有するトラン
ジスタを提供する。 【解決手段】 半導体層の第１の領域（１６）を半導体
層（１２）の第２の領域（１８）から隔離することによ
り、トランジスタを製造することができる。半導体層
（１２）の第１の領域（１６）の上に第１のトランジス
タの第１の使い捨てゲート構造（２６）を形成すること
ができる。半導体層（１２）の第２の領域（１８）の上
に相補形の第２のトランジスタの第２の使い捨てゲート
構造（２８）を形成することができる。第１及び第２の
使い捨てゲート構造（２６、２８）を含めて、第１及び
第２の領域（１６、１８）の上にキャップ層（６０）を
形成することができる。第１及び第２の使い捨てゲート
構造（２６、２８）の一部分（６２、６４）をキャップ
層（６０）から露出させることができる。
ジスタを提供する。 【解決手段】 半導体層の第１の領域（１６）を半導体
層（１２）の第２の領域（１８）から隔離することによ
り、トランジスタを製造することができる。半導体層
（１２）の第１の領域（１６）の上に第１のトランジス
タの第１の使い捨てゲート構造（２６）を形成すること
ができる。半導体層（１２）の第２の領域（１８）の上
に相補形の第２のトランジスタの第２の使い捨てゲート
構造（２８）を形成することができる。第１及び第２の
使い捨てゲート構造（２６、２８）を含めて、第１及び
第２の領域（１６、１８）の上にキャップ層（６０）を
形成することができる。第１及び第２の使い捨てゲート
構造（２６、２８）の一部分（６２、６４）をキャップ
層（６０）から露出させることができる。
Description
【０００１】
【発明の属する技術分野】この発明は全般的に半導体装
置の分野、更に具体的に言えば、独立に形成されたゲー
ト構造を持つトランジスタと方法に関する。
置の分野、更に具体的に言えば、独立に形成されたゲー
ト構造を持つトランジスタと方法に関する。
【０００２】
【従来の技術及び課題】テレビ、電話、ラジオ及びコン
ピュータのような今日の電子装置は一般的に固体（ソリ
ッド・ステート）装置で構成されている。固体装置は、
それが極めて小さく、比較的低廉である為に、電子装置
で好まれている。更に、固体装置は、可動部品がなく、
電荷担体の移動に基いている為、非常に信頼性がある。
固体装置はトランジスタ、キャパシタ、抵抗等を含む。
１形式のトランジスタは相補形金属酸化物半導体（ＣＭ
ＯＳ）トランジスタである。ＣＭＯＳトランジスタは反
対導電型を持つ１対のトランジスタを一緒に使うもので
ある。ＣＭＯＳトランジスタは、消費電力の小さい論理
回路などに使うことができる。
ピュータのような今日の電子装置は一般的に固体（ソリ
ッド・ステート）装置で構成されている。固体装置は、
それが極めて小さく、比較的低廉である為に、電子装置
で好まれている。更に、固体装置は、可動部品がなく、
電荷担体の移動に基いている為、非常に信頼性がある。
固体装置はトランジスタ、キャパシタ、抵抗等を含む。
１形式のトランジスタは相補形金属酸化物半導体（ＣＭ
ＯＳ）トランジスタである。ＣＭＯＳトランジスタは反
対導電型を持つ１対のトランジスタを一緒に使うもので
ある。ＣＭＯＳトランジスタは、消費電力の小さい論理
回路などに使うことができる。
【０００３】ＣＭＯＳトランジスタのゲートは典型的に
は中立材料で構成され、後でｎ型及びｐ型のような反対
導電型にドープされる。中立のゲート材料は一般的に
は、何れの導電型のゲートの性能にも悪影響を与えない
材料である。その結果、ゲート材料が何れかの導電型の
ゲートに特に適しているということがないことがある。
は中立材料で構成され、後でｎ型及びｐ型のような反対
導電型にドープされる。中立のゲート材料は一般的に
は、何れの導電型のゲートの性能にも悪影響を与えない
材料である。その結果、ゲート材料が何れかの導電型の
ゲートに特に適しているということがないことがある。
【０００４】
【課題を解決する為の手段及び作用】その為、この業界
では改良された相補形金属酸化物半導体（ＣＭＯＳ）及
びその他の形式のトランジスタに対する需要が生じてい
る。この発明は、従来のトランジスタに伴う欠点及び問
題を実質的に無くすか減らす、独立に形成されたゲート
構造を持つトランジスタ及び方法を提供する。
では改良された相補形金属酸化物半導体（ＣＭＯＳ）及
びその他の形式のトランジスタに対する需要が生じてい
る。この発明は、従来のトランジスタに伴う欠点及び問
題を実質的に無くすか減らす、独立に形成されたゲート
構造を持つトランジスタ及び方法を提供する。
【０００５】この発明では、半導体層の第１の領域を半
導体層の第２の領域から隔離することにより、半導体装
置を製造することができる。第１のトランジスタの第１
の使い捨てゲート構造を半導体層の第１の領域の上に形
成することができる。第２の相補形トランジスタの第２
の使い捨てゲート構造を半導体層の第２の領域の上に形
成することができる。第１及び第２の使い捨てゲート構
造を含む第１及び第２の領域の上にキャップ層を形成す
ることができる。第１及び第２の使い捨てゲート構造の
一部分をキャップ層を介して露出することができる。第
２の使い捨てゲート構造の露出部分の上に第２の使い捨
てゲート・キャップを形成することができ、第１の使い
捨てゲート構造の少なくとも一部分を取除くことができ
る。第１の使い捨てゲート構造の取除かれた部分の場所
に、第１のトランジスタの第１のゲート構造の少なくと
も一部分を形成することができる。
導体層の第２の領域から隔離することにより、半導体装
置を製造することができる。第１のトランジスタの第１
の使い捨てゲート構造を半導体層の第１の領域の上に形
成することができる。第２の相補形トランジスタの第２
の使い捨てゲート構造を半導体層の第２の領域の上に形
成することができる。第１及び第２の使い捨てゲート構
造を含む第１及び第２の領域の上にキャップ層を形成す
ることができる。第１及び第２の使い捨てゲート構造の
一部分をキャップ層を介して露出することができる。第
２の使い捨てゲート構造の露出部分の上に第２の使い捨
てゲート・キャップを形成することができ、第１の使い
捨てゲート構造の少なくとも一部分を取除くことができ
る。第１の使い捨てゲート構造の取除かれた部分の場所
に、第１のトランジスタの第１のゲート構造の少なくと
も一部分を形成することができる。
【０００６】更に具体的に言うと、この発明の１実施例
では、第２のトランジスタの第２のゲート構造は第２の
使い捨てゲート構造で構成することができる。別の実施
例では、第１のゲート構造の露出部分の上に第１の使い
捨てゲート・キャップを形成することができる。その
後、第２の使い捨てゲート構造の上の第２の使い捨てゲ
ート・キャップ及び第２の使い捨てゲート構造の少なく
とも一部分を取除くことができる。次に、第２の使い捨
てゲート構造の取除かれた部分の場所に、第２のトラン
ジスタの第２のゲート構造の少なくとも一部分を形成す
ることができる。
では、第２のトランジスタの第２のゲート構造は第２の
使い捨てゲート構造で構成することができる。別の実施
例では、第１のゲート構造の露出部分の上に第１の使い
捨てゲート・キャップを形成することができる。その
後、第２の使い捨てゲート構造の上の第２の使い捨てゲ
ート・キャップ及び第２の使い捨てゲート構造の少なく
とも一部分を取除くことができる。次に、第２の使い捨
てゲート構造の取除かれた部分の場所に、第２のトラン
ジスタの第２のゲート構造の少なくとも一部分を形成す
ることができる。
【０００７】１実施例では、第１のトランジスタの第１
のゲート構造はその場所で（in-situ ）ドープされた第
１のゲート本体で構成することができる。第２のトラン
ジスタの第２のゲート構造はその場所でドープされた第
２のゲート本体で構成することができる。この実施例で
は、第１及び第２のゲート本体は何れもポリシリコン材
料で構成することができる。
のゲート構造はその場所で（in-situ ）ドープされた第
１のゲート本体で構成することができる。第２のトラン
ジスタの第２のゲート構造はその場所でドープされた第
２のゲート本体で構成することができる。この実施例で
は、第１及び第２のゲート本体は何れもポリシリコン材
料で構成することができる。
【０００８】この発明の別の実施例では、第１のゲート
構造の第１のゲート本体は第１の材料で構成することが
できる。第２のゲート構造の第２のゲート本体は異種の
第２の材料で構成することができる。この実施例では、
第１及び第２の材料は、白金及びアルミニウムのように
異種の金属で構成することができる。
構造の第１のゲート本体は第１の材料で構成することが
できる。第２のゲート構造の第２のゲート本体は異種の
第２の材料で構成することができる。この実施例では、
第１及び第２の材料は、白金及びアルミニウムのように
異種の金属で構成することができる。
【０００９】この発明の別の実施例では、第１のゲート
構造の第１のゲート本体は第１の材料で構成することが
できる。第２のゲート構造の第２のゲート本体は異種の
第２の材料で構成することができる。この実施例では、
第１の材料は、シリコン又はシリコン・ゲルマニウム組
成物を一部分として含むｐ型にドープされた非結晶材料
で構成することができる。第２の材料は、アルミニウム
で構成することができる。
構造の第１のゲート本体は第１の材料で構成することが
できる。第２のゲート構造の第２のゲート本体は異種の
第２の材料で構成することができる。この実施例では、
第１の材料は、シリコン又はシリコン・ゲルマニウム組
成物を一部分として含むｐ型にドープされた非結晶材料
で構成することができる。第２の材料は、アルミニウム
で構成することができる。
【００１０】この発明の別の実施例では、第１のゲート
構造の第１のゲート本体は第１の材料で構成することが
できる。第２のゲート構造の第２のゲート本体は異種の
第２の材料で構成することができる。この実施例では、
第１の材料はもとのゲート材料として残り、シリコン又
はシリコン・ゲルマニウム組成物を一部分に含むｐ型に
ドープされた非結晶材料で構成することができる。第２
の材料は、アルミニウム又はシリコンあるいはシリコン
・ゲルマニウム組成物を一部分に含むｎ型にドープされ
た非結晶材料で構成することができる。
構造の第１のゲート本体は第１の材料で構成することが
できる。第２のゲート構造の第２のゲート本体は異種の
第２の材料で構成することができる。この実施例では、
第１の材料はもとのゲート材料として残り、シリコン又
はシリコン・ゲルマニウム組成物を一部分に含むｐ型に
ドープされた非結晶材料で構成することができる。第２
の材料は、アルミニウム又はシリコンあるいはシリコン
・ゲルマニウム組成物を一部分に含むｎ型にドープされ
た非結晶材料で構成することができる。
【００１１】この発明の別の実施例では、第１のゲート
構造の第１のゲート本体は第１の材料で構成することが
できる。第２のゲート構造の第２のゲート本体は異種の
第２の材料で構成することができる。この実施例では、
第１の材料はもとのゲート材料として残り、シリコン又
はシリコン・ゲルマニウム組成物を一部分として含むｎ
型にドープされた非結晶材料で構成することができる。
第２の材料は白金又はシリコンあるいはシリコン・ゲル
マニウム組成物を一部分として含むｐ型にドープされた
非結晶材料で構成することができる。
構造の第１のゲート本体は第１の材料で構成することが
できる。第２のゲート構造の第２のゲート本体は異種の
第２の材料で構成することができる。この実施例では、
第１の材料はもとのゲート材料として残り、シリコン又
はシリコン・ゲルマニウム組成物を一部分として含むｎ
型にドープされた非結晶材料で構成することができる。
第２の材料は白金又はシリコンあるいはシリコン・ゲル
マニウム組成物を一部分として含むｐ型にドープされた
非結晶材料で構成することができる。
【００１２】この発明の別の実施例では、第１のゲート
構造の第１のゲート本体は第１の材料で構成することが
できる。第２のゲート構造の第２のゲート本体並びに／
又は第２のゲート誘電体は、ゲート材料並びに／又はゲ
ート誘電体に対する異種の第２の材料で構成することが
できる。この実施例では、第１の材料がもとのゲート材
料として残り、シリコン又はシリコン・ゲルマニウム組
成物を一部分に含むｎ型にドープされた非結晶材料で構
成することができる。第１のゲート誘電体材料がもとの
ゲート誘電体として残り、酸化物で構成することができ
る。第２の材料は白金又はシリコンあるいはシリコン・
ゲルマニウム組成物を一部分に含むｐ型にドープされた
非結晶材料で構成することができる。第２の誘電体材料
は酸化物／窒化物複合体又は窒化物で構成することがで
きる。
構造の第１のゲート本体は第１の材料で構成することが
できる。第２のゲート構造の第２のゲート本体並びに／
又は第２のゲート誘電体は、ゲート材料並びに／又はゲ
ート誘電体に対する異種の第２の材料で構成することが
できる。この実施例では、第１の材料がもとのゲート材
料として残り、シリコン又はシリコン・ゲルマニウム組
成物を一部分に含むｎ型にドープされた非結晶材料で構
成することができる。第１のゲート誘電体材料がもとの
ゲート誘電体として残り、酸化物で構成することができ
る。第２の材料は白金又はシリコンあるいはシリコン・
ゲルマニウム組成物を一部分に含むｐ型にドープされた
非結晶材料で構成することができる。第２の誘電体材料
は酸化物／窒化物複合体又は窒化物で構成することがで
きる。
【００１３】この発明の重要な技術的な利点は、独立に
形成されたゲート構造を持つトランジスタが提供される
ことである。特にトランジスタのゲート本体並びに／又
は誘電体は独立に形成することができる。トランジスタ
は相補形トランジスタであって良い。従って、各々のト
ランジスタのゲート構造は、他方の材料並びに／又は方
法に関係なく、形成することができる。
形成されたゲート構造を持つトランジスタが提供される
ことである。特にトランジスタのゲート本体並びに／又
は誘電体は独立に形成することができる。トランジスタ
は相補形トランジスタであって良い。従って、各々のト
ランジスタのゲート構造は、他方の材料並びに／又は方
法に関係なく、形成することができる。
【００１４】この発明の別の技術的な利点は、トランジ
スタに対し、その場所で形成されたゲート本体が提供さ
れることである。特に、第１のトランジスタの第１のゲ
ート本体は、第２のトランジスタの第２のゲート構造を
形成する前に、その場所でドープすることができる。第
１のゲート本体がキャップによって保護されている間、
第２のトランジスタの第２のゲート構造をその場所でド
ープすることができる。従って、製造過程の間、余分の
マスク及びドープ工程を行う必要がない。
スタに対し、その場所で形成されたゲート本体が提供さ
れることである。特に、第１のトランジスタの第１のゲ
ート本体は、第２のトランジスタの第２のゲート構造を
形成する前に、その場所でドープすることができる。第
１のゲート本体がキャップによって保護されている間、
第２のトランジスタの第２のゲート構造をその場所でド
ープすることができる。従って、製造過程の間、余分の
マスク及びドープ工程を行う必要がない。
【００１５】この発明の別の技術的な利点は、トランジ
スタに対し、その場所でド−プされたソース及びドレイ
ン領域が提供されることである。特に、一方のトランジ
スタのソース及びドレインは、他方の相補形トランジス
タがマスクされている間、その場所でドープすることが
できる。その後、第１のトランジスタの新しく形成され
たソース及びドレインをマスクし、その間、第２のトラ
ンジスタのソース及びドレインをその場所でドープす
る。従って、各々のトランジスタのソース及びドレイン
は、他方の材料並びに／又は方法に関係なしに、独立に
形成することができる。
スタに対し、その場所でド−プされたソース及びドレイ
ン領域が提供されることである。特に、一方のトランジ
スタのソース及びドレインは、他方の相補形トランジス
タがマスクされている間、その場所でドープすることが
できる。その後、第１のトランジスタの新しく形成され
たソース及びドレインをマスクし、その間、第２のトラ
ンジスタのソース及びドレインをその場所でドープす
る。従って、各々のトランジスタのソース及びドレイン
は、他方の材料並びに／又は方法に関係なしに、独立に
形成することができる。
【００１６】この発明の別の技術的な利点は、異種の材
料のゲート本体を持つトランジスタが提供されることで
ある。特に、第１のトランジスタのゲート本体を、第２
のトランジスタのゲート本体より先に形成することがで
きる。第１のトランジスタのゲート本体がキャップによ
って保護されている間、第２のトランジスタのゲート本
体を形成することができる。従って、トランジスタのゲ
ート本体は、何れもそのトランジスタの導電型に良く適
した材料で構成することができる。その他の技術的な利
点は、以下図面について説明するところから、当業者に
は明らかになろう。この発明並びにその利点が更に理解
されるように、次に図面について説明する。図面全体に
わたり、同様な部分には同じ参照数字を用いている。
料のゲート本体を持つトランジスタが提供されることで
ある。特に、第１のトランジスタのゲート本体を、第２
のトランジスタのゲート本体より先に形成することがで
きる。第１のトランジスタのゲート本体がキャップによ
って保護されている間、第２のトランジスタのゲート本
体を形成することができる。従って、トランジスタのゲ
ート本体は、何れもそのトランジスタの導電型に良く適
した材料で構成することができる。その他の技術的な利
点は、以下図面について説明するところから、当業者に
は明らかになろう。この発明並びにその利点が更に理解
されるように、次に図面について説明する。図面全体に
わたり、同様な部分には同じ参照数字を用いている。
【００１７】
【実施例】この発明の好ましい実施例並びにその利点
は、図面の図１Ａ‐Ｉを更に詳しく参照すれば、最も良
く理解されよう。図面全体にわたり、同様な部分には同
じ参照数字を用いている。図１Ａ‐Ｉは、独立に形成さ
れたゲート構造を持つ相補形金属酸化物半導体（ＣＭＯ
Ｓ）電界効果トランジスタ（ＦＥＴ）の製造を例示す
る。これから詳しく説明するように、独立に形成される
ゲート構造は、異種の材料並びに／又はその場所でドー
プされた材料で構成することができる。各々のゲート構
造の材料は、それを使うトランジスタの導電型に良く適
したものにすることができる。
は、図面の図１Ａ‐Ｉを更に詳しく参照すれば、最も良
く理解されよう。図面全体にわたり、同様な部分には同
じ参照数字を用いている。図１Ａ‐Ｉは、独立に形成さ
れたゲート構造を持つ相補形金属酸化物半導体（ＣＭＯ
Ｓ）電界効果トランジスタ（ＦＥＴ）の製造を例示す
る。これから詳しく説明するように、独立に形成される
ゲート構造は、異種の材料並びに／又はその場所でドー
プされた材料で構成することができる。各々のゲート構
造の材料は、それを使うトランジスタの導電型に良く適
したものにすることができる。
【００１８】図１Ａは、この発明の１実施例による相補
形トランジスタを構成する為の初期の半導体構造１０を
示す。相補形トランジスタは１／１０ミクロン及びそれ
以下というように１ミクロンよりずっと小さいゲート長
であって良い。この発明の範囲内で、相補形トランジス
タの寸法をこの他の値にして良いことが理解されよう。
更に、この発明の範囲内で相補形でないトランジスタも
使うことができることが理解されよう。
形トランジスタを構成する為の初期の半導体構造１０を
示す。相補形トランジスタは１／１０ミクロン及びそれ
以下というように１ミクロンよりずっと小さいゲート長
であって良い。この発明の範囲内で、相補形トランジス
タの寸法をこの他の値にして良いことが理解されよう。
更に、この発明の範囲内で相補形でないトランジスタも
使うことができることが理解されよう。
【００１９】初期の半導体構造１０が半導体層１２を持
っていて良い。半導体層１２はウェーハのような基板で
あって良い。この実施例では、半導体層１２は単結晶シ
リコン材料で構成することができる。半導体層１２が、
基板の上に形成された半導体材料の層であっても良いこ
とが理解されよう。例えば、半導体層１２はウェーハの
上に成長させたエピタキシャル層、絶縁体上半導体（Ｓ
ＯＩ）システム等であって良い。
っていて良い。半導体層１２はウェーハのような基板で
あって良い。この実施例では、半導体層１２は単結晶シ
リコン材料で構成することができる。半導体層１２が、
基板の上に形成された半導体材料の層であっても良いこ
とが理解されよう。例えば、半導体層１２はウェーハの
上に成長させたエピタキシャル層、絶縁体上半導体（Ｓ
ＯＩ）システム等であって良い。
【００２０】これから詳しく説明する１実施例では、第
１のトランジスタがｐ型トランジスタを構成し、第２の
トランジスタがｎ型トランジスタを構成していて良い。
この実施例では、第１の領域１６は、半導体層１２内に
形成されたｎ型井戸（ウェル）２０で構成することがで
き、第２の領域１８は半導体層１２内に形成されたｐ型
井戸２２で構成することができる。ｎ型井戸２０は、
燐、砒素又はアンチモンのようなｎ型ドーパントでドー
プされた半導体層１２の単結晶シリコン材料で構成する
ことができる。ｐ型井戸２２は、硼素のようなｐ型ドー
パントでドープされた半導体層１２の単結晶シリコン材
料で構成することができる。この発明の範囲内で、この
他の形式のトランジスタを製造することができることが
理解されよう。例えば、トランジスタは両方共ｎ型トラ
ンジスタであるかあるいはｐ型トランジスタであって良
い。更に、半導体層１２が、この発明の範囲内で、この
他の材料で構成されるかあるいはその他の形でドープさ
れていても良いことが理解されよう。
１のトランジスタがｐ型トランジスタを構成し、第２の
トランジスタがｎ型トランジスタを構成していて良い。
この実施例では、第１の領域１６は、半導体層１２内に
形成されたｎ型井戸（ウェル）２０で構成することがで
き、第２の領域１８は半導体層１２内に形成されたｐ型
井戸２２で構成することができる。ｎ型井戸２０は、
燐、砒素又はアンチモンのようなｎ型ドーパントでドー
プされた半導体層１２の単結晶シリコン材料で構成する
ことができる。ｐ型井戸２２は、硼素のようなｐ型ドー
パントでドープされた半導体層１２の単結晶シリコン材
料で構成することができる。この発明の範囲内で、この
他の形式のトランジスタを製造することができることが
理解されよう。例えば、トランジスタは両方共ｎ型トラ
ンジスタであるかあるいはｐ型トランジスタであって良
い。更に、半導体層１２が、この発明の範囲内で、この
他の材料で構成されるかあるいはその他の形でドープさ
れていても良いことが理解されよう。
【００２１】半導体層１２内に隔離構造１４を形成する
ことができる。隔離構造１４が半導体層１２を第１の領
域１６及び第２の領域１８に分離することができる。１
ミクロン未満の用途では、隔離構造１４は浅いトレンチ
隔離構造で構成することができる。この発明の範囲内
で、この他の形式の隔離構造を使うことができることが
理解されよう。
ことができる。隔離構造１４が半導体層１２を第１の領
域１６及び第２の領域１８に分離することができる。１
ミクロン未満の用途では、隔離構造１４は浅いトレンチ
隔離構造で構成することができる。この発明の範囲内
で、この他の形式の隔離構造を使うことができることが
理解されよう。
【００２２】第１の使い捨てゲート構造２６を半導体層
１２の第１の領域１６の上に形成することができる。同
様に、第２の使い捨てゲート構造２８を半導体層１２の
第２の領域１８の上に形成することができる。ゲート構
造２６、２８は、１つ又は更に多くのゲートを後で取除
いて、置換えることができるという点で、使い捨てであ
る。しかし、使い捨てゲート構造２６又は２８はゲート
構造として残しても良い。
１２の第１の領域１６の上に形成することができる。同
様に、第２の使い捨てゲート構造２８を半導体層１２の
第２の領域１８の上に形成することができる。ゲート構
造２６、２８は、１つ又は更に多くのゲートを後で取除
いて、置換えることができるという点で、使い捨てであ
る。しかし、使い捨てゲート構造２６又は２８はゲート
構造として残しても良い。
【００２３】１実施例では、第１及び第２の使い捨てゲ
ート構造２６、２８は、同じ処理工程によって形成し、
同じ材料で構成することができる。この実施例では、第
１及び第２の使い捨てゲート構造２６、２８は、何れ
も、バッファ・セグメント３０、エッチングし易いセグ
メント３２及びキャップ・セグメント３４で構成するこ
とができる。後で更に詳しく説明するが、エッチングし
易いセグメント３２は、使い捨てゲート構造２６並びに
／又は２８を容易に取除くことができるようにする。バ
ッファ・セグメント３０は、エッチングし易いセグメン
ト３２を取除く際、半導体層１２のエッチングを防ぐ為
に、エッチングし易いセグメント３２と半導体層１２の
間に配置することができる。キャップ・セグメント３４
をエッチングし易いセグメント３２の上に配置して、相
補形トランジスタのソース及びドレインを形成する為の
この後の処理工程の間のエッチングし易いセグメント３
２の成長、サリサイデーション又はその他の処理を防止
することができる。
ート構造２６、２８は、同じ処理工程によって形成し、
同じ材料で構成することができる。この実施例では、第
１及び第２の使い捨てゲート構造２６、２８は、何れ
も、バッファ・セグメント３０、エッチングし易いセグ
メント３２及びキャップ・セグメント３４で構成するこ
とができる。後で更に詳しく説明するが、エッチングし
易いセグメント３２は、使い捨てゲート構造２６並びに
／又は２８を容易に取除くことができるようにする。バ
ッファ・セグメント３０は、エッチングし易いセグメン
ト３２を取除く際、半導体層１２のエッチングを防ぐ為
に、エッチングし易いセグメント３２と半導体層１２の
間に配置することができる。キャップ・セグメント３４
をエッチングし易いセグメント３２の上に配置して、相
補形トランジスタのソース及びドレインを形成する為の
この後の処理工程の間のエッチングし易いセグメント３
２の成長、サリサイデーション又はその他の処理を防止
することができる。
【００２４】１実施例では、バッファ・セグメント３０
は一方又は両方のトランジスタのゲート誘電体を構成す
ることができる。この実施例では、バッファ・セグメン
ト３０は酸化物／窒化物複合体、窒化物等で構成するこ
とができる。別の実施例では、バッファ・セグメント３
０を取除き、ゲート誘電体で置換えることができる。こ
の実施例では、バッファ・セグメント３０は酸化物、シ
リコン・ゲルマニウム等で構成することができる。これ
ら全ての実施例で、バッファ・セグメント３０は、半導
体層１２の上に配置されるバッファ層３１の一部分であ
って良い。バッファ層３１が、使い捨てゲート構造２
６、２８を形成する間、エッチ・ストッパとして作用し
得る。
は一方又は両方のトランジスタのゲート誘電体を構成す
ることができる。この実施例では、バッファ・セグメン
ト３０は酸化物／窒化物複合体、窒化物等で構成するこ
とができる。別の実施例では、バッファ・セグメント３
０を取除き、ゲート誘電体で置換えることができる。こ
の実施例では、バッファ・セグメント３０は酸化物、シ
リコン・ゲルマニウム等で構成することができる。これ
ら全ての実施例で、バッファ・セグメント３０は、半導
体層１２の上に配置されるバッファ層３１の一部分であ
って良い。バッファ層３１が、使い捨てゲート構造２
６、２８を形成する間、エッチ・ストッパとして作用し
得る。
【００２５】１実施例では、エッチングし易いセグメン
ト３２は、一方のトランジスタのゲート本体を構成する
ことができる。この実施例では、エッチングし易いセグ
メント３２は、硼素のようなｐ型ドーパントでその場所
で又は打込みによってドープされた非結晶シリコン又は
シリコン・ゲルマニウムで構成することができる。この
場合、エッチングし易いセグメント３２がｐ型トランジ
スタのゲート本体を形成する。あるいはエッチングし易
いセグメント３２は、砒素又は燐のようなｎ型ドーパン
トによってその場所で又は打込みによってドープされた
半導体材料で構成することができ、この場合、エッチン
グし易いセグメント３２がｎ型トランジスタのゲート本
体を形成する。別の実施例では、エッチングし易いセグ
メント３２を取除き、トランジスタのゲート本体に置換
えることができる。この実施例では、エッチングし易い
セグメント３２は、シリコン、シリコン・ゲルマニウム
等のような非窒化物材料で構成することができる。バッ
ファ・セグメント３０及びエッチングし易いセグメント
３２の材料は、バッファ・セグメント３０が、エッチン
グし易いセグメント３２のエッチングに対するエッチ・
ストッパとして作用することができるように互いに関し
て相対的にエッチング可能であるべきである。キャップ
・セグメント３４は酸化物のような誘電体で構成するこ
とができる。バッファ・セグメント３０、エッチングし
易いセグメント３２及びキャップ・セグメント３４をこ
の発明の範囲内でこの他の材料で構成することができる
ことが理解されよう。更に、使い捨てゲート構造２６、
２８は、この発明の範囲内で、その他の材料並びに／又
は層で構成することができることが理解されよう。
ト３２は、一方のトランジスタのゲート本体を構成する
ことができる。この実施例では、エッチングし易いセグ
メント３２は、硼素のようなｐ型ドーパントでその場所
で又は打込みによってドープされた非結晶シリコン又は
シリコン・ゲルマニウムで構成することができる。この
場合、エッチングし易いセグメント３２がｐ型トランジ
スタのゲート本体を形成する。あるいはエッチングし易
いセグメント３２は、砒素又は燐のようなｎ型ドーパン
トによってその場所で又は打込みによってドープされた
半導体材料で構成することができ、この場合、エッチン
グし易いセグメント３２がｎ型トランジスタのゲート本
体を形成する。別の実施例では、エッチングし易いセグ
メント３２を取除き、トランジスタのゲート本体に置換
えることができる。この実施例では、エッチングし易い
セグメント３２は、シリコン、シリコン・ゲルマニウム
等のような非窒化物材料で構成することができる。バッ
ファ・セグメント３０及びエッチングし易いセグメント
３２の材料は、バッファ・セグメント３０が、エッチン
グし易いセグメント３２のエッチングに対するエッチ・
ストッパとして作用することができるように互いに関し
て相対的にエッチング可能であるべきである。キャップ
・セグメント３４は酸化物のような誘電体で構成するこ
とができる。バッファ・セグメント３０、エッチングし
易いセグメント３２及びキャップ・セグメント３４をこ
の発明の範囲内でこの他の材料で構成することができる
ことが理解されよう。更に、使い捨てゲート構造２６、
２８は、この発明の範囲内で、その他の材料並びに／又
は層で構成することができることが理解されよう。
【００２６】図１Ｂについて説明すると、第１及び第２
の領域１６、１８の上に絶縁層４０を形成することがで
きる。絶縁層４０を形成する前に、側壁の再酸化を実施
することができる。再酸化により、使い捨てゲート構造
２６、２８を形成する時にエッチングされたバッファ・
セグメント３０の縁を再生させ、エッチングし易いセグ
メント３２の縁に沿って成長させることができる。
の領域１６、１８の上に絶縁層４０を形成することがで
きる。絶縁層４０を形成する前に、側壁の再酸化を実施
することができる。再酸化により、使い捨てゲート構造
２６、２８を形成する時にエッチングされたバッファ・
セグメント３０の縁を再生させ、エッチングし易いセグ
メント３２の縁に沿って成長させることができる。
【００２７】１実施例では、絶縁層４０を半導体層１２
及び使い捨てゲート構造２６、２８の上にデポジットす
ることができる。この実施例では、絶縁層４０はバッフ
ァ層３１及び使い捨てゲート構造２６、２８の上にデポ
ジットすることができる。絶縁層４０は酸化物層、窒化
物層等で構成することができる。絶縁層４０の厚さは５
０‐１５０オングストロームであって良い。この発明の
範囲内で、絶縁層４０を半導体素子の絶縁ができるこの
他の材料及び厚さに構成することができることが理解さ
れよう。
及び使い捨てゲート構造２６、２８の上にデポジットす
ることができる。この実施例では、絶縁層４０はバッフ
ァ層３１及び使い捨てゲート構造２６、２８の上にデポ
ジットすることができる。絶縁層４０は酸化物層、窒化
物層等で構成することができる。絶縁層４０の厚さは５
０‐１５０オングストロームであって良い。この発明の
範囲内で、絶縁層４０を半導体素子の絶縁ができるこの
他の材料及び厚さに構成することができることが理解さ
れよう。
【００２８】図１Ｃについて説明すると、第１の領域１
６の上にある絶縁層４０の一部分を取除いて、第１の使
い捨てゲート構造２６の周りの第１の側壁絶縁体４２を
残すことができる。１実施例では、これは、第２の領域
１８の上にある絶縁層４０をマスクし、第１の領域１６
の上の絶縁層４０の異方性エッチングを行うことによっ
て達成し得る。第１の側壁絶縁体４２をこの発明の範囲
内でこの他の形で形成することができることが理解され
よう。第１の領域１６の上にあるバッファ層３１の一部
分も取除いて、第１の領域１６で半導体層１２を露出さ
せることができる。１実施例では、第１の領域１６の上
にある絶縁層４０の部分を除く為に使われた異方性エッ
チにより、第１の領域１６の上にあるバッファ層３１の
部分を取除くことができる。
６の上にある絶縁層４０の一部分を取除いて、第１の使
い捨てゲート構造２６の周りの第１の側壁絶縁体４２を
残すことができる。１実施例では、これは、第２の領域
１８の上にある絶縁層４０をマスクし、第１の領域１６
の上の絶縁層４０の異方性エッチングを行うことによっ
て達成し得る。第１の側壁絶縁体４２をこの発明の範囲
内でこの他の形で形成することができることが理解され
よう。第１の領域１６の上にあるバッファ層３１の一部
分も取除いて、第１の領域１６で半導体層１２を露出さ
せることができる。１実施例では、第１の領域１６の上
にある絶縁層４０の部分を除く為に使われた異方性エッ
チにより、第１の領域１６の上にあるバッファ層３１の
部分を取除くことができる。
【００２９】次に、第１のトランジスタに対するソース
４４及びドレイン４６を形成することができる。１実施
例では、図１Ｃに示すように、ソース４４及びドレイン
４６は隆起させることができる。この実施例では、隆起
したソース４４及びドレイン４６は、使い捨てゲート構
造２６に隣接して、半導体層１２の第１の領域１６の上
に形成されたシリコン又はシリコン・ゲルマニウムのド
ープされたエピタキシャル層で構成することができる。
隆起したソース４４及びドレイン４６は、適当なデポジ
ッション手段により、その場所でドープすることが好ま
しい。この代りに、打込みのような手段により、デポジ
ッションの後にソース４４及びドレイン４６をドープし
ても良い。
４４及びドレイン４６を形成することができる。１実施
例では、図１Ｃに示すように、ソース４４及びドレイン
４６は隆起させることができる。この実施例では、隆起
したソース４４及びドレイン４６は、使い捨てゲート構
造２６に隣接して、半導体層１２の第１の領域１６の上
に形成されたシリコン又はシリコン・ゲルマニウムのド
ープされたエピタキシャル層で構成することができる。
隆起したソース４４及びドレイン４６は、適当なデポジ
ッション手段により、その場所でドープすることが好ま
しい。この代りに、打込みのような手段により、デポジ
ッションの後にソース４４及びドレイン４６をドープし
ても良い。
【００３０】半導体層１２の第１の領域１６に形成され
るｐ型トランジスタでは、エピタキシャル・シリコン層
は硼素のようなｐ型ドーパントを用いてドープすること
ができる。この代りに、エピタキシャル・シリコン層
は、ｎ型ドーパントの上のｐ＋ドーパントで構成された
２重ドーパントでドープすることができる。ソース４４
及びドレイン４６が、この発明の範囲内で、他のドーパ
ントで構成されていても良いことが理解されよう。更
に、この発明の範囲内で、ソース４４及びドレイン４６
は他の方法で形成しても良いことが理解されよう。
るｐ型トランジスタでは、エピタキシャル・シリコン層
は硼素のようなｐ型ドーパントを用いてドープすること
ができる。この代りに、エピタキシャル・シリコン層
は、ｎ型ドーパントの上のｐ＋ドーパントで構成された
２重ドーパントでドープすることができる。ソース４４
及びドレイン４６が、この発明の範囲内で、他のドーパ
ントで構成されていても良いことが理解されよう。更
に、この発明の範囲内で、ソース４４及びドレイン４６
は他の方法で形成しても良いことが理解されよう。
【００３１】図１Ｄについて説明すると、第２の領域１
８の上にある絶縁層４０の部分を取除いて、第２の使い
捨てゲート構造２８の周りの第２の側壁絶縁体５０を残
すことができる。前に述べたように、これは、第２の領
域１８の上にある絶縁層４０の異方性エッチングによっ
て行うことができる。この発明の範囲内で、第２の側壁
絶縁体５０をこの他の方法で形成することができること
が理解されよう。第２の領域１８の上にあるバッファ層
３１の一部分も取除いて、第２の領域１８で半導体層１
２を露出させることができる。１実施例では、この部分
は、第２の領域１８の上の絶縁層４０の部分を取除く為
に使われた異方性エッチによって取除くことができる。
８の上にある絶縁層４０の部分を取除いて、第２の使い
捨てゲート構造２８の周りの第２の側壁絶縁体５０を残
すことができる。前に述べたように、これは、第２の領
域１８の上にある絶縁層４０の異方性エッチングによっ
て行うことができる。この発明の範囲内で、第２の側壁
絶縁体５０をこの他の方法で形成することができること
が理解されよう。第２の領域１８の上にあるバッファ層
３１の一部分も取除いて、第２の領域１８で半導体層１
２を露出させることができる。１実施例では、この部分
は、第２の領域１８の上の絶縁層４０の部分を取除く為
に使われた異方性エッチによって取除くことができる。
【００３２】半導体層１２の上にマスク層５２をデポジ
ットすることができる。マスク層５２は、第１のトラン
ジスタのソース４４及びドレイン４６のようなそれまで
に形成されている構造を、第２のトランジスタに対する
ソース及びドレインを形成する為のこの後の処理から保
護することができる。１実施例では、マスク層５２は、
第１の使い捨てゲート構造１６、第１の側壁絶縁体４
２、及び第１のトランジスタのソース４４及びドレイン
４６を覆うことができる。この実施例では、マスク層５
２を半導体層１２の上にデポジットし、第２の領域１８
からはエッチングすることができる。マスク材料の一部
分（図に示してない）が第２のトランジスタの第２の側
壁絶縁体５０の上に残っていて良い。この発明の範囲内
で、マスク層５２をこの他の形で形成することができる
ことが理解されよう。例えば、第２の領域１８で絶縁層
４０及びバッファ層３１を取除き、同時に第２の領域か
らマスク層、絶縁層及びバッファ層５２、４０及び３１
を取除く為の異方性エッチを行う前に、マスク層５２を
デポジットすることができる。
ットすることができる。マスク層５２は、第１のトラン
ジスタのソース４４及びドレイン４６のようなそれまで
に形成されている構造を、第２のトランジスタに対する
ソース及びドレインを形成する為のこの後の処理から保
護することができる。１実施例では、マスク層５２は、
第１の使い捨てゲート構造１６、第１の側壁絶縁体４
２、及び第１のトランジスタのソース４４及びドレイン
４６を覆うことができる。この実施例では、マスク層５
２を半導体層１２の上にデポジットし、第２の領域１８
からはエッチングすることができる。マスク材料の一部
分（図に示してない）が第２のトランジスタの第２の側
壁絶縁体５０の上に残っていて良い。この発明の範囲内
で、マスク層５２をこの他の形で形成することができる
ことが理解されよう。例えば、第２の領域１８で絶縁層
４０及びバッファ層３１を取除き、同時に第２の領域か
らマスク層、絶縁層及びバッファ層５２、４０及び３１
を取除く為の異方性エッチを行う前に、マスク層５２を
デポジットすることができる。
【００３３】マスク層５２は窒化物の層で構成すること
ができる。この実施例では、窒化物層の厚さは約５０‐
１００オングストロームであって良い。マスク層５２
が、この発明の範囲内で、エピタキシャル成長をしない
他の材料で構成されていても良いことが理解されよう。
ができる。この実施例では、窒化物層の厚さは約５０‐
１００オングストロームであって良い。マスク層５２
が、この発明の範囲内で、エピタキシャル成長をしない
他の材料で構成されていても良いことが理解されよう。
【００３４】次に第２のトランジスタに対するソース５
４及びドレイン５６を形成することができる。１実施例
では、図１Ｄに示すように、ソース５４及びドレイン５
６は隆起していて良い。前に第１のトランジスタの隆起
したソース４４及びドレイン４６について述べたよう
に、隆起したソース５４及びドレイン５６は、使い捨て
ゲート２８に隣接して半導体層１２の第２の領域１８の
上に形成されたシリコン又はシリコン・ゲルマニウムの
ドープされたエピタキシャル層で構成することができ
る。適当なデポジッション手段により、隆起したソース
５４及びドレイン５６がその場所でドープされることが
望ましい。この代りに、打込みのような手段により、デ
ポジッションの後でソース５４及びドレイン５６をドー
プしても良い。
４及びドレイン５６を形成することができる。１実施例
では、図１Ｄに示すように、ソース５４及びドレイン５
６は隆起していて良い。前に第１のトランジスタの隆起
したソース４４及びドレイン４６について述べたよう
に、隆起したソース５４及びドレイン５６は、使い捨て
ゲート２８に隣接して半導体層１２の第２の領域１８の
上に形成されたシリコン又はシリコン・ゲルマニウムの
ドープされたエピタキシャル層で構成することができ
る。適当なデポジッション手段により、隆起したソース
５４及びドレイン５６がその場所でドープされることが
望ましい。この代りに、打込みのような手段により、デ
ポジッションの後でソース５４及びドレイン５６をドー
プしても良い。
【００３５】半導体層１２の第２の領域１８に形成され
るｎ型トランジスタでは、エピタキシャル・シリコン層
は燐、砒素又はアンチモンのようなｎ型ドーパントを用
いてドープすることができる。この代りに、エピタキシ
ャル・シリコン層は、ｐ型ドーパントの上にあるｎ＋型
ドーパントで構成される２重ドーパントでドープしても
良い。この発明の範囲内で、第２のトランジスタのソー
ス５４及びドレイン５６をこの他の方法で形成すること
ができることが理解されよう。
るｎ型トランジスタでは、エピタキシャル・シリコン層
は燐、砒素又はアンチモンのようなｎ型ドーパントを用
いてドープすることができる。この代りに、エピタキシ
ャル・シリコン層は、ｐ型ドーパントの上にあるｎ＋型
ドーパントで構成される２重ドーパントでドープしても
良い。この発明の範囲内で、第２のトランジスタのソー
ス５４及びドレイン５６をこの他の方法で形成すること
ができることが理解されよう。
【００３６】この点で、マスク層５２を取除くことがで
きる。１実施例では、マスク層５２は普通の異方性エッ
チによって取除くことができる。マスク材料の一部分
（図に示してない）が第１のトランジスタの第１の側壁
絶縁体４２の上に残っていて良い。この発明の範囲内
で、マスク層５２をこの他の方法で取除くことができる
ことが理解されよう。
きる。１実施例では、マスク層５２は普通の異方性エッ
チによって取除くことができる。マスク材料の一部分
（図に示してない）が第１のトランジスタの第１の側壁
絶縁体４２の上に残っていて良い。この発明の範囲内
で、マスク層５２をこの他の方法で取除くことができる
ことが理解されよう。
【００３７】マスク層５２が取除かれた後、隆起したソ
ース４４、５４及びドレイン４６、５６を更に処理する
ことができる。例えば、１回又は２回ドープされたソー
ス及びドレインの実施例では、ソース４４、５４及びド
レイン４６、５６を急速熱アニール（ＲＴＡ）にかけ
て、所望のゲートとソース及びドレイン間の重なりに応
じて、ドーパントを拡散させることができる。この発明
の範囲内で、隆起したソース４４、５４及びドレイン４
６、５６をこの他の形で処理することができることが理
解されよう。
ース４４、５４及びドレイン４６、５６を更に処理する
ことができる。例えば、１回又は２回ドープされたソー
ス及びドレインの実施例では、ソース４４、５４及びド
レイン４６、５６を急速熱アニール（ＲＴＡ）にかけ
て、所望のゲートとソース及びドレイン間の重なりに応
じて、ドーパントを拡散させることができる。この発明
の範囲内で、隆起したソース４４、５４及びドレイン４
６、５６をこの他の形で処理することができることが理
解されよう。
【００３８】ソース４４、５４及びドレイン４６、５６
は被覆することもできる。この被覆により、隆起したソ
ース４４、５４及びドレイン４６、５６の一部分の上で
のサリサイデーション又は金属層の形成により、隆起し
たソース４４、５４及びドレイン４６、５６の上に低抵
抗材料が形成される。第１及び第２のトランジスタのゲ
ート構造を形成する前のこの段階で被覆することによ
り、ゲート構造が受けるこの後の熱処理を少なくするこ
とができる。
は被覆することもできる。この被覆により、隆起したソ
ース４４、５４及びドレイン４６、５６の一部分の上で
のサリサイデーション又は金属層の形成により、隆起し
たソース４４、５４及びドレイン４６、５６の上に低抵
抗材料が形成される。第１及び第２のトランジスタのゲ
ート構造を形成する前のこの段階で被覆することによ
り、ゲート構造が受けるこの後の熱処理を少なくするこ
とができる。
【００３９】図１Ｅについて説明すると、半導体層１２
の第１及び第２の領域１６、１８の上にキャップ層６０
を形成して、第１の使い捨てゲート構造２６の一部分６
２及び第２の使い捨てゲート構造２８の一部分６４を露
出することができる。１実施例では、キャップ層６０
は、半導体構造の上に直接的にデポジットし、平面化し
て、第１及び第２の使い捨てゲート構造２６、２８のエ
ッチングし易いセグメント３２を露出することができ
る。この実施例では、キャップ層６０は、大体キャップ
・セグメント３４のレベルまで、又はそれより高くデポ
ジットし、その後エッチングし易いセグメント３２のレ
ベルまで下げるように平面化することができる。この発
明の範囲内で、第１及び第２の使い捨てゲート構造２
６、２８の一部分を露出するキャップ層６０は、この他
の形で形成することができることが理解されよう。
の第１及び第２の領域１６、１８の上にキャップ層６０
を形成して、第１の使い捨てゲート構造２６の一部分６
２及び第２の使い捨てゲート構造２８の一部分６４を露
出することができる。１実施例では、キャップ層６０
は、半導体構造の上に直接的にデポジットし、平面化し
て、第１及び第２の使い捨てゲート構造２６、２８のエ
ッチングし易いセグメント３２を露出することができ
る。この実施例では、キャップ層６０は、大体キャップ
・セグメント３４のレベルまで、又はそれより高くデポ
ジットし、その後エッチングし易いセグメント３２のレ
ベルまで下げるように平面化することができる。この発
明の範囲内で、第１及び第２の使い捨てゲート構造２
６、２８の一部分を露出するキャップ層６０は、この他
の形で形成することができることが理解されよう。
【００４０】１実施例では、キャップ層６０は酸化物で
構成し得る。この実施例では、キャップ層６０は、化学
反応気相成長（ＣＶＤ）過程によってデポジットし、化
学‐機械的な研磨（ＣＭＰ）、エッチバック等によって
平面化することができる。この発明の範囲内で、キャッ
プ層６０を他の材料で構成し、他の形でデポジットし、
平面化し並びに／又はエッチして、第１及び第２の使い
捨てゲート構造２６、２８の一部分を露出させることが
できることが理解されよう。
構成し得る。この実施例では、キャップ層６０は、化学
反応気相成長（ＣＶＤ）過程によってデポジットし、化
学‐機械的な研磨（ＣＭＰ）、エッチバック等によって
平面化することができる。この発明の範囲内で、キャッ
プ層６０を他の材料で構成し、他の形でデポジットし、
平面化し並びに／又はエッチして、第１及び第２の使い
捨てゲート構造２６、２８の一部分を露出させることが
できることが理解されよう。
【００４１】図１Ｆについて説明すると、第２の使い捨
てゲート２８の露出部分６４の上にキャップ６６を形成
することができる。１実施例では、キャップ６６は、酸
化物、窒化物、又は使い捨てゲートに対して選択的にエ
ッチングのできるその他の材料で構成することができ
る。窒化物の実施例では、キャップ６６の厚さは５０‐
５００オングストロームであって良い。その為、後で更
に詳しく説明するが、キャップ６６によって保護された
第２の使い捨てゲート構造２８を取除くことなく、第１
の使い捨てゲート構造２６を取除くことができる。
てゲート２８の露出部分６４の上にキャップ６６を形成
することができる。１実施例では、キャップ６６は、酸
化物、窒化物、又は使い捨てゲートに対して選択的にエ
ッチングのできるその他の材料で構成することができ
る。窒化物の実施例では、キャップ６６の厚さは５０‐
５００オングストロームであって良い。その為、後で更
に詳しく説明するが、キャップ６６によって保護された
第２の使い捨てゲート構造２８を取除くことなく、第１
の使い捨てゲート構造２６を取除くことができる。
【００４２】次に、第１の使い捨てゲート構造２６を取
除くことができる。第１の使い捨てゲート構造２６を取
除く時、キャップ６６が第２の使い捨てゲート構造２８
を保護する。１実施例では、第１の使い捨てゲート構造
２６のエッチングし易いセグメント３２は、エッチング
によって取除くことができる。前に述べたように、バッ
ファ・セグメント３０が、エッチングし易いセグメント
３２のエッチングによって半導体層１２に損傷が起こら
ないように防止する。エッチングし易いセグメント３２
が取除かれた後、１実施例では、バッファ・セグメント
３０は異なるエッチによって取除くことができる。この
実施例では、バッファ・セグメント３０を取除く為に使
われるエッチは、シリコンに対して高度に選択性を持っ
ていて、それが基板層１２を損傷しないようにすること
が好ましい。この発明の範囲内で、第１の使い捨てゲー
ト構造２６をこの他の形で取除くことができることが理
解されよう。更にこの発明の範囲内で、バッファ・セグ
メント３０がトランジスタのゲート誘電体として残って
いても良いことが理解されよう。
除くことができる。第１の使い捨てゲート構造２６を取
除く時、キャップ６６が第２の使い捨てゲート構造２８
を保護する。１実施例では、第１の使い捨てゲート構造
２６のエッチングし易いセグメント３２は、エッチング
によって取除くことができる。前に述べたように、バッ
ファ・セグメント３０が、エッチングし易いセグメント
３２のエッチングによって半導体層１２に損傷が起こら
ないように防止する。エッチングし易いセグメント３２
が取除かれた後、１実施例では、バッファ・セグメント
３０は異なるエッチによって取除くことができる。この
実施例では、バッファ・セグメント３０を取除く為に使
われるエッチは、シリコンに対して高度に選択性を持っ
ていて、それが基板層１２を損傷しないようにすること
が好ましい。この発明の範囲内で、第１の使い捨てゲー
ト構造２６をこの他の形で取除くことができることが理
解されよう。更にこの発明の範囲内で、バッファ・セグ
メント３０がトランジスタのゲート誘電体として残って
いても良いことが理解されよう。
【００４３】次に図１Ｇについて説明すると、取除かれ
た第１の使い捨てゲート構造２６の場所に第１のゲート
構造７０を形成することができる。１実施例では、ゲー
ト構造７０はゲート絶縁体７２及びゲート本体７４で構
成することができる。ゲート絶縁体７２はゲート本体７
４と半導体層１２の間に配置することができる。この発
明の範囲内で、ゲート構造７０をこの他の形にしても良
いことが理解されよう。
た第１の使い捨てゲート構造２６の場所に第１のゲート
構造７０を形成することができる。１実施例では、ゲー
ト構造７０はゲート絶縁体７２及びゲート本体７４で構
成することができる。ゲート絶縁体７２はゲート本体７
４と半導体層１２の間に配置することができる。この発
明の範囲内で、ゲート構造７０をこの他の形にしても良
いことが理解されよう。
【００４４】１実施例では、前に述べたように、ゲート
絶縁体７２はバッファ・セグメント３０で構成すること
ができる。バッファ・セグメント３０が取除かれる実施
例では、ゲート絶縁体７２は、デポジット、成長又はそ
の他の方法によって形成することができる。この実施例
では、ゲート絶縁体７２は、２酸化シリコンのような成
長酸化物、デポジットした酸化物、窒化物又は酸化タン
タルのようなデポジットした誘電体、遠隔プラズマ窒化
又はその他の普通の窒化過程のような手段によって形成
された窒化誘電体で構成することができる。ゲート絶縁
体７２が、ゲート本体７４を半導体層１２から絶縁する
ことができるこの他の誘電体材料で構成されていても良
いことが理解されよう。
絶縁体７２はバッファ・セグメント３０で構成すること
ができる。バッファ・セグメント３０が取除かれる実施
例では、ゲート絶縁体７２は、デポジット、成長又はそ
の他の方法によって形成することができる。この実施例
では、ゲート絶縁体７２は、２酸化シリコンのような成
長酸化物、デポジットした酸化物、窒化物又は酸化タン
タルのようなデポジットした誘電体、遠隔プラズマ窒化
又はその他の普通の窒化過程のような手段によって形成
された窒化誘電体で構成することができる。ゲート絶縁
体７２が、ゲート本体７４を半導体層１２から絶縁する
ことができるこの他の誘電体材料で構成されていても良
いことが理解されよう。
【００４５】１実施例では、ゲート本体７４をエッチン
グして、Ｔ形ゲートを形成し、並びに／又は平面化して
非Ｔ形ゲートを形成することができる。非Ｔ形ゲートの
上での選択的なエピタキシャル・デポジッションのよう
な方法により、エピタキシャル過成長によって、Ｔ形ゲ
ートを形成することができる。ゲート本体７４は、ｐ型
の第１のトランジスタの動作を最大にするように選ばれ
た材料で構成することができる。１実施例では、ゲート
本体７４は、硼素等のようなｐ型ドーパントを用いてそ
の場所でドープされたポリシリシコンで構成することが
でき、希望に応じて材料をサリサイドするか又は金属を
被覆する。別の実施例では、ゲート本体７４は白金のよ
うな金属材料で構成することができる。この発明の範囲
内で、ゲート本体７４をこの他の材料で構成することが
できることが理解されよう。
グして、Ｔ形ゲートを形成し、並びに／又は平面化して
非Ｔ形ゲートを形成することができる。非Ｔ形ゲートの
上での選択的なエピタキシャル・デポジッションのよう
な方法により、エピタキシャル過成長によって、Ｔ形ゲ
ートを形成することができる。ゲート本体７４は、ｐ型
の第１のトランジスタの動作を最大にするように選ばれ
た材料で構成することができる。１実施例では、ゲート
本体７４は、硼素等のようなｐ型ドーパントを用いてそ
の場所でドープされたポリシリシコンで構成することが
でき、希望に応じて材料をサリサイドするか又は金属を
被覆する。別の実施例では、ゲート本体７４は白金のよ
うな金属材料で構成することができる。この発明の範囲
内で、ゲート本体７４をこの他の材料で構成することが
できることが理解されよう。
【００４６】エッチングし易いセグメント３２がｎ型ゲ
ート材料で構成される実施例では、使い捨てゲート構造
２８は、第２のゲート・トランジスタのゲート構造を構
成することができ、取除いて置換える必要がない。この
実施例では、第２の使い捨てゲート構造はサリサイデー
ションを含むことができる。即ち、トランジスタは独立
に形成されたゲート構造７０及び２８で構成することが
できる。独立に形成されたゲート構造は、夫々を使うト
ランジスタの形式に良く適するように、異種の材料並び
に／又はその場所でドープされた材料で構成することが
できる。エッチングし易いセグメント３２がｐ型材料で
構成される実施例では、第１の使い捨てゲート構造２６
にキャップを設け、第２の使い捨てゲート構造２８を、
使い捨てゲート構造２６について前に述べたように、取
除いて置換えることができる。即ち、第１及び第２のト
ランジスタをｐ型及びｎ型トランジスタと名づけたの
は、例の為であって、この発明の範囲を制限するもので
はない。例えば、トランジスタは非相補形トランジスタ
であって良い。
ート材料で構成される実施例では、使い捨てゲート構造
２８は、第２のゲート・トランジスタのゲート構造を構
成することができ、取除いて置換える必要がない。この
実施例では、第２の使い捨てゲート構造はサリサイデー
ションを含むことができる。即ち、トランジスタは独立
に形成されたゲート構造７０及び２８で構成することが
できる。独立に形成されたゲート構造は、夫々を使うト
ランジスタの形式に良く適するように、異種の材料並び
に／又はその場所でドープされた材料で構成することが
できる。エッチングし易いセグメント３２がｐ型材料で
構成される実施例では、第１の使い捨てゲート構造２６
にキャップを設け、第２の使い捨てゲート構造２８を、
使い捨てゲート構造２６について前に述べたように、取
除いて置換えることができる。即ち、第１及び第２のト
ランジスタをｐ型及びｎ型トランジスタと名づけたの
は、例の為であって、この発明の範囲を制限するもので
はない。例えば、トランジスタは非相補形トランジスタ
であって良い。
【００４７】図１Ｈについて説明すると、第２の使い捨
てゲート構造２８を取除くべき場合、第１のゲート構造
７０の露出部分７８の上にキャップ７６を形成すること
ができる。図１Ｈの実施例では、第１のゲート構造７０
の露出部分７８がゲート本体７４の頂部であって良い。
後で更に詳しく説明するが、第２のトランジスタのゲー
ト構造を形成する間、キャップ７６が第１のゲート構造
７０を保護することができる。
てゲート構造２８を取除くべき場合、第１のゲート構造
７０の露出部分７８の上にキャップ７６を形成すること
ができる。図１Ｈの実施例では、第１のゲート構造７０
の露出部分７８がゲート本体７４の頂部であって良い。
後で更に詳しく説明するが、第２のトランジスタのゲー
ト構造を形成する間、キャップ７６が第１のゲート構造
７０を保護することができる。
【００４８】キャップ７６は、キャップ６６及び第２の
ゲート本体２８に対し、相対的にエッチング可能にすべ
きである。従って、キャップ７６及びその下にある第１
のゲート構造７０に影響を与えずに、キャップ６６及び
第２のゲート本体２８を取除いて、第２のトランジスタ
の第２のゲート構造に置換えることができる。
ゲート本体２８に対し、相対的にエッチング可能にすべ
きである。従って、キャップ７６及びその下にある第１
のゲート構造７０に影響を与えずに、キャップ６６及び
第２のゲート本体２８を取除いて、第２のトランジスタ
の第２のゲート構造に置換えることができる。
【００４９】１実施例では、キャップ７６は酸化物、窒
化シリコンのような窒化物等で構成することができる。
この実施例では、キャップ７６の厚さは５０‐５００オ
ングストロームであって良い。この発明の範囲内で、キ
ャップ７６をこの他の材料で構成し、他の厚さにするこ
とができることが理解されよう。
化シリコンのような窒化物等で構成することができる。
この実施例では、キャップ７６の厚さは５０‐５００オ
ングストロームであって良い。この発明の範囲内で、キ
ャップ７６をこの他の材料で構成し、他の厚さにするこ
とができることが理解されよう。
【００５０】その後、第２の使い捨てゲート構造２８の
上にあるキャップ６６を取除いて、第２の使い捨てゲー
ト構造を露出させることができる。１実施例では、キャ
ップ６６は、普通のパターン及びエッチによって取除く
ことができる。この発明の範囲内で、キャップ６６を他
の方法で取除くことができることが理解されよう。
上にあるキャップ６６を取除いて、第２の使い捨てゲー
ト構造を露出させることができる。１実施例では、キャ
ップ６６は、普通のパターン及びエッチによって取除く
ことができる。この発明の範囲内で、キャップ６６を他
の方法で取除くことができることが理解されよう。
【００５１】次に、第２の使い捨てゲート構造２８を取
除くことができる。第２の使い捨てゲート構造２８を取
除く間、キャップ７６が第１のトランジスタのゲート構
造７０を保護することができる。１実施利では、第２の
使い捨てゲート構造２８のエッチングし易いセグメント
３２はエッチングによって取除くことができる。前に述
べたように、バッファ・セグメント３０が、エッチング
し易いセグメント３２のエッチングによって、半導体層
１２が損傷を受けるのを防止する。エッチングし易いセ
グメント３２が取除かれた後、１実施例では、バッファ
・セグメント３０を異なるエッチによって取除くことが
できる。この実施例では、バッファ・セグメント３０を
取除く為に使われるエッチは、シリコンに対して高度に
選択性を持っていて、それが基板層１２を損傷しないこ
とが好ましい。この発明の範囲内で、第２の使い捨てゲ
ート２８をこの他の方法で取除くことができることが理
解されよう。更に、この発明の範囲内で、バッファ・セ
グメント３０がトランジスタのゲート誘電体として残っ
ていても良いことが理解されよう。
除くことができる。第２の使い捨てゲート構造２８を取
除く間、キャップ７６が第１のトランジスタのゲート構
造７０を保護することができる。１実施利では、第２の
使い捨てゲート構造２８のエッチングし易いセグメント
３２はエッチングによって取除くことができる。前に述
べたように、バッファ・セグメント３０が、エッチング
し易いセグメント３２のエッチングによって、半導体層
１２が損傷を受けるのを防止する。エッチングし易いセ
グメント３２が取除かれた後、１実施例では、バッファ
・セグメント３０を異なるエッチによって取除くことが
できる。この実施例では、バッファ・セグメント３０を
取除く為に使われるエッチは、シリコンに対して高度に
選択性を持っていて、それが基板層１２を損傷しないこ
とが好ましい。この発明の範囲内で、第２の使い捨てゲ
ート２８をこの他の方法で取除くことができることが理
解されよう。更に、この発明の範囲内で、バッファ・セ
グメント３０がトランジスタのゲート誘電体として残っ
ていても良いことが理解されよう。
【００５２】次に図１Ｉについて説明すると、取除かれ
た第２の使い捨てゲート構造２８の場所に第２のゲート
構造８０を形成することができる。１実施例では、第２
のゲート構造８０はゲート絶縁体８２及びゲート本体８
４で構成することができる。ゲート絶縁体８２はゲート
本体８４と半導体層１２の間に配置することができる。
この発明の範囲内で、第２のゲート構造８０をこの他の
形で構成することができることが理解されよう。
た第２の使い捨てゲート構造２８の場所に第２のゲート
構造８０を形成することができる。１実施例では、第２
のゲート構造８０はゲート絶縁体８２及びゲート本体８
４で構成することができる。ゲート絶縁体８２はゲート
本体８４と半導体層１２の間に配置することができる。
この発明の範囲内で、第２のゲート構造８０をこの他の
形で構成することができることが理解されよう。
【００５３】１実施例では、前に述べたように、ゲート
絶縁体８２はバッファ・セグメント３０で構成すること
ができる。バッファ・セグメント３０が取除かれる実施
例では、ゲート絶縁体８２はデポジット、成長又はその
他の方法で形成することができる。この実施例では、ゲ
ート絶縁体８２は２酸化シリコンのような成長酸化物、
デポジットした酸化物、窒化物又は酸化タンタルのよう
なデポジットした誘電体、遠隔プラズマ窒化又はその他
の普通の窒化過程のような手段によって形成された窒化
誘電体で構成することができる。ゲート絶縁体８２が、
ゲート本体８４を半導体層１２から絶縁し得るこの他の
誘電体材料で構成することができることが理解されよ
う。
絶縁体８２はバッファ・セグメント３０で構成すること
ができる。バッファ・セグメント３０が取除かれる実施
例では、ゲート絶縁体８２はデポジット、成長又はその
他の方法で形成することができる。この実施例では、ゲ
ート絶縁体８２は２酸化シリコンのような成長酸化物、
デポジットした酸化物、窒化物又は酸化タンタルのよう
なデポジットした誘電体、遠隔プラズマ窒化又はその他
の普通の窒化過程のような手段によって形成された窒化
誘電体で構成することができる。ゲート絶縁体８２が、
ゲート本体８４を半導体層１２から絶縁し得るこの他の
誘電体材料で構成することができることが理解されよ
う。
【００５４】１実施例では、ゲート本体８４をエッチン
グしてＴ形ゲートを形成し、並びに／又は平面化して非
Ｔ形ゲートを形成することができる。非Ｔ形ゲートの上
での選択的なエピタキシャル・デポジッションのような
方法により、エピタキシャル過成長により、Ｔ形ゲート
を形成することができる。ゲート本体７４は、ｎ型の第
２のトランジスタの動作を最大にするように選ばれた材
料で構成することができる。１実施例では、ゲート本体
８４は、燐、砒素、アンチモン等のようなｎ型ドーパン
トを用いてその場所でドープされたポリシリコンで構成
することができ、希望に応じて、材料をサリサイドし又
は金属被覆をすることができる。別の実施例では、第２
のゲート本体８４は、第１のゲート本体７４の材料とは
異なる金属材料で構成することができる。この実施例で
は、第２のゲート本体８４はアルミニウム等で構成する
ことができる。この発明の範囲内で、第２のゲート本体
８４をこの他の材料で構成し得ることが理解されよう。
グしてＴ形ゲートを形成し、並びに／又は平面化して非
Ｔ形ゲートを形成することができる。非Ｔ形ゲートの上
での選択的なエピタキシャル・デポジッションのような
方法により、エピタキシャル過成長により、Ｔ形ゲート
を形成することができる。ゲート本体７４は、ｎ型の第
２のトランジスタの動作を最大にするように選ばれた材
料で構成することができる。１実施例では、ゲート本体
８４は、燐、砒素、アンチモン等のようなｎ型ドーパン
トを用いてその場所でドープされたポリシリコンで構成
することができ、希望に応じて、材料をサリサイドし又
は金属被覆をすることができる。別の実施例では、第２
のゲート本体８４は、第１のゲート本体７４の材料とは
異なる金属材料で構成することができる。この実施例で
は、第２のゲート本体８４はアルミニウム等で構成する
ことができる。この発明の範囲内で、第２のゲート本体
８４をこの他の材料で構成し得ることが理解されよう。
【００５５】１実施例では、第１のゲート構造７０の上
のキャップ７６をこの後取除いて、第１のゲート構造７
０を露出させる。１実施例では、キャップ７６は普通の
パターン及びエッチによって取除くことができる。この
発明の範囲内で、キャップ７６をこの他の方法で取除く
ことができることが理解されよう。
のキャップ７６をこの後取除いて、第１のゲート構造７
０を露出させる。１実施例では、キャップ７６は普通の
パターン及びエッチによって取除くことができる。この
発明の範囲内で、キャップ７６をこの他の方法で取除く
ことができることが理解されよう。
【００５６】使い捨てゲート構造の全部又は少なくとも
一部分にキャップを設けると共に取除く過程を繰り返し
て、任意の数のトランジスタが、ゲート構造のゲート本
体並びに／又はゲート誘電体を含めて、独立に形成され
たゲート構造を持つようにすることができる。独立に形
成されたゲート構造は、夫々が使うトランジスタの形式
に対して良く適した異種の材料並びに／又はその場所で
ドープされた材料で構成することができる。トランジス
タは相補形トランジスタであっても同じ形式であっても
良い。更に、トランジスタのソース及びドレインを独立
に形成し、その場所でドープした材料で構成することが
できる。
一部分にキャップを設けると共に取除く過程を繰り返し
て、任意の数のトランジスタが、ゲート構造のゲート本
体並びに／又はゲート誘電体を含めて、独立に形成され
たゲート構造を持つようにすることができる。独立に形
成されたゲート構造は、夫々が使うトランジスタの形式
に対して良く適した異種の材料並びに／又はその場所で
ドープされた材料で構成することができる。トランジス
タは相補形トランジスタであっても同じ形式であっても
良い。更に、トランジスタのソース及びドレインを独立
に形成し、その場所でドープした材料で構成することが
できる。
【００５７】相補形トランジスタでは、ｎ型及びｐ型ゲ
ートは、トランジスタの閾値電圧を決定する部分的な役
割を持つ関連するゲート仕事関数を持つことができる。
トランジスタの閾値電圧は、ゲート仕事関数、半導体の
仕事関数及びトランジスタのチャンネル領域におけるド
ーパントの濃度を含む因子によって決定することができ
る。
ートは、トランジスタの閾値電圧を決定する部分的な役
割を持つ関連するゲート仕事関数を持つことができる。
トランジスタの閾値電圧は、ゲート仕事関数、半導体の
仕事関数及びトランジスタのチャンネル領域におけるド
ーパントの濃度を含む因子によって決定することができ
る。
【００５８】ゲート誘電体の厚さが薄くなるに連れて、
トランジスタのチャンネル領域におけるドーパント濃度
が大幅に増加しなければならない結果、トランジスタの
閾値電圧が所望の値に変化する。誘電体の厚さのゼロの
限界では、閾値電圧を所望の値に変える為のトランジス
タのチャンネル領域におけるドーパントの濃度は、無限
大のドーパント濃度の限界に近づく。従って、ゲート誘
電体の厚さが薄くなるに連れて、ドーパントの密度によ
るトランジスタの閾値電圧の制御が次第に困難になる。
その結果、トランジスタの閾値電圧又はオフ電流は、ド
ーパント濃度だけでなく、ゲートの仕事関数によっても
部分的に調節することができる。異なるゲート材料又は
ゲートの形式は、このようにトランジスタの閾値電圧を
部分的に決定することができる異なった関連するゲート
の仕事関数を持つから、閾値電圧を制御する為にドーパ
ントの密度を使うのが困難である為、この発明の範囲内
で、トランジスタを異なるゲート材料で構成して、それ
らが回路内で変化する閾値電圧を持つようにすることが
できる。
トランジスタのチャンネル領域におけるドーパント濃度
が大幅に増加しなければならない結果、トランジスタの
閾値電圧が所望の値に変化する。誘電体の厚さのゼロの
限界では、閾値電圧を所望の値に変える為のトランジス
タのチャンネル領域におけるドーパントの濃度は、無限
大のドーパント濃度の限界に近づく。従って、ゲート誘
電体の厚さが薄くなるに連れて、ドーパントの密度によ
るトランジスタの閾値電圧の制御が次第に困難になる。
その結果、トランジスタの閾値電圧又はオフ電流は、ド
ーパント濃度だけでなく、ゲートの仕事関数によっても
部分的に調節することができる。異なるゲート材料又は
ゲートの形式は、このようにトランジスタの閾値電圧を
部分的に決定することができる異なった関連するゲート
の仕事関数を持つから、閾値電圧を制御する為にドーパ
ントの密度を使うのが困難である為、この発明の範囲内
で、トランジスタを異なるゲート材料で構成して、それ
らが回路内で変化する閾値電圧を持つようにすることが
できる。
【００５９】異なるゲート材料又はゲートの形式を用い
るのは、相補形のｎ型及びｐ型トランジスタがあり、ｎ
型及びｐ型トランジスタに異なる所望の閾値電圧がある
ＣＭＯＳ回路に対してであるが、ＣＭＯＳ回路の多くの
用途では、ｎ型及びｐ型トランジスタに対し、単に異な
る閾値電圧より多くのことが要求されることがある。む
しろ、特定のｎ型トランジスタ自体が、回路の異なる場
所では異なる閾値電圧を持ち、特定のｎ型トランジスタ
が低い閾値電圧を持つと共に特定のｎ型トランジスタが
高い閾値電圧を持つことが要求されることがある。同様
に、特定のｐ型トランジスタ自体が回路の異なる場所で
異なる閾値電圧を持っていて、特定のｐ型トランジスタ
が低い閾値電圧を持つと共に特定のｐ型トランジスタが
高い閾値電圧を持つことが更に要求されることがある。
この為、所定の回路の用途に応じて、所望の閾値電圧を
設定する為に変化するゲート材料を使うことは、相補形
又は非相補形トランジスタに対して希望するように用い
ることができる。
るのは、相補形のｎ型及びｐ型トランジスタがあり、ｎ
型及びｐ型トランジスタに異なる所望の閾値電圧がある
ＣＭＯＳ回路に対してであるが、ＣＭＯＳ回路の多くの
用途では、ｎ型及びｐ型トランジスタに対し、単に異な
る閾値電圧より多くのことが要求されることがある。む
しろ、特定のｎ型トランジスタ自体が、回路の異なる場
所では異なる閾値電圧を持ち、特定のｎ型トランジスタ
が低い閾値電圧を持つと共に特定のｎ型トランジスタが
高い閾値電圧を持つことが要求されることがある。同様
に、特定のｐ型トランジスタ自体が回路の異なる場所で
異なる閾値電圧を持っていて、特定のｐ型トランジスタ
が低い閾値電圧を持つと共に特定のｐ型トランジスタが
高い閾値電圧を持つことが更に要求されることがある。
この為、所定の回路の用途に応じて、所望の閾値電圧を
設定する為に変化するゲート材料を使うことは、相補形
又は非相補形トランジスタに対して希望するように用い
ることができる。
【００６０】ｐ型ＭＯＳ装置に対して関心が持たれるゲ
ート材料は、ゲートの仕事関数が大体４．７‐５．７電
子ボルトの範囲内にある材料を含み、タングステン
（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、パラジウム
（Ｐｄ）、ルテニウム（Ｒｕ）、窒化チタン（Ｔｉ
Ｎ）、ｐ型シリコン（ｐ‐Ｓｉ）、又はゲルマニウム
（Ｇｅ）の含有量が変化するｐ型シリコン・ゲルマニウ
ム（ｐ‐ＳｉＧｅ）のような材料を含むことがある。ｎ
型のＭＯＳ装置にとって関心が持たれるゲート材料は、
ゲートの仕事関数が大体３．７‐４．７電子ボルトの範
囲内にある材料を含み、アルミニウム（Ａｌ）、銅（Ｃ
ｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、モリブデ
ン（Ｍｏ）、タングステン（Ｗ）、窒化チタン（Ｔｉ
Ｎ）、ｎ型シリコン（ｎ‐Ｓｉ）又はｎ型シリコン・ゲ
ルマニウム（ｎ‐ＳｉＧｅ）のような材料を含むことが
ある。
ート材料は、ゲートの仕事関数が大体４．７‐５．７電
子ボルトの範囲内にある材料を含み、タングステン
（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、パラジウム
（Ｐｄ）、ルテニウム（Ｒｕ）、窒化チタン（Ｔｉ
Ｎ）、ｐ型シリコン（ｐ‐Ｓｉ）、又はゲルマニウム
（Ｇｅ）の含有量が変化するｐ型シリコン・ゲルマニウ
ム（ｐ‐ＳｉＧｅ）のような材料を含むことがある。ｎ
型のＭＯＳ装置にとって関心が持たれるゲート材料は、
ゲートの仕事関数が大体３．７‐４．７電子ボルトの範
囲内にある材料を含み、アルミニウム（Ａｌ）、銅（Ｃ
ｕ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、モリブデ
ン（Ｍｏ）、タングステン（Ｗ）、窒化チタン（Ｔｉ
Ｎ）、ｎ型シリコン（ｎ‐Ｓｉ）又はｎ型シリコン・ゲ
ルマニウム（ｎ‐ＳｉＧｅ）のような材料を含むことが
ある。
【００６１】上に述べたのは、閾値電圧を設定する為に
所定のゲートの仕事関数を持つゲート材料又はゲートの
形式を主に使う場合であるが、場合によっては、これら
はこの発明の範囲内で、閾値電圧を部分的に調節する為
にも利用することができる。例えば、ゲート誘電体の厚
さが十分薄くなると、閾値電圧を調節する為にドーパン
ト密度を十分に使うことができないと述べたが、ゲート
誘電体の厚さが厚くなるか又は変化する時、ゲート誘電
体が一層厚手で同じドーパント密度を持つ装置に対し、
閾値電圧を増加することができる。この為、異なる誘電
体の厚さ並びに／又は誘電率の異なる違った誘電体材料
を用い、実効的な誘電体の厚さ、従って実効的な閾値電
圧を変える為に異なる誘電率を使うことにより、異なる
所望の閾値電圧を持つトランジスタを形成することがで
きる。変化する誘電率を持つゲート誘電体は、酸化物、
窒化物、酸化物―窒化物複合体、５酸化タンタル（Ｔａ
2Ｏ5 ）、酸化チタン（ＴｉＯ）等を含む。
所定のゲートの仕事関数を持つゲート材料又はゲートの
形式を主に使う場合であるが、場合によっては、これら
はこの発明の範囲内で、閾値電圧を部分的に調節する為
にも利用することができる。例えば、ゲート誘電体の厚
さが十分薄くなると、閾値電圧を調節する為にドーパン
ト密度を十分に使うことができないと述べたが、ゲート
誘電体の厚さが厚くなるか又は変化する時、ゲート誘電
体が一層厚手で同じドーパント密度を持つ装置に対し、
閾値電圧を増加することができる。この為、異なる誘電
体の厚さ並びに／又は誘電率の異なる違った誘電体材料
を用い、実効的な誘電体の厚さ、従って実効的な閾値電
圧を変える為に異なる誘電率を使うことにより、異なる
所望の閾値電圧を持つトランジスタを形成することがで
きる。変化する誘電率を持つゲート誘電体は、酸化物、
窒化物、酸化物―窒化物複合体、５酸化タンタル（Ｔａ
2Ｏ5 ）、酸化チタン（ＴｉＯ）等を含む。
【００６２】従って、色々なゲートの仕事関数並びに／
又は色々なゲート誘電体の誘電率又は厚さの組合せを利
用して、この発明の範囲内で、集積回路内にある相補形
又は非相補形トランジスタに対する閾値電圧を調節し又
は決定することができる。この発明をいくつかの実施例
について説明したが、当業者には種々の変更が考えられ
よう。この発明は、特許請求の範囲に含まれるこのよう
な変更を包括することを承知されたい。
又は色々なゲート誘電体の誘電率又は厚さの組合せを利
用して、この発明の範囲内で、集積回路内にある相補形
又は非相補形トランジスタに対する閾値電圧を調節し又
は決定することができる。この発明をいくつかの実施例
について説明したが、当業者には種々の変更が考えられ
よう。この発明は、特許請求の範囲に含まれるこのよう
な変更を包括することを承知されたい。
【００６３】以上の説明に関し更に以下の項目を開示す
る。 （１） 半導体層の第１の領域を前記半導体層の第２の
領域から隔離し、前記半導体層の第１の領域の上に第１
のトランジスタの第１の使い捨てゲート構造を形成し、
前記半導体層の第２の領域の上に第２のトランジスタの
第２の使い捨てゲート構造を形成し、前記第1 及び第２
の領域の上にキャップ層を形成して、前記第1 及び第２
の使い捨てゲート構造の一部分を露出し、前記第２の使
い捨てゲート構造の露出部分の上に第２の使い捨てゲー
ト・キャップを形成し、前記第１の使い捨てゲート構造
の少なくとも一部分を取除き、前記第１の使い捨てゲー
ト構造の取除いた部分の代りに、第１のトランジスタの
第１のゲート構造の少なくとも一部分を形成する工程を
含む半導体装置を製造する方法。
る。 （１） 半導体層の第１の領域を前記半導体層の第２の
領域から隔離し、前記半導体層の第１の領域の上に第１
のトランジスタの第１の使い捨てゲート構造を形成し、
前記半導体層の第２の領域の上に第２のトランジスタの
第２の使い捨てゲート構造を形成し、前記第1 及び第２
の領域の上にキャップ層を形成して、前記第1 及び第２
の使い捨てゲート構造の一部分を露出し、前記第２の使
い捨てゲート構造の露出部分の上に第２の使い捨てゲー
ト・キャップを形成し、前記第１の使い捨てゲート構造
の少なくとも一部分を取除き、前記第１の使い捨てゲー
ト構造の取除いた部分の代りに、第１のトランジスタの
第１のゲート構造の少なくとも一部分を形成する工程を
含む半導体装置を製造する方法。
【００６４】（２） 第1 項に記載の半導体装置を製造
する方法に於いて、更に、前記第１のゲート構造の露出
した部分の上に第１の使い捨てゲート・キャップを形成
し、前記第２の使い捨てゲート構造の上の第２の使い捨
てゲート・キャップを取除き、前記第２の使い捨てゲー
ト構造の少なくとも一部分を取除き、前記第２の使い捨
てゲート構造の取除いた部分の代りに、第２のトランジ
スタの第２のゲート構造の少なくとも一部分を形成する
工程を含む半導体装置を製造する方法。 （３） 第２項に記載の半導体装置を製造する方法に於
いて、前記第１のトランジスタの第１のゲート構造の少
なくとも一部分を形成する工程が、第１の材料の第１の
ゲート本体を形成する工程を含み、前記第２のトランジ
スタの第２のゲート構造の少なくとも一部分を形成する
工程が、異種の第２の材料の第２のゲート本体を形成す
る工程を含む半導体装置を製造する方法。 （４） 第３項に記載の半導体装置を製造する方法に於
いて、前記第１の材料が白金である半導体装置を製造す
る方法。 （５） 第３項に記載の半導体装置を製造する方法に於
いて、前記第２の材料がアルミニウムである半導体装置
を製造する方法。 （６） 第1 項に記載の半導体装置を製造する方法に於
いて、前記第1 及び第２の使い捨てゲート構造を形成す
る工程が何れも、前記使い捨てゲート構造のエッチング
し易いセグメントの除去の際、前記半導体層のエッチン
グを防止する為に半導体層の上にバッファ・セグメント
を形成し、前記バッファ・セグメントの上に使い捨てゲ
ート構造のエッチングし易いセグメントを形成する工程
を含む半導体装置を製造する方法。 （７） 第６項に記載の半導体装置を製造する方法に於
いて、エッチングし易いセグメントが非窒化物材料であ
る半導体装置を製造する方法。 （８） 第６項に記載の半導体装置を製造する方法に於
いて、前記第1 及び第２の領域の上にキャップ層を形成
する工程が、更に、少なくとも、前記第1 及び第２の使
い捨てゲート構造のエッチングし易いセグメントのレベ
ルまで、キャップ層をデポジットし、前記キャップ層を
平面化して、前記第1 及び第２の使い捨てゲート構造の
エッチングし易いセグメントを露出させる工程を含む半
導体装置を製造する方法。 （９） 第1 項に記載の半導体装置を製造する方法に於
いて、更に、前記第1 及び第２の使い捨てゲート構造を
含めた前記第1 及び第２の領域の上に絶縁層を形成し、
前記第１の領域の上の絶縁層の一部分を取除いて、前記
第１の使い捨てゲート構造の周りの第１の側壁絶縁体を
残し、前記第１のトランジスタのソース及びドレインを
形成し、前記ソース及びドレインを含む第１の領域をマ
スクし、前記第２の領域の上の絶縁層の一部分を取除い
て、前記第２の使い捨てゲート構造の周りの第２の側壁
絶縁体を残し、第２のトランジスタのソース及びドレイ
ンを形成する工程を含む半導体装置を製造する方法。 （１０） 第１の材料で構成された第１のゲート本体を
持ち、前記第１のゲート本体が、第１のゲート絶縁体に
より、半導体層の外面から隔てられている第１のトラン
ジスタと、前記第１のトランジスタから隔離されてい
て、異種の第２の材料で構成された第２のゲート本体を
持ち、前記第２のゲート本体が、第２のゲート絶縁体に
より、半導体層の外面から隔てられている第２のトラン
ジスタとを有する半導体装置。
する方法に於いて、更に、前記第１のゲート構造の露出
した部分の上に第１の使い捨てゲート・キャップを形成
し、前記第２の使い捨てゲート構造の上の第２の使い捨
てゲート・キャップを取除き、前記第２の使い捨てゲー
ト構造の少なくとも一部分を取除き、前記第２の使い捨
てゲート構造の取除いた部分の代りに、第２のトランジ
スタの第２のゲート構造の少なくとも一部分を形成する
工程を含む半導体装置を製造する方法。 （３） 第２項に記載の半導体装置を製造する方法に於
いて、前記第１のトランジスタの第１のゲート構造の少
なくとも一部分を形成する工程が、第１の材料の第１の
ゲート本体を形成する工程を含み、前記第２のトランジ
スタの第２のゲート構造の少なくとも一部分を形成する
工程が、異種の第２の材料の第２のゲート本体を形成す
る工程を含む半導体装置を製造する方法。 （４） 第３項に記載の半導体装置を製造する方法に於
いて、前記第１の材料が白金である半導体装置を製造す
る方法。 （５） 第３項に記載の半導体装置を製造する方法に於
いて、前記第２の材料がアルミニウムである半導体装置
を製造する方法。 （６） 第1 項に記載の半導体装置を製造する方法に於
いて、前記第1 及び第２の使い捨てゲート構造を形成す
る工程が何れも、前記使い捨てゲート構造のエッチング
し易いセグメントの除去の際、前記半導体層のエッチン
グを防止する為に半導体層の上にバッファ・セグメント
を形成し、前記バッファ・セグメントの上に使い捨てゲ
ート構造のエッチングし易いセグメントを形成する工程
を含む半導体装置を製造する方法。 （７） 第６項に記載の半導体装置を製造する方法に於
いて、エッチングし易いセグメントが非窒化物材料であ
る半導体装置を製造する方法。 （８） 第６項に記載の半導体装置を製造する方法に於
いて、前記第1 及び第２の領域の上にキャップ層を形成
する工程が、更に、少なくとも、前記第1 及び第２の使
い捨てゲート構造のエッチングし易いセグメントのレベ
ルまで、キャップ層をデポジットし、前記キャップ層を
平面化して、前記第1 及び第２の使い捨てゲート構造の
エッチングし易いセグメントを露出させる工程を含む半
導体装置を製造する方法。 （９） 第1 項に記載の半導体装置を製造する方法に於
いて、更に、前記第1 及び第２の使い捨てゲート構造を
含めた前記第1 及び第２の領域の上に絶縁層を形成し、
前記第１の領域の上の絶縁層の一部分を取除いて、前記
第１の使い捨てゲート構造の周りの第１の側壁絶縁体を
残し、前記第１のトランジスタのソース及びドレインを
形成し、前記ソース及びドレインを含む第１の領域をマ
スクし、前記第２の領域の上の絶縁層の一部分を取除い
て、前記第２の使い捨てゲート構造の周りの第２の側壁
絶縁体を残し、第２のトランジスタのソース及びドレイ
ンを形成する工程を含む半導体装置を製造する方法。 （１０） 第１の材料で構成された第１のゲート本体を
持ち、前記第１のゲート本体が、第１のゲート絶縁体に
より、半導体層の外面から隔てられている第１のトラン
ジスタと、前記第１のトランジスタから隔離されてい
て、異種の第２の材料で構成された第２のゲート本体を
持ち、前記第２のゲート本体が、第２のゲート絶縁体に
より、半導体層の外面から隔てられている第２のトラン
ジスタとを有する半導体装置。
【００６５】（１１） 半導体層の第１の領域１６を半
導体層１２の第２の領域１８から隔離することにより、
トランジスタを製造することができる。半導体層１２の
第１の領域１６の上に第１のトランジスタの第１の使い
捨てゲート構造２６を形成することができる。半導体層
１２の第２の領域１８の上に相補形の第２のトランジス
タの第２の使い捨てゲート構造２８を形成することがで
きる。第１及び第２の使い捨てゲート構造２６、２８を
含めて、第１及び第２の領域１６、１８の上にキャップ
層６０を形成することができる。第１及び第２の使い捨
てゲート構造２６、２８の一部分６２、６４をキャップ
層６０から露出させることができる。第２の使い捨てゲ
ート構造２８の露出部分６４の上に第２の使い捨てゲー
ト・キャップ６６を形成することができ、第１の使い捨
てゲート構造２６の少なくとも一部分を取除く。第１の
トランジスタの第１のゲート構造７０を、第１の使い捨
てゲート構造の取除かれた場所に形成することができ
る。１実施例では、第２のトランジスタの第２のゲート
構造８０は第２の使い捨てゲート構造２８で構成するこ
とができる。別の実施例では、第１の使い捨てゲート・
キャップ７６を第１のゲート構造の露出部分７８の上に
形成することができ、第２の使い捨てゲート構造２８の
上にある第２の使い捨てゲート・キャップ６６を取除く
ことができる。その後、取除かれた第２の使い捨てゲー
ト構造２８の場所に第２のトランジスタの第２のゲート
構造８０を形成することができる。
導体層１２の第２の領域１８から隔離することにより、
トランジスタを製造することができる。半導体層１２の
第１の領域１６の上に第１のトランジスタの第１の使い
捨てゲート構造２６を形成することができる。半導体層
１２の第２の領域１８の上に相補形の第２のトランジス
タの第２の使い捨てゲート構造２８を形成することがで
きる。第１及び第２の使い捨てゲート構造２６、２８を
含めて、第１及び第２の領域１６、１８の上にキャップ
層６０を形成することができる。第１及び第２の使い捨
てゲート構造２６、２８の一部分６２、６４をキャップ
層６０から露出させることができる。第２の使い捨てゲ
ート構造２８の露出部分６４の上に第２の使い捨てゲー
ト・キャップ６６を形成することができ、第１の使い捨
てゲート構造２６の少なくとも一部分を取除く。第１の
トランジスタの第１のゲート構造７０を、第１の使い捨
てゲート構造の取除かれた場所に形成することができ
る。１実施例では、第２のトランジスタの第２のゲート
構造８０は第２の使い捨てゲート構造２８で構成するこ
とができる。別の実施例では、第１の使い捨てゲート・
キャップ７６を第１のゲート構造の露出部分７８の上に
形成することができ、第２の使い捨てゲート構造２８の
上にある第２の使い捨てゲート・キャップ６６を取除く
ことができる。その後、取除かれた第２の使い捨てゲー
ト構造２８の場所に第２のトランジスタの第２のゲート
構造８０を形成することができる。
【００６６】
【関連出願】この出願は、係属中の米国出願通し番号６
０／０５７，３７８号、発明の名称「局在化したソース
及びドレイン延長部を持つトランジスタと方法」（出願
人控え番号ＴＩ‐２３３２１）、並びに係属中の米国出
願通し番号６０／０５７，１４５号、発明の名称「ゲー
トの重なりを小さくして極く浅いソース及びドレイン接
合を持つトランジスタ及び方法」（出願人控え番号ＴＩ
‐２４０５７）に関係を有する。
０／０５７，３７８号、発明の名称「局在化したソース
及びドレイン延長部を持つトランジスタと方法」（出願
人控え番号ＴＩ‐２３３２１）、並びに係属中の米国出
願通し番号６０／０５７，１４５号、発明の名称「ゲー
トの重なりを小さくして極く浅いソース及びドレイン接
合を持つトランジスタ及び方法」（出願人控え番号ＴＩ
‐２４０５７）に関係を有する。
【図１】この発明の１実施例に従って、独立に形成され
るゲート構造を持つ相補形トランジスタの製造を例示す
る一連の簡略断面図。
るゲート構造を持つ相補形トランジスタの製造を例示す
る一連の簡略断面図。
１０ 半導体構造 １２ 半導体層 １４ 隔離構造 １６ 第１の領域 １８ 第２の領域 ２０ ｎ型井戸 ２２ ｐ型井戸 ２６ 第１の使い捨てゲート構造 ２８ 第２の使い捨てゲート構造 ３０ バッファ・セグメント ３１ バッファ層 ３２ エッチングし易いセグメント ３４ キャップ・セグメント ４０ 絶縁層 ４２ 第１の側壁絶縁体 ４４，５４ ソース ４６，５６ ドレイン ５０ 第２の側壁絶縁体 ５２ マスク層 ６０ キャップ層 ６２ ゲート構造の一部分 ６４ ゲート構造の一部分 ６６ キャップ ７０ 第１のゲート構造 ７２ ゲート絶縁体 ７４ ゲート本体 ７６ キャップ ７８ ゲート構造の露出部分 ８０ 第２のゲート構造 ８２ ゲート絶縁体 ８４ ゲート本体
Claims (2)
- 【請求項１】 半導体層の第１の領域を前記半導体層の
第２の領域から隔離し、前記半導体層の第１の領域の上
に第１のトランジスタの第１の使い捨てゲート構造を形
成し、前記半導体層の第２の領域の上に第２のトランジ
スタの第２の使い捨てゲート構造を形成し、前記第1 及
び第２の領域の上にキャップ層を形成して、前記第１及
び第２の使い捨てゲート構造の一部分を露出し、前記第
２の使い捨てゲート構造の露出部分の上に第２の使い捨
てゲート・キャップを形成し、前記第１の使い捨てゲー
ト構造の少なくとも一部分を取除き、前記第１の使い捨
てゲート構造の取除いた部分の代りに、第１のトランジ
スタの第１のゲート構造の少なくとも一部分を形成する
工程を含む半導体装置を製造する方法。 - 【請求項２】 第１の材料で構成された第１のゲート本
体を持ち、前記第１のゲート本体が、第１のゲート絶縁
体により、半導体層の外面から隔てられている第１のト
ランジスタと、前記第１のトランジスタから隔離されて
いて、異種の第２の材料で構成された第２のゲート本体
を持ち、前記第２のゲート本体が、第２のゲート絶縁体
により、半導体層の外面から隔てられている第２のトラ
ンジスタとを有する半導体装置。
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|---|---|---|---|
| US5714897P | 1997-08-28 | 1997-08-28 | |
| US057148 | 1997-08-28 |
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| Publication Number | Publication Date |
|---|---|
| JPH11126829A true JPH11126829A (ja) | 1999-05-11 |
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Family Applications (1)
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|---|---|---|---|
| JP10242059A Pending JPH11126829A (ja) | 1997-08-28 | 1998-08-27 | 半導体装置の製法 |
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|---|---|
| US (1) | US6261887B1 (ja) |
| EP (1) | EP0899784B1 (ja) |
| JP (1) | JPH11126829A (ja) |
| DE (1) | DE69836401T2 (ja) |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001024065A (ja) * | 1999-07-06 | 2001-01-26 | Sony Corp | 半導体装置とその製造方法 |
| JP2001068563A (ja) * | 1999-07-21 | 2001-03-16 | Motorola Inc | 半導体装置の形成方法 |
| JP2001284466A (ja) * | 2000-03-29 | 2001-10-12 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US6333223B1 (en) | 1998-12-25 | 2001-12-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2005150737A (ja) * | 2003-11-12 | 2005-06-09 | Samsung Electronics Co Ltd | 異種のゲート絶縁膜を有する半導体素子及びその製造方法 |
| JP2006041339A (ja) * | 2004-07-29 | 2006-02-09 | Fujitsu Ltd | Ｃｍｏｓ集積回路 |
| JP2006344836A (ja) * | 2005-06-09 | 2006-12-21 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2007525827A (ja) * | 2003-11-28 | 2007-09-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体構造、二重仕事関数のｃｍｏｓデバイス、二重仕事関数のｃｍｏｓ回路、および基板上に二重仕事関数のｃｍｏｓデバイスを形成する方法（炭化金属ゲート構造および形成方法） |
| JP2008504693A (ja) * | 2004-06-30 | 2008-02-14 | インテル コーポレイション | 異なるゲート誘電体を用いたｎｍｏｓ及びｐｍｏｓトランジスタを具備する相補型金属酸化物半導体集積回路 |
| JP2008537359A (ja) * | 2005-04-21 | 2008-09-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 自己整合され積極的にスケーリングされたｃｍｏｓデバイスにおけるゲート電極の金属／金属窒化物二重層のｃｍｏｓ構造体及び半導体構造体 |
| JP2008300869A (ja) * | 2001-04-11 | 2008-12-11 | Samsung Electronics Co Ltd | デュアルゲートを有するｃｍｏｓ型半導体装置形成方法 |
| JP2009224386A (ja) * | 2008-03-13 | 2009-10-01 | Panasonic Corp | 半導体装置及びその製造方法 |
| JP2010529650A (ja) * | 2007-06-01 | 2010-08-26 | シノプシス インコーポレイテッド | トランジスタアレイにおける閾値電圧のレイアウト感度の抑制方法 |
| JP2012160737A (ja) * | 2012-03-08 | 2012-08-23 | Toshiba Corp | 半導体装置の製造方法 |
Families Citing this family (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6066533A (en) * | 1998-09-29 | 2000-05-23 | Advanced Micro Devices, Inc. | MOS transistor with dual metal gate structure |
| GB2358737A (en) * | 1999-03-01 | 2001-08-01 | Nec Corp | Methods for manufacturing a complimentary integrated circuit |
| JP3264264B2 (ja) * | 1999-03-01 | 2002-03-11 | 日本電気株式会社 | 相補型集積回路とその製造方法 |
| CN1366711A (zh) * | 2000-02-17 | 2002-08-28 | 皇家菲利浦电子有限公司 | 具有硅－锗(Sii－x－Gex)门极MOS晶体管的集成CMOS电路的半导体装置及其生产方法 |
| JP2001257344A (ja) * | 2000-03-10 | 2001-09-21 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| US6444512B1 (en) * | 2000-06-12 | 2002-09-03 | Motorola, Inc. | Dual metal gate transistors for CMOS process |
| US6339001B1 (en) * | 2000-06-16 | 2002-01-15 | International Business Machines Corporation | Formulation of multiple gate oxides thicknesses without exposing gate oxide or silicon surface to photoresist |
| US6518106B2 (en) | 2001-05-26 | 2003-02-11 | Motorola, Inc. | Semiconductor device and a method therefor |
| US6504214B1 (en) * | 2002-01-11 | 2003-01-07 | Advanced Micro Devices, Inc. | MOSFET device having high-K dielectric layer |
| US6794281B2 (en) | 2002-05-20 | 2004-09-21 | Freescale Semiconductor, Inc. | Dual metal gate transistors for CMOS process |
| US6713335B2 (en) * | 2002-08-22 | 2004-03-30 | Chartered Semiconductor Manufacturing Ltd. | Method of self-aligning a damascene gate structure to isolation regions |
| JP4197607B2 (ja) * | 2002-11-06 | 2008-12-17 | 株式会社東芝 | 絶縁ゲート型電界効果トランジスタを含む半導体装置の製造方法 |
| US6656824B1 (en) * | 2002-11-08 | 2003-12-02 | International Business Machines Corporation | Low resistance T-gate MOSFET device using a damascene gate process and an innovative oxide removal etch |
| US6858483B2 (en) * | 2002-12-20 | 2005-02-22 | Intel Corporation | Integrating n-type and p-type metal gate transistors |
| US6828181B2 (en) * | 2003-05-08 | 2004-12-07 | International Business Machines Corporation | Dual gate material process for CMOS technologies |
| US7030430B2 (en) * | 2003-08-15 | 2006-04-18 | Intel Corporation | Transition metal alloys for use as a gate electrode and devices incorporating these alloys |
| US7160767B2 (en) | 2003-12-18 | 2007-01-09 | Intel Corporation | Method for making a semiconductor device that includes a metal gate electrode |
| US7220635B2 (en) | 2003-12-19 | 2007-05-22 | Intel Corporation | Method for making a semiconductor device with a metal gate electrode that is formed on an annealed high-k gate dielectric layer |
| US7217611B2 (en) * | 2003-12-29 | 2007-05-15 | Intel Corporation | Methods for integrating replacement metal gate structures |
| US7183184B2 (en) | 2003-12-29 | 2007-02-27 | Intel Corporation | Method for making a semiconductor device that includes a metal gate electrode |
| US7153734B2 (en) | 2003-12-29 | 2006-12-26 | Intel Corporation | CMOS device with metal and silicide gate electrodes and a method for making it |
| US7005333B2 (en) * | 2003-12-30 | 2006-02-28 | Infineon Technologies Ag | Transistor with silicon and carbon layer in the channel region |
| US7208361B2 (en) | 2004-03-24 | 2007-04-24 | Intel Corporation | Replacement gate process for making a semiconductor device that includes a metal gate electrode |
| US7153784B2 (en) | 2004-04-20 | 2006-12-26 | Intel Corporation | Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode |
| US7045428B2 (en) | 2004-05-26 | 2006-05-16 | Intel Corporation | Method for making a semiconductor device with a high-k gate dielectric and a conductor that facilitates current flow across a P/N junction |
| US6887800B1 (en) | 2004-06-04 | 2005-05-03 | Intel Corporation | Method for making a semiconductor device with a high-k gate dielectric and metal layers that meet at a P/N junction |
| US7157378B2 (en) | 2004-07-06 | 2007-01-02 | Intel Corporation | Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode |
| US7148548B2 (en) | 2004-07-20 | 2006-12-12 | Intel Corporation | Semiconductor device with a high-k gate dielectric and a metal gate electrode |
| US7176090B2 (en) | 2004-09-07 | 2007-02-13 | Intel Corporation | Method for making a semiconductor device that includes a metal gate electrode |
| US7074680B2 (en) | 2004-09-07 | 2006-07-11 | Intel Corporation | Method for making a semiconductor device having a high-k gate dielectric |
| US7390709B2 (en) | 2004-09-08 | 2008-06-24 | Intel Corporation | Method for making a semiconductor device having a high-k gate dielectric layer and a metal gate electrode |
| US7384880B2 (en) | 2004-10-12 | 2008-06-10 | Intel Corporation | Method for making a semiconductor device having a high-k gate dielectric |
| DE102004052581B4 (de) | 2004-10-29 | 2008-11-20 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung einer CMOS-Gatestruktur mit einem vordotierten Halbleitergatematerial |
| US7064066B1 (en) | 2004-12-07 | 2006-06-20 | Intel Corporation | Method for making a semiconductor device having a high-k gate dielectric and a titanium carbide gate electrode |
| US7381608B2 (en) | 2004-12-07 | 2008-06-03 | Intel Corporation | Method for making a semiconductor device with a high-k gate dielectric and a metal gate electrode |
| US7160779B2 (en) | 2005-02-23 | 2007-01-09 | Intel Corporation | Method for making a semiconductor device having a high-k gate dielectric |
| US20060252191A1 (en) * | 2005-05-03 | 2006-11-09 | Advanced Micro Devices, Inc. | Methodology for deposition of doped SEG for raised source/drain regions |
| US7449756B2 (en) | 2005-06-13 | 2008-11-11 | Intel Corporation | Semiconductor device with a high-k gate dielectric and a metal gate electrode |
| US7501336B2 (en) | 2005-06-21 | 2009-03-10 | Intel Corporation | Metal gate device with reduced oxidation of a high-k gate dielectric |
| US7226831B1 (en) | 2005-12-27 | 2007-06-05 | Intel Corporation | Device with scavenging spacer layer |
| JP5253797B2 (ja) * | 2007-12-07 | 2013-07-31 | 株式会社東芝 | 半導体装置 |
| DE102011004320B4 (de) * | 2011-02-17 | 2016-02-04 | Globalfoundries Dresden Module One Llc & Co. Kg | Verfahren zur Herstellung komplementärer Transistoren mit Metallgateelektrodenstrukturen mit großem ε und epitaktisch hergestellten Halbleitermaterialien in den Drain- und Sourcebereichen |
| US9224655B2 (en) | 2013-03-11 | 2015-12-29 | Globalfoundries Inc. | Methods of removing gate cap layers in CMOS applications |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045053A (ja) | 1983-08-22 | 1985-03-11 | Mitsubishi Electric Corp | 半導体装置 |
| US4948745A (en) | 1989-05-22 | 1990-08-14 | Motorola, Inc. | Process for elevated source/drain field effect structure |
| US5021354A (en) | 1989-12-04 | 1991-06-04 | Motorola, Inc. | Process for manufacturing a semiconductor device |
| US5168072A (en) * | 1990-10-12 | 1992-12-01 | Texas Instruments Incorporated | Method of fabricating an high-performance insulated-gate field-effect transistor |
| KR100274555B1 (ko) * | 1991-06-26 | 2000-12-15 | 윌리엄 비. 켐플러 | 절연 게이트 전계 효과 트랜지스터 구조물 및 이의 제조 방법 |
| US5384729A (en) | 1991-10-28 | 1995-01-24 | Rohm Co., Ltd. | Semiconductor storage device having ferroelectric film |
| JPH08153804A (ja) | 1994-09-28 | 1996-06-11 | Sony Corp | ゲート電極の形成方法 |
| US5656519A (en) | 1995-02-14 | 1997-08-12 | Nec Corporation | Method for manufacturing salicide semiconductor device |
| US5956591A (en) * | 1997-02-25 | 1999-09-21 | Advanced Micro Devices, Inc. | Method of making NMOS and PMOS devices having LDD structures using separate drive-in steps |
| US5976924A (en) * | 1997-12-30 | 1999-11-02 | Advanced Micro Devices, Inc. | Method of making a self-aligned disposable gate electrode for advanced CMOS design |
| US6118163A (en) * | 1998-02-04 | 2000-09-12 | Advanced Micro Devices, Inc. | Transistor with integrated poly/metal gate electrode |
-
1998
- 1998-08-19 US US09/136,333 patent/US6261887B1/en not_active Expired - Lifetime
- 1998-08-27 DE DE69836401T patent/DE69836401T2/de not_active Expired - Lifetime
- 1998-08-27 JP JP10242059A patent/JPH11126829A/ja active Pending
- 1998-08-27 EP EP98116186A patent/EP0899784B1/en not_active Expired - Lifetime
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333223B1 (en) | 1998-12-25 | 2001-12-25 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6462386B2 (en) | 1998-12-25 | 2002-10-08 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| US6509225B2 (en) | 1998-12-25 | 2003-01-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of manufacturing the same |
| JP2001024065A (ja) * | 1999-07-06 | 2001-01-26 | Sony Corp | 半導体装置とその製造方法 |
| JP2001068563A (ja) * | 1999-07-21 | 2001-03-16 | Motorola Inc | 半導体装置の形成方法 |
| JP2001284466A (ja) * | 2000-03-29 | 2001-10-12 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2008300869A (ja) * | 2001-04-11 | 2008-12-11 | Samsung Electronics Co Ltd | デュアルゲートを有するｃｍｏｓ型半導体装置形成方法 |
| JP2005150737A (ja) * | 2003-11-12 | 2005-06-09 | Samsung Electronics Co Ltd | 異種のゲート絶縁膜を有する半導体素子及びその製造方法 |
| JP2007525827A (ja) * | 2003-11-28 | 2007-09-06 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体構造、二重仕事関数のｃｍｏｓデバイス、二重仕事関数のｃｍｏｓ回路、および基板上に二重仕事関数のｃｍｏｓデバイスを形成する方法（炭化金属ゲート構造および形成方法） |
| JP2008504693A (ja) * | 2004-06-30 | 2008-02-14 | インテル コーポレイション | 異なるゲート誘電体を用いたｎｍｏｓ及びｐｍｏｓトランジスタを具備する相補型金属酸化物半導体集積回路 |
| JP4767946B2 (ja) * | 2004-06-30 | 2011-09-07 | インテル コーポレイション | 異なるゲート誘電体を用いたｎｍｏｓ及びｐｍｏｓトランジスタを具備する相補型金属酸化物半導体集積回路 |
| JP2006041339A (ja) * | 2004-07-29 | 2006-02-09 | Fujitsu Ltd | Ｃｍｏｓ集積回路 |
| JP2008537359A (ja) * | 2005-04-21 | 2008-09-11 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 自己整合され積極的にスケーリングされたｃｍｏｓデバイスにおけるゲート電極の金属／金属窒化物二重層のｃｍｏｓ構造体及び半導体構造体 |
| JP2006344836A (ja) * | 2005-06-09 | 2006-12-21 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2010529650A (ja) * | 2007-06-01 | 2010-08-26 | シノプシス インコーポレイテッド | トランジスタアレイにおける閾値電圧のレイアウト感度の抑制方法 |
| JP2009224386A (ja) * | 2008-03-13 | 2009-10-01 | Panasonic Corp | 半導体装置及びその製造方法 |
| JP2012160737A (ja) * | 2012-03-08 | 2012-08-23 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69836401D1 (de) | 2006-12-28 |
| EP0899784A2 (en) | 1999-03-03 |
| US6261887B1 (en) | 2001-07-17 |
| DE69836401T2 (de) | 2007-05-24 |
| EP0899784B1 (en) | 2006-11-15 |
| EP0899784A3 (en) | 1999-05-12 |
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